TWI832372B - 半導體裝置及其形成方法 - Google Patents

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黃文宏
林宗達
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Abstract

在實施例中，一種裝置包括：基板上的隔離區；突出於隔離區之上的第一半導體鰭片；第一半導體鰭片的第一通道區上的第一閘極介電層，第一閘極介電層包括第一介面層及第一高k介電層；突出於隔離區之上的第二半導體鰭片；及第二半導體鰭片的第二通道區上的第二閘極介電層，第二閘極介電層包括第二介面層及第二高k介電層，第一介面層在第一通道區上的第一部分具有比第二介面層在第二通道區上的第二部分更大的厚度，第二通道區具有比第一通道區更大的高度。

Description

半導體裝置及其形成方法
本揭露關於一種半導體裝置及其形成方法。
半導體裝置用於多種電子應用，諸如個人電腦、手機、數位相機、及其他電子設備。半導體裝置通常係藉由在半導體基板上方順序沉積絕緣層或介電層、導電層、及半導體材料層，並使用微影術圖案化各種材料層以在其上形成電路組件及元件來製造的。
半導體行業藉由不斷減小最小特徵尺寸來不斷提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，從而允許更多組件整合至給定面積中。然而，隨著最小特徵尺寸的減小，出現了需要解決的其他問題。
根據本揭露的一些實施例，一種半導體裝置包含：一基板上的一隔離區；一第一半導體鰭片，其突出於該隔離區之上；一第一閘極介電層，在該第一半導體鰭片的一第一通道區上，該第一閘極介電層包含一第一介面層及一 第一高k介電層；一第二半導體鰭片，突出於該隔離區之上；及一第二閘極介電層，在該第二半導體鰭片的一第二通道區上，該第二閘極介電層包含一第二介面層及一第二高k介電層，該第一介面層在該第一通道區上的一第一部分具有比該第二介面層在該第二通道區上的一第二部分更大的一厚度，該第二通道區具有比該第一通道區更大的一高度。
根據本揭露的一些實施例，一種半導體裝置包含：一第一半導體鰭片，自一基板延伸，該第一半導體鰭片的一側包含一第一側壁、一第二側壁、及一鋸齒形階梯表面，該鋸齒形階梯表面將該第一側壁連接至該第二側壁；一第一閘極介電層，包含沿該第一側壁、該第二側壁、及該第一半導體鰭片的該鋸齒形階梯表面延伸的一第一介面層；一第二半導體鰭片，自該基板延伸，該第二半導體鰭片的一側包含一單個側壁；及一第二閘極介電層，其包含沿該第二半導體鰭片的該單個側壁延伸的一第二介面層。
根據本揭露的一些實施例，一種形成半導體裝置的方法包含：在一半導體基板的一第一通道區及一第二通道區上沉積一介面層；在該介面層上沉積一高k介電層；在該高k介電層上形成一覆蓋層，該覆蓋層與該介面層在該第一通道區之上的一第一部分重疊，該介面層在該第二通道區之上的一第二部分沒有該覆蓋層，該覆蓋層包含氧；藉由退火該覆蓋層及該介面層，將氧自該覆蓋層驅動至該介面層的該第一部分中；及移除該覆蓋層。
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面
50:基板
50D:密集區
50N:n型區
50P:p型區
50S:稀疏區
52:鰭片
52D:鰭片
52S:鰭片
56:STI區
56F:填充材料
56L:襯裡
56LS:襯裡
56L1:襯裡
56L2:襯裡
58:通道區
58D:通道區
58S:通道區
58S1:第一側壁
58S2:第二側壁
58S3:階梯表面
58S4:單一側壁
62:虛設介電層
64:虛設閘極層
66:遮罩層
72:虛設介電層
74:虛設閘極
76:遮罩
82:閘極間隔物
84:鰭片間隔物
88:磊晶源極/汲極區
92:CESL
94:第一ILD
96:凹槽
96D:凹槽
96S:凹槽
102:閘極介電層
104:閘電極層
104D:閘電極層
104S:閘電極層
106:介面層
106D:介面層
106S:介面層
108:高k介電層
110:覆蓋層
112:閘極介電層
112D:閘極介電層
112S:閘極介電層
114:閘電極
114D:閘電極
114S:閘電極
116:閘極遮罩
122:ESL
124:第二ILD
132:源極/汲極觸點
134:閘極觸點
T1~T7:厚度
本揭露的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準規範，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。
第1圖圖示根據一些實施例的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的實例。
第2圖至第19B圖係根據一些實施例的製造FinFET的中間階段的視圖。
第20圖係根據一些實施例的FinFET的視圖。
第21圖係根據一些實施例的FinFET的視圖。
第22圖係根據一些實施例的FinFET的視圖。
第23圖係根據一些實施例的FinFET的視圖。
以下揭示內容提供用於實施所提供標的物的不同特徵的許多不同實施例、或實例。下文描述組件及組態的特定實例以簡化本揭露。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一特徵與第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵與第二特徵可不直接接觸的實施例。此外，本揭露在各種實例中可重複參考數字及/或字母。 此重複係出於簡單及清楚之目的，且本身且不指明所論述之各種實施例及/或組態之間的關係。
此外，為了便於描述，在本文中可使用空間相對術語，諸如「在......下方」、「在......之下」、「下部」、「在......之上」、「上部」及類似者，來描述諸圖中圖示之一個元件或特徵與另一(多個)元件或特徵之關係。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。器件可另外定向(旋轉90度或處於其他定向)，且本文中所使用之空間相對描述符可類似地加以相應解釋。
根據各種實施例，在閘極替換製程期間移除虛設閘極介電層，並在其位置形成替換介面層。因此，在隨後形成的替換閘極中虛設閘極介電層不用作介面層。替換介面層可係比虛設閘介電層更高品質的薄膜，因為其曝光於比虛設閘極介電層更少的處理步驟中。此外，虛設閘極介電層可形成為比用作介面層的虛設閘極介電層更薄，從而允許在移除虛設閘極介電層時減少蝕刻損耗。在形成替換介面層之後，藉由退火製程增加一些區域(例如，輸入/輸出區)中替換介面層的厚度。增加這些替換介面層的厚度可降低輸入/輸出區中裝置的洩漏電流。裝置性能因此可提高。
第1圖圖示根據一些實施例的鰭式場效電晶體(Fin Field-Effect Transistor，FinFET)的實例。第1圖係三維視圖，其中為便於說明省略FinFET的一些 特徵。FinFET包括自基板50(例如，半導體基板)延伸的鰭片52，鰭片52充當FinFET的通道區58。隔離區56，諸如淺溝槽隔離(shallow trench isolation，STI)區，設置於相鄰鰭片52之間，鰭片52可自相鄰隔離區56之上及之間突出。儘管隔離區56描述/圖示為與基板50分離，但如本文所用，術語「基板」可係指單獨半導體基板或半導體基板與隔離區之組合。此外，儘管鰭片52的底部部分圖示為如基板50的單個、連續材料，但鰭片52及/或基板50的底部部分可包括單個材料或複數個材料。
閘極介電層112沿鰭片52的側壁及頂表面上方。閘電極114在閘極介電層112上方。磊晶源極/汲極區88相對於閘極介電層112及閘電極114設置於鰭片52的相對側。磊晶源極/汲極區88可在各種鰭片52之間共用。舉例而言，相鄰磊晶源極/汲極區88可電連接，諸如經由藉由磊晶生長來聚合磊晶源極/汲極區88，或經由將磊晶源極/汲極區88與同一源極/汲極觸點耦合。
第1圖進一步圖示後續諸圖中使用的參考橫截面。橫截面A-A'係沿閘電極114的縱軸。橫截面B-B'係沿鰭片52的縱軸並在例如鰭式場效電晶體的磊晶源極/汲極區88之間的電流流動的方向上。橫截面C-C'平行於橫截面A-A'並延伸穿過FinFET的磊晶源極/汲極區88。為清楚起見，後續諸圖參考這些參考橫截面。
本文討論的一些實施例係在使用後閘極製程形成FinFET的上下文中討論。一些實施例設想在平面裝置， 諸如平面FET中使用的態樣。
第2圖至第19B圖係根據一些實施例的製造FinFET的中間階段的視圖。第2圖、第3圖、第4圖、第5A圖、第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、及第19A圖係沿與第1圖中的參考橫截面A-A'類似的橫截面所示的橫截面視圖。第5B圖、第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第12B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、及第19B圖係沿與第1圖中的參考橫截面B-B'類似的橫截面所示的橫截面視圖。第7C圖及第7D圖係沿與第1圖中的參考橫截面C-C'類似的橫截面所示的橫截面視圖。
在第2圖中，提供基板50。基板50可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜(例如，p型或n型雜質)或無摻雜。基板50可係晶圓，諸如矽晶圓。通常，SOI基板係形成於絕緣體層上的半導體材料層。舉例而言，絕緣體層可係埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設置於基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可包括矽；鍺；化合物半導體，包括 碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，包括矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦、及/或磷砷化鎵銦；其組合物；或類似物。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如NMOS電晶體，例如，n型FinFET，而p型區50P可用於形成p型裝置，諸如PMOS電晶體，例如，p型FinFET。n型區50N可與p型區50P實體分離(未單獨圖示)，並可在n型區50N與p型區50P之間設置任意數目的裝置特徵(例如，其他主動裝置、摻雜區、隔離結構等)。儘管圖示一個n型區50N及一個p型區50P，但可提供任意數目的n型區50N及p型區50P。
在基板50中形成鰭片52。鰭片52係半導體條帶，亦可稱為半導體鰭片。可藉由在基板50中蝕刻溝槽在基板50中形成鰭片52。蝕刻可係任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、類似者、或其組合。蝕刻製程可係各向異性的。
鰭片52可藉由任何適合的方法來圖案化。舉例而言，鰭片52可使用一個或多個光學微影術製程來圖案化，包括雙重圖案化或多重圖案化製程。通常，雙重圖案化或多重圖案化製程結合光學微影術與自對準製程，允許產生例如具有比使用單一直接光學微影術製程獲得的節距更小 節距的圖案。舉例而言，在一個實施例中，在基板上方形成犧牲層並使用光學微影術製程來圖案化。使用自對準製程沿經圖案化犧牲層形成間隔物。接著移除犧牲層，剩餘的間隔物隨後可用作遮罩，以圖案化鰭片52。在一些實施例中，遮罩(或其他層)可保留在鰭片52上。
在第3圖中，STI區56形成於基板50上方及相鄰鰭片52之間。在形成STI區56之後，鰭片52在相鄰STI區56之上及之間突出。換言之，鰭片52延伸至STI區56的頂表面之上。STI區56分離相鄰裝置的特徵。
STI區56可藉由任何適合的方法形成。舉例而言，可在基板50上方及相鄰鰭片52之間形成絕緣材料。絕緣材料可係諸如氧化矽的氧化物、諸如氮化矽的氮化物、類似物、或其組合物，其可藉由化學氣相沉積(chemical vapor deposition，CVD)製程，諸如高密度電漿CVD(high-density plasma CVD，HDP-CVD)、可流動化學氣相沉積(flowable chemical vapor deposition，FCVD)、類似者、或其組合形成。可使用藉由任何可接受製程形成的其他絕緣材料。在一些實施例中，絕緣材料係由FCVD形成的氧化矽。一旦絕緣材料形成，則可執行退火製程。在實施例中，絕緣材料的形成使得多餘的絕緣材料覆蓋鰭片52。儘管STI區56各個圖示為單一層，但一些實施例可利用多層。舉例而言，在一些實施例中，一或多個襯裡(多個)56L可首先沿基板50及鰭片52的表面形成。此後，可在襯裡(多個)56L上形成填充材料56F。 填充材料56F可由絕緣材料形成，諸如前述材料。
接著對絕緣材料施加移除製程，以移除鰭片52上方的多餘絕緣材料。在一些實施例中，可利用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者的平坦化製程。在鰭片52上保留遮罩的實施例中，平坦化製程可曝光遮罩或移除遮罩。在平坦化製程之後，絕緣材料的頂表面及遮罩(若存在)或鰭片52共面(在製程變化範圍內)。因此，遮罩(若存在)或鰭片52的頂表面經由絕緣材料曝光。在所示的實施例中，鰭片52上沒有遮罩。接著使絕緣材料凹陷以形成STI區56。絕緣材料凹陷使得鰭片52的至少一部分自絕緣材料的相鄰部分之間突出。此外，STI區56的頂表面可具有如所圖示的平面、凸面、凹面(諸如碟形)、或其組合。STI區56的頂表面可藉由適當的蝕刻形成為平的、凸的、及/或凹的。可使用任何可接受的蝕刻製程，諸如對絕緣材料的材料具有選擇性(例如，以比蝕刻鰭片52的材料更快的速度選擇性蝕刻STI區56的絕緣材料)的蝕刻製程使絕緣材料凹陷。舉例而言，可使用稀氫氟酸(dHF)執行氧化物移除。
先前描述的製程係鰭片52及STI區56如何形成的僅一個實例。在一些實施例中，可使用遮罩及磊晶生長製程來形成鰭片52。舉例而言，可在基板50的頂表面上方形成介電層，並可穿過介電層蝕刻溝槽以曝光下伏基板50。磊晶結構可在溝槽中磊晶生長，且介電層可凹陷，使 得磊晶結構自介電層突出以形成鰭片52。在磊晶生長磊晶結構的一些實施例中，磊晶生長的材料可在生長期間原位摻雜，這可避免之前及/或後續植入，儘管原位摻雜與植入摻雜可一起使用。
此外，在n型區50N中磊晶生長不同於p型區50P中材料的材料可係有利的。在各種實施例中，鰭片52的上部部分可由矽鍺(SixGe1-x，其中x可在0至1的範圍內)、碳化矽、純鍺或基本純鍺、III-V化合物半導體、II-VI化合物半導體、或類似物形成。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵、及類似物。
此外，可在鰭片52及/或基板50中形成適當的井(未單獨圖示)。這些井可具有與隨後將形成於n型區50N及p型區50P中之各者中的源極/汲極區的導電型相反的導電型。在一些實施例中，在n型區50N中形成p型井，且在p型區50P中形成n型井。在一些實施例中，在n型區50N及p型區50P兩者中形成p型井或n型井。
在具有不同井類型的實施例中，可使用諸如光阻劑的遮罩(未單獨圖示)來達成n型區50N及p型區50P的不同植入步驟。舉例而言，可在n型區50N中的鰭片52及STI區56上方形成光阻劑。光阻劑經圖案化以曝光p型區50P。光阻劑可藉由使用旋裝技術形成，並可使用可接受的光學微影術來圖案化。一旦光阻劑經圖案化，則 在p型區50P中執行n型雜質植入，且光阻劑可充當遮罩以基本防止n型雜質植入n型區50N中。n型雜質可係植入該區域中的磷、砷、銻、或類似物，其濃度在1016cm-3至1018cm-3的範圍內。植入之後，光阻劑經移除，諸如藉由任何可接受的灰化製程。
在植入p型區50P之後或之前，在p型區50P中的鰭片52及STI區56上方形成諸如光阻劑的遮罩(未單獨圖示)。光阻劑經圖案化以曝光n型區50N。光阻劑可藉由使用旋裝技術形成，並可使用可接受的光學微影術來圖案化。一旦光阻劑經圖案化，則p型雜質植入可在n型區50N中執行，且光阻劑可充當遮罩以基本防止p型雜質植入p型區50P中。p型雜質可為植入該區域中的硼、氟化硼、銦、或類似物，其濃度在1016cm-3至1018cm-3的範圍內。在植入之後，光阻劑經移除，諸如藉由任何可接受的灰化製程。
在n型區50N及p型區50P的植入之後，可執行退火以修復植入物損傷並活化植入的p型雜質及/或n型雜質。在磊晶生長用於鰭片52的磊晶結構的一些實施例中，生長的材料可在生長期間原位摻雜，這可避免植入，儘管原位摻雜與植入摻雜可一起使用。
在第4圖中，虛設介電層62形成於鰭片52上。虛設介電層62可由介電材料，諸如氧化矽、氮化矽、其組合物、或類似物形成，其可根據可接受的技術沉積或熱生長。在虛設介電層62上方形成虛設閘極層64，並在虛設 閘極層64上方形成遮罩層66。虛設閘極層64可沉積於虛設介電層62上方，接著經平坦化，諸如藉由CMP。遮罩層66可沉積於虛設閘極層64上方。虛設閘極層64可由導電或非導電材料，諸如非晶矽、多晶矽(聚矽)、多晶矽鍺(聚SiGe)、金屬、金屬氮化物、金屬矽化物、金屬氧化物、或類似物形成，其可藉由物理氣相沉積(physical vapor deposition，PVD)、CVD、或類似者來沉積。虛設閘極層64可由對絕緣材料具有高蝕刻選擇性的材料(多個)形成，例如，STI區56及/或虛設介電層62。遮罩層66可由諸如氮化矽、氧氮化矽、或類似物的介電材料形成。在這一實例中，跨n型區50N與p型區50P形成單一虛設閘極層64及單一遮罩層66。在所示實施例中，虛設介電層62覆蓋鰭片52及STI區56，使得虛設介電層62在STI區56上方及虛設閘極層64與STI區56之間延伸。在另一實施例中，虛設介電層62僅覆蓋鰭片52。
第5A圖至第19B圖圖示實施例裝置的製造中的各種額外步驟。第5A圖至第19B圖圖示n型區50N及p型區50P中的特徵。舉例而言，所示的結構可適用於n型區50N及p型區50P兩者。n型區50N及p型區50P的結構中的差異(若有)在各個圖所附的本文中描述。
此外，第5A圖至第19B圖圖示稀疏區50S及密集區50D中的特徵。稀疏區50S中的閘極結構具有帶有長長度的通道區，這對於一些類型的裝置(諸如在高功率 下操作的裝置)可係所需的。密集區50D中的閘極結構具有帶有短長度的通道區，這對於一些類型的裝置(諸如以高速操作的裝置)可係所需的。更一般地，稀疏區50S中的裝置的通道區比密集區50D中的裝置的通道區長。在平行於鰭片52的縱軸的方向上量測通道區的長度。在一些實施例中，稀疏區50S係輸入/輸出區，而密集區50D係核心邏輯區。區域50S、50D中之各者可包括來自區域50N、50P兩者的裝置。換言之，稀疏區50S及密集區50D各個可包括n型裝置及p型裝置。
在第5A圖至第5B圖中，使用可接受的光學微影術及蝕刻技術來圖案化遮罩層66，以形成遮罩76。接著，藉由任何可接受的蝕刻技術將遮罩76的圖案轉移至虛設閘極層64，以形成虛設閘極74。遮罩76的圖案可任選地藉由任何可接受的蝕刻技術進一步轉移至虛設介電層62以形成虛設介電層72。虛設閘極74覆蓋鰭片52的個別通道區58。遮罩76的圖案可用於實體分離相鄰的虛設閘極74。虛設閘極74的縱向方向亦可基本垂直(在製程變化範圍內)於鰭片52的縱向方向。遮罩76可在虛設閘極74的圖案化期間移除，或可在後續處理期間移除。
虛設介電層72隨後將用作蝕刻終止層，並將在其用作蝕刻終止層之後在閘極替換製程期間經移除。有利地，虛設介電層72形成為比其他類型之虛設介電層，諸如所得FinFET的隨後形成之替換閘極中用作介面層的虛設介電層更薄。在一些實施例中，虛設介電層72及虛設介電層 62具有1.5nm至4nm範圍內的厚度。
在第6A圖至第6B圖中，閘極間隔物82形成於鰭片52上方、遮罩76(如有)、虛設閘極74、及虛設介電層72的經曝光側壁上。閘極間隔物82可藉由共形地沉積一或多個介電材料(多個)並隨後蝕刻介電材料(多個)來形成。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽、或類似物，其可藉由共形沉積製程，諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、或類似者形成。可使用藉由任何可接受製程形成的其他絕緣材料。可執行任何可接受的蝕刻製程，諸如乾式蝕刻、濕式蝕刻、類似者、或其組合，以圖案化介電材料(多個)。蝕刻可係各向異性的。當蝕刻時，介電材料的部分保留在虛設閘極74的側壁上(從而形成閘極間隔物82，見第6B圖)。如下文將更詳細地描述的，在一些實施例中，調整用於形成閘極間隔物82的蝕刻，以便在蝕刻時，介電材料(多個)亦具有留在鰭片52的側壁上的部分(從而形成鰭片間隔物84，見第7C圖及第7D圖)。蝕刻之後，鰭片間隔物84(若存在)及閘極間隔物82可具有直側壁(如圖所示)或可具有圓角側壁(未單獨圖示)。
此外，可執行植入以形成輕摻雜源極/汲極(lightly doped source/drain，LDD)區(未單獨圖示)。在具有不同裝置類型的實施例中，類似於用於前述井的植入，在曝光p型區50P的同時，可在n型區50N 上方形成諸如光阻劑的遮罩(未單獨圖示)，並可將適當類型(例如，p型)雜質植入曝光於p型區50P中的鰭片52中。接著可移除遮罩。隨後，在曝光n型區50N的同時，可在p型區50P上方形成諸如光阻劑的遮罩(未單獨圖示)，並可將適當類型的雜質(例如，n型)植入曝光於n型區50N中的鰭片52中。接著可移除遮罩。n型雜質可係先前描述的n型雜質中之任意者，而p型雜質可係先前描述的p型雜質中之任意者。在植入期間，通道區58保持由虛設閘極74覆蓋，使得通道區58保持基本沒有植入形成LDD區的雜質。LDD區可具有1015cm-3至1019cm-3之間的雜質濃度。退火可用於修復植入損傷並活化植入的雜質。
需注意，上述揭示內容通常描述形成間隔物及LDD區的製程。可使用其他製程及順序。舉例而言，可利用更少或額外的間隔物，可利用不同的步驟順序，可形成及移除間隔物、及/或類似者。此外，可使用不同的結構及步驟來形成n型裝置及p型裝置。
在第7A圖至第7B圖中，磊晶源極/汲極區88形成於鰭片52中。磊晶源極/汲極區88形成於鰭片52中，使得各個虛設閘極74設置於磊晶源極/汲極區88的個別相鄰對之間。在一些實施例中，磊晶源極/汲極區88可延伸至鰭片52中，亦可穿透鰭片52。在一些實施例中，閘極間隔物82用於將磊晶源極/汲極區88與虛設閘極74分離適當的側向距離，以便磊晶源極/汲極區88不會短接所 得FinFET的後續形成之閘極。可選擇磊晶源極/汲極區88的材料以在個別通道區58中施加應力，從而提高性能。
n型區50N中的磊晶源極/汲極區88可藉由遮蔽p型區50P及蝕刻n型區50N中的鰭片52的源極/汲極區來形成，以在鰭片52中形成凹槽。接著，在凹槽中磊晶生長n型區50N中的磊晶源極/汲極區88。磊晶源極/汲極區88可包括任何可接受的材料，諸如適用於n型FinFET的材料。舉例而言，若n型區50N中的鰭片52係矽，則n型區50N中的磊晶源極/汲極區88可包括在通道區58中施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽、磷化矽、或類似物。n型區50N中的磊晶源極/汲極區88可具有自鰭片52的個別表面凸起的表面，並可具有小平面。
p型區50P中的磊晶源極/汲極區88可藉由遮蔽n型區50N及蝕刻p型區50P中鰭片52的源極/汲極區來形成，以在鰭片52中形成凹槽。接著，在凹槽中磊晶生長p型區50P中的磊晶源極/汲極區88。磊晶源極/汲極區88可包括任何可接受的材料，諸如適用於p型FinFET的材料。舉例而言，若p型區50P中的鰭片52係矽，則p型區50P中的磊晶源極/汲極區88可包括在通道區58中施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫、或類似物。p型區50P中的磊晶源極/汲極區88可具有自鰭片52的個別表面凸起的表面，並可具有小平面。
磊晶源極/汲極區88及/或鰭片52可植入有摻雜劑以形成源極/汲極區，類似於先前討論的形成輕摻雜源極/汲極區的製程，接著進行退火。源極/汲極區可具有1019cm-3與1021cm-3之間的雜質濃度。源極/汲極區的n型雜質及/或p型雜質可係先前討論的任何雜質。在一些實施例中，磊晶源極/汲極區88可在生長期間原位摻雜。
作為用於形成磊晶源極/汲極區88的磊晶製程的結果，磊晶源極/汲極區的上表面具有小平面，其側向向外擴展超出鰭片52的側壁。在一些實施例中，這些小平面導致相鄰磊晶源極/汲極區88合併，如第7C圖所示。在一些實施例中，在磊晶製程完成之後，相鄰磊晶源極/汲極區88保持分離，如第7D圖中所示。在所示的實施例中，形成鰭片間隔物84以覆蓋延伸至STI區56之上的鰭片52的側壁的一部分，從而阻擋磊晶生長。在另一實施例中，調整用於形成閘極間隔物82的間隔物蝕刻以不形成鰭片間隔物84，從而允許磊晶源極/汲極區88延伸至STI區56的表面。
在第8A圖至第8B圖中，第一ILD 94沉積於磊晶源極/汲極區88、閘極間隔物82、及遮罩76(若存在)或虛設閘極74上方。第一ILD 94可由介電材料形成，其可藉由任何適合的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD，PECVD)、FCVD、或類似者。可接受的介電材料可包括磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼磷矽玻璃(BPSG)、無摻雜矽玻璃 (USG)、或類似物。可使用藉由任何可接受製程形成的其他絕緣材料。
在一些實施例中，接觸蝕刻終止層(contact etch stop layer，CESL)92形成於第一ILD 94與磊晶源極/汲極區88、閘極間隔物82、及遮罩76(若存在)或虛設閘極74之間。CESL 92可由對第一ILD 94具有高蝕刻選擇性的介電材料形成。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽、或類似物，其可藉由共形沉積製程，諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、或類似者形成。
在第9A圖至第9B圖中，執行移除製程，以將第一ILD 94的頂表面與遮罩76(若存在)或虛設閘極74的頂表面平齊。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者的平坦化製程。平坦化製程亦可移除虛設閘極74上的遮罩76，及沿遮罩76的側壁的閘極間隔物82的部分。在平坦化製程之後，第一ILD 94、CESL 92、閘極間隔物82、及遮罩76(若存在)或虛設閘極74的頂表面基本共面(在製程變化範圍內)。因此，遮罩76(若存在)或虛設閘極74的頂表面經由第一ILD 94曝光。在所示的實施例中，遮罩76保持不變，且平坦化製程將第一ILD 94的頂表面與遮罩76的頂表面平齊。
如下文將更詳細地描述的，第10A圖至第16B圖 圖示閘極替換製程，其中用閘極結構替換虛設閘極74及虛設介電層72，用於所得FinFET。在閘極替換製程期間，當移除虛設閘極74時，虛設介電層72用作蝕刻終止層，接著移除虛設介電層72。具體而言，虛設介電層72自基板50的稀疏區50S及密集區50D兩者中移除，且不用作任一區域中後續形成之高k閘極介電層的介面層。在閘極替換製程期間形成替換介面層。形成替代介面層而非利用虛設介電層72作為介面層可係有利的。具體而言，虛設介電層72可藉由先前描述的處理步驟中之一些(例如，植入步驟、磊晶生長步驟、蝕刻步驟等)損壞，而用更高品質的介面層替換虛設介電層72可改善裝置性能。此外，可避免在閘極替換製程期間圖案化虛設介電層72，從而降低製造複雜性(諸如藉由避免額外的光阻劑圖案化及剝離步驟)。此外，虛設介電層72可形成為比其他類型之虛設介電層(諸如用作介面層的虛設介電層)更薄，從而允許在移除虛設介電層72時減少蝕刻損耗。
根據各種實施例，閘極介電層102的介面層106(針對第11A圖至第11B圖所述)最初形成於稀疏區50S及密集區50D兩者中，使得介面層106的厚度在稀疏區50S及密集區50D中基本均勻(在製程變化範圍內)。接著，增加介面層106S在稀疏區50S中通道區58S上的部分的厚度(如針對第12A圖至第14B圖所述)，而介面層106D在密集區50D中通道區58D上的部分的厚度基本不變。增加介面層106S在通道區58S上的部分的厚度 可減少稀疏區50S中裝置的洩漏電流，當稀疏區50S中裝置係在高電壓下操作的裝置(諸如輸入/輸出裝置)時，這可係有利的。閘電極層104形成於閘極介電層102上。
在第10A圖至第10B圖中，遮罩76(若存在)及虛設閘極74在蝕刻製程中經移除，從而形成凹槽96。接著移除凹槽96中虛設介電層72的部分。在一些實施例中，藉由各向異性乾式蝕刻製程移除虛設閘極74。舉例而言，蝕刻製程可包括使用反應氣體(多個)的乾式蝕刻製程，反應氣體(多個)以比蝕刻第一ILD 94、閘極間隔物82、及虛設介電層72更快的速度選擇性地蝕刻虛設閘極74。在移除期間，當蝕刻虛設閘極74時，虛設介電層72用作蝕刻終止層。接著，在移除虛設閘極74之後移除虛設介電層72。在稀疏區50S及密集區50D兩者中自凹槽96移除虛設介電層72。各個凹槽96曝光個別鰭片52的通道區58。稀疏區50S中的凹槽96S比密集區50D中的凹槽96D更寬。在平行於鰭片52的縱軸的方向上量測凹槽96S、96D的寬度。
自稀疏區50S及密集區50D兩者中移除虛設介電層72，且移除之後不保留在基板50的任何區域中。如上所述，虛設介電層72形成為比其他類型之虛設介電層，諸如在後續形成之FinFET的替換閘極中用作介面層的虛設介電層更薄。因此，虛設介電層72可運用少量蝕刻(例如，執行短暫的蝕刻)來移除。因此，可改善用於閘極替換製程的處理窗口。在一些實施例中，運用使用稀氫氟酸(dHF) 執行的濕式蝕刻，在10秒至200秒範圍內的持續時間移除虛設介電層72。在一些實施例中，運用使用稀氫氟酸(dHF)及氨(NH3)的混合物執行乾式蝕刻來移除虛設介電層72。運用少量蝕刻移除虛設介電層72可減少閘極間隔物82的損壞及/或損耗，從而降低所得FinFET的閘極-汲極電容(gate-drain capacitance，Cgd)，並減少磊晶源極/汲極區88與後續形成之替換閘極之間的洩漏。
在第11A圖至第11B圖中，閘極介電層102形成於凹槽96中。閘極介電層102沿通道區58的側壁及頂表面延伸。閘極介電層102設置於鰭片52的側壁及/或頂表面上，以及閘極間隔物82的側壁上。閘極介電層102亦可形成於第一ILD 94及閘極間隔物82的頂表面上。閘極介電層102包括介面層106及上覆高k介電層108。介面層106由低k介電材料(例如，具有小於3.5的k值的介電材料)形成，諸如氧化物(諸如氧化矽或金屬氧化物)、矽酸鹽(諸如金屬矽酸鹽)、其組合物、其多層、或類似物。高k介電層108由高k介電材料(例如，具有大於7.0的k值的介電材料)形成，諸如金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛的矽酸鹽、及其組合物。閘極介電層102(包括介面層106及高k介電層108)的形成方法可包括分子束沉積(molecular-beam deposition，MBD)、ALD、PECVD、及類似者。
介面層106最初形成於稀疏區50S及密集區50D兩者中，使得介面層106的厚度在稀疏區50S及密集區 50D中基本均勻(在製程變化範圍內)。在一些實施例中，介面層106具有0.5nm至1.5nm範圍內的初始厚度。介面層106直接沉積於通道區58(包括通道區58S、58D)上，使得沒有其他絕緣材料將介面層106與通道區58分開。
在第12A圖至第12B圖中，覆蓋層110形成於稀疏區50S中閘極介電層102上(及具體地，在高k介電層108上)。密集區50D沒有覆蓋層110，使得密集區50D中的高k介電層108曝光，而稀疏區50S中的高k介電層108由覆蓋層110覆蓋。因此，覆蓋層110與通道區58S之上的介面層106S的部分重疊，而不與介面層106D在通道區58D之上的部分重疊。覆蓋層110由含氧材料形成，其可藉由諸如CVD、PVD、ALD、或類似者的適合的沉積製程形成。因此，覆蓋層110包含氧。隨後將執行退火製程以將氧自覆蓋層110驅動至介面層106中(並穿過高k介電層108)，從而增加介面層106S在通道區58S上的部分的厚度。覆蓋層110的材料係能夠促進介面層106的材料生長的材料，並具有對高k介電層108的高蝕刻選擇性。在一些實施例中，覆蓋層110由金屬氧化物或金屬氧氮化物，諸如氧化鈦、氧化鋁、氧化鎢、氧化鉭、氧氮化鈦、氧氮化鋁、氧氮化鎢、氧氮化鉭、及其組合物、或類似物形成。覆蓋層110可藉由在稀疏區50S及密集區50D兩者中共形沉積含氧材料，且隨後蝕刻含氧材料以移除覆蓋層110在密集區50D中的部分來形成。 覆蓋層110可形成為比閘極介電層102更大的厚度。在一些實施例中，覆蓋層110形成為1nm至10nm範圍內的厚度。
在第13A圖至第13B圖中，執行退火製程以將氧自覆蓋層110驅動至介面層106中(並穿過高k介電層108)，從而增加介面層106S在通道區58S上的部分的厚度T1。具體而言，退火製程增加介面層106S的沿稀疏區50S中通道區58S的側壁及頂表面延伸的部分的厚度T1。在一些實施例中，介面層106S在通道區58S上的部分的厚度T1增加0.5nm至2nm範圍內的量。在一些實施例中，在退火製程之後，介面層106S在通道區58S上的部分具有1.5nm至2.5nm範圍內的厚度T1。
退火製程不增加介面層106D在密集區50D中的部分的厚度T2、介面層106S的沿STI區56延伸的部分的厚度T3、或介面層106S的沿閘極間隔物82延伸的部分的厚度T4。在一些實施例中，在退火製程之後，介面層106D在通道區58D上的部分具有0.5nm至1.5nm範圍內的厚度T2。因此，在退火製程之後，介面層106S在通道區58S上的部分比介面層106D在通道區58D上的部分更厚。介面層106S在稀疏區50S中STI區56上的部分具有與介面層106D在密集區50D中STI區56上的部分基本相同的厚度(在製程變化範圍內)。在一些實施例中，在退火製程之後，介面層106的沿STI區56延伸的部分具有0nm至1.5nm範圍內的厚度T3。介面層 106S在稀疏區50S中閘極間隔物82上的部分具有與介面層106D在密集區50D中閘極間隔物82上的部分基本相同的厚度(在製程變化範圍內)。在一些實施例中，在退火製程之後，介面層106的沿閘極間隔物82延伸的部分具有0nm至1.5nm範圍內的厚度T4。
增加介面層106S在通道區58S上的部分的厚度T1可減少稀疏區50S中裝置的洩漏電流，當稀疏區50S中裝置係在高電壓下操作的裝置(諸如輸入/輸出裝置)時，這可係有利的。因此，可改善輸入/輸出裝置的性能。由於覆蓋層110不形成於密集區50D中的閘極介電層102上，故介面層106D在密集區50D中的部分的厚度T2不因退火製程而增加，這在密集區50D中裝置係在低電壓下操作的裝置(諸如邏輯裝置)時可係有利的。
在一些實施例中，由於鰭片52S在稀疏區50S中的氧化部分，介面層106S在通道區58S上的部分的厚度T1增加。鰭片52S在稀疏區50S中的氧化部分轉化為介面層106的材料(例如，氧化矽)。結果，鰭片52S在稀疏區50S中的部分，諸如下伏凹槽96(及後續形成之閘極結構)的部分的寬度及高度因退火製程而減小。換言之，藉由退火製程減小稀疏區50S中通道區58S的寬度及高度。在一些實施例中，通道區58S在稀疏區50S中的高度減小0.2nm至1nm範圍內的量，且通道區58S在稀疏區50S中的寬度減小0.4nm至2nm範圍內的量。鰭片52S在稀疏區50S中的其他部分，諸如下伏閘極間隔物82的部 分，其寬度或高度不因退火製程而減小。此外，鰭片52D(包括通道區58D)在密集區50D中的寬度或高度不因退火製程而減小。因此，鰭片52D在密集區50D中的通道區58D與在稀疏區50S中的通道區58S相比，具有更大的寬度且具有更大的高度。在垂直於鰭片52的縱軸的方向上量測通道區58S、58D的寬度。
因此，稀疏區50S中通道區58S具有階梯形狀，使得鰭片52S的一側具有第一側壁58S1、第二側壁58S2、及鋸齒形階梯表面58S3，其中第一側壁58S1及第二側壁58S2位於不同的平面中，並藉由鋸齒形階梯表面58S3連接。第一側壁58S1及第二側壁58S2基本垂直於基板50的主表面(在製程變化範圍內)。介面層106沿通道區58S的第一側壁58S1、第二側壁58S2、及鋸齒形階梯表面58S3延伸。在一些實施例中，階梯表面58S3具有0.2nm至1nm範圍內的寬度。在這一實施例中，階梯表面58S3基本是平坦的(在製程變化範圍內)，使得鋸齒形階梯表面58S3基本平行於基板50的主表面(在製程變化範圍內)。在另一實施例中(隨後針對第21圖描述)，階梯表面58S3是凸面。密集區50D中的通道區58D不具有階梯形狀，使得鰭片52D的一側具有位於單一平面中的單一側壁58S4。
在這一實施例中，在退火製程之後，稀疏區50S中通道區58S的頂表面基本是平坦的(在製程變化範圍內)。在退火製程之後，密集區50D中通道區58D的頂表面基 本是平坦的(在製程變化範圍內)。在另一實施例中(隨後針對第21圖描述)，在退火製程之後，通道區58S的頂表面是凸面。
控制退火製程的溫度及持續時間，以將稀疏區50S中介面層106S的部分的厚度T1增加所需量(並減小通道區58S的寬度及高度)。在一些實施例中，覆蓋層110及介面層106在400℃至1100℃範圍內的溫度、1秒至300秒範圍內的持續時間、及1托至500托範圍內的壓力下退火。在低於400℃的溫度及/或小於1秒的持續時間下執行退火製程可能不會充分增加介面層106S在通道區58S上的部分的厚度T1，從而對裝置的洩漏電流產生負面影響。在大於1100℃的溫度及/或大於300秒的持續時間下執行退火製程可過度增加介面層106S在通道區58S上的部分的厚度T1，從而對磊晶源極/汲極區88的接面輪廓產生負面影響。
在第14A圖至第14B圖中，移除覆蓋層110以曝光介面層106S在稀疏區50S中的部分。可使用任何可接受的蝕刻製程移除覆蓋層110，諸如對覆蓋層110的材料具有選擇性(例如，以比蝕刻高k介電層108的材料更快的速度選擇性地蝕刻覆蓋層110的材料)的蝕刻製程。在一些實施例中，使用氧化劑(例如，過氧化氫(H2O2)、水(H2O)、或類似物)、酸(例如，氯化氫(HCl)或類似物)、及鹼(例如，氫氧化銨(NH4OH)或類似物)的混合物執行濕式蝕刻。在一些實施例中，使用氧化劑(例如， 氧(O2)、臭氧(O3)、過氧化氫(H2O2)、或類似物)及基於氟的氣體(例如，氟化氫(HF)、三氟化氮(NF3)、六氟化硫(SF6)、四氟化碳(CF4)、或類似物)的混合物執行乾式蝕刻。在一些實施例中，執行濕式蝕刻與乾式蝕刻之組合。
在一些實施例中，執行多循環製程，其中針對第12A圖至第14B圖描述的製程重複一或多次。在各個循環中，介面層106S在通道區58S上的部分的厚度T1增加基本類似的量(在製程變化範圍內)。可執行循環，直到介面層106S在通道區58S上的部分的厚度T1增加所需量。
在第15A圖至第15B圖中，閘電極層104形成於閘極介電層102上。閘電極層104可包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鎢、鈷、釕、鋁、其組合物、其多層、或類似物。儘管圖示單層閘電極層104，但閘電極層104可包括任意數目的功函數調諧層、任意數目的阻障層、任意數目的膠接層、及填充材料。
稀疏區50S及密集區50D中的閘極介電層102的形成同時發生，使得稀疏區50S及密集區50D中的閘極介電層102由相同材料(多個)形成。閘電極層104的形成可同時發生，使得稀疏區50S及密集區50D中的閘電極層104由相同材料形成。在一些實施例中，稀疏區50S中的閘電極層104S藉由與密集區50D中的閘電極層104D不同的製程形成，使得閘電極層104S、104D可係 不同的材料及/或具有不同數目的層。此外，n型區50N及p型區50P中的閘電極層104可藉由不同的製程形成，使得閘電極層104可係不同的材料及/或具有不同數目的層。當使用不同的製程時，可使用各種遮蔽步驟來遮蔽及曝光適當的區域。
在第16A圖至第16B圖中，執行移除製程以移除閘極介電層102及閘電極層104材料的多餘部分，這些多餘部分在第一ILD 94、CESL 92、及閘極間隔物82的頂表面上方，從而形成閘極介電層112及閘電極114。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類似者的平坦化製程。當平坦化時，閘極介電層102在凹槽96中留有部分(從而形成閘極介電層112)。稀疏區50S中的閘極介電層112S包括介面層106S在稀疏區50S中的剩餘部分，而密集區50D中的閘極介電層112D包括介面層106D在密集區50D中的剩餘部分。當平坦化時，閘電極層104在凹槽96中留有部分(從而形成閘電極114)。稀疏區50S中的閘電極114S包括閘電極層104S在稀疏區50S中的剩餘部分，而密集區50D中的閘電極114D包括閘電極層104D在密集區50D中的剩餘部分。在平坦化製程之後，閘極間隔物82、CESL 92、第一ILD 94、閘極介電層112、及閘電極114的頂表面基本共面(在製程變化範圍內)。閘極介電層112及閘電極114形成所得FinFET的替換閘極。閘極介電層112及閘電極114的各 個個別對可統稱為「閘極結構」。閘極結構各個沿鰭片52的通道區58的頂表面、側壁、及底表面延伸。稀疏區50S中的閘極結構(包括閘極介電層112S及閘電極114S)比密集區50D中的閘極結構(包括閘極介電層112D及閘電極114D)更寬。在平行於鰭片52的縱軸的方向上量測閘極結構的寬度。
在第17A圖至第17B圖中，閘極遮罩116形成於閘極結構(包括閘極介電層112及閘電極114)上方。在一些實施例中，閘極遮罩116亦可形成於閘極間隔物82上方。隨後將形成閘極觸點以穿透閘極遮罩116以接觸閘電極114的頂表面。
作為形成閘極遮罩116的實例，閘極結構(包括閘極介電層112及閘電極114)可使用任何可接受的蝕刻製程凹陷。在一些實施例中(未單獨圖示)，閘極間隔物82亦凹陷。接著將介電材料(多個)共形地沉積於凹槽中。可接受的介電材料可包括氮化矽、碳氮化矽、氧氮化矽、氧碳氮化矽、及類似物，其可藉由共形沉積製程，諸如化學氣相沉積(chemical vapor deposition，CVD)、原子層沉積(atomic layer deposition，ALD)、或類似者形成。可使用藉由任何可接受製程形成的其他絕緣材料。執行移除製程以移除介電材料(多個)的在第一ILD 94的頂表面上方的多餘部分，從而形成閘極遮罩116。在一些實施例中，可使用諸如化學機械研磨(chemical mechanical polish，CMP)、回蝕製程、其組合、或類 似者的平坦化製程。當平坦化時，介電材料(多個)具有留在凹槽中的部分(從而形成閘極遮罩116)。在平坦化製程之後，閘極間隔物82、CESL 92、第一ILD 94、及閘極遮罩116的頂表面基本共面(在製程變化範圍內)。
在第18A圖至第18B圖中，第二ILD 124沉積於閘極間隔物82、CESL 92、第一ILD 94、及閘極遮罩116上方。在一些實施例中，第二ILD 124係藉由可流動CVD方法形成的可流動薄膜。在一些實施例中，第二ILD 124由諸如PSG、BSG、BPSG、USG、或類似物的介電材料形成，其可藉由諸如CVD、PECVD、或類似者的任何適合的方法沉積。
在一些實施例中，蝕刻終止層(etch stop layer，ESL)122形成於第二ILD 124與閘極間隔物82、CESL 92、第一ILD 94、及閘極遮罩116之間。ESL 122可包括介電材料，諸如氮化矽、氧化矽、氧氮化矽、或類似物，其具有對第二ILD 124之蝕刻的高蝕刻選擇性。
在第19A圖至第19B圖中，源極/汲極觸點132及閘極觸點134形成為分別接觸磊晶源極/汲極區88及閘電極114。源極/汲極觸點132實體耦合及電耦合至磊晶源極/汲極區88。閘極觸點134實體耦合及電耦合至閘電極114。
作為形成源極/汲極觸點132及閘極觸點134的實例，源極/汲極觸點132的開口穿過第二ILD 124、ESL 122、第一ILD 94(見第18A圖至第18B圖)、及CESL 92形成，而閘極觸點134的開口穿過第二ILD 124、ESL 122、及閘極遮罩116(見第18A圖至第18B圖)形成。可使用可接受的光學微影術及蝕刻技術形成開口。在開口中形成諸如擴散阻障層、黏附層、或類似者的襯裡層(未單獨圖示)、及導電材料。襯裡可包括鈦、氮化鈦、鉭、氮化鉭、或類似物。導電材料可係鈷、鎢、銅、銅合金、銀、金、鋁、鎳、或類似物。可執行平坦化製程，諸如CMP，以自第二ILD 124的頂表面移除多餘的材料。剩餘的襯裡及導電材料在開口中形成源極/汲極觸點132及閘極觸點134。可執行退火製程以在磊晶源極/汲極區88與源極/汲極觸點132之間的介面處形成矽化物。源極/汲極觸點132及閘極觸點134可在不同的製程中形成，或可在相同的製程中形成。儘管顯示為形成於相同的橫截面中，但應理解，源極/汲極觸點132及閘極觸點134中之各者可形成於不同的橫截面中，這可避免觸點短路。
第20圖係根據一些實施例的FinFET的視圖。這一實施例類似於第19A圖描述的實施例，不同之處在於稀疏區50S中通道區58S的頂表面在退火製程之後是凸面。在退火製程之後，密集區50D中通道區58D的頂表面基本是平坦的(在製程變化範圍內)。此外，在這一實施例中，階梯表面58S3是凸面。
第21圖係根據一些實施例的FinFET的視圖。這一實施例類似於第19A圖所述的實施例，不同之處在於STI區56各個包括單一襯裡56LS。襯裡56LS可由諸如 氮化矽、氧氮化矽、或類似物的氮化物形成。襯裡56LS的厚度T5小於介面層106S在通道區58S上的部分的厚度T1(先前針對第13A圖至第13B圖所述)，使得襯裡56LS的側壁自與介面層106S在通道區58S上的部分的側壁側向偏移。襯裡56LS的厚度T5可小於介面層106D在通道區58D上的部分的厚度T2(先前針對第13A圖至第13B圖所述)，從而襯裡56LS的側壁自介面層106D在通道區58D上的部分的側壁側向偏移。襯裡56LS的厚度T5可等於介面層106D在通道區58D上的部分的厚度T2，從而襯裡56LS的側壁與介面層106D在通道區58D上的部分的側壁基本對準(在製程變化範圍內)。在一些實施例中，襯裡56LS的厚度T5在2nm至4nm的範圍內。
第22圖係根據一些實施例的FinFET的視圖。這一實施例類似於第19A圖所述的實施例，不同之處在於STI區56各個包括多個襯裡56L。舉例而言，襯裡56L可包括第一襯裡56L1及第一襯裡56L1上的第二襯裡56L2。第一襯裡56L1可由氮化物形成，諸如氮化矽、氧氮化矽、或類似物。第一襯裡56L1的厚度T6小於介面層106S在通道區58S上的部分的厚度T1(先前針對第13A圖至第13B圖所述)，使得第一襯裡56L1的側壁自介面層106S在通道區58S上的部分的側壁側向偏移。第一襯裡56L1的厚度T6可小於介面層106D在通道區58D上的部分的厚度T2(先前針對第13A圖至第13B圖所述)， 使得第一襯裡56L1的側壁自介面層106D在通道區58D上的部分的側壁側向偏移。第一襯裡56L1的厚度T6可等於介面層106D在通道區58D上的部分的厚度T2，使得第一襯裡56L1的側壁與介面層106D在通道區58D上的部分的側壁基本對準(在製程變化範圍內)。在一些實施例中，第一襯裡56L1的厚度T6在1nm至3nm的範圍內，而第二襯裡56L2的厚度T7在1nm至3nm的範圍內。
第23圖係根據一些實施例的FinFET的視圖。第23圖為第19A圖至第19B圖、第20圖、第21圖、或第22圖所述的FinFET中之任意者的由上而下視圖。鰭片52以幻影形式顯示，且為便於說明，省略一些特徵。如在由上而下視圖中可清楚地看到的，稀疏區50S中通道區58S的寬度小於密集區50D中通道區58D的寬度。此外，稀疏區50S中鰭片52S的其他部分，諸如下伏閘極間隔物82的部分，沒有減小的寬度，使得稀疏區50S中通道區58S的寬度小於下伏閘極間隔物82的鰭片52S的部分的寬度。在垂直於鰭片52的縱軸的方向上量測鰭片52S的這些其他部分的寬度。
實施例可達成優點。在閘極替換製程期間形成替換介面層106而非將虛設介電層72用作介面層，允許用更高品質的介面層替換虛設介電層72，這可在虛設介電層72因加工而損壞時改善裝置性能。此外，可藉由避免虛設介電層72的圖案化來降低製造複雜性。此外，虛設介電層 72可比其他類型之虛設介電層(諸如用作介面層的虛設介電層)更薄，從而允許在移除虛設介電層72時減少蝕刻損耗。增加介面層106S在通道區58S上的部分的厚度T1可減少稀疏區50S中裝置的洩漏電流，當稀疏區50S中裝置係在高電壓下操作的裝置(諸如輸入/輸出裝置)時，這可係有利的。因此，可改善輸入/輸出裝置的性能。
所揭示的FinFET實施例亦可應用於奈米結構裝置，諸如奈米結構(例如，奈米片、奈米線、全環繞閘極、或類似者)場效電晶體(nanostructure field effect transistor，NSFET)。在NSFET實施例中，鰭片由奈米結構代替，奈米結構藉由圖案化通道層與犧牲層之交替層堆疊而形成。虛設閘極堆疊及源極/汲極區以類似於上述實施例的方式形成。在移除虛設閘極堆疊之後，可部分或完全移除通道區中的犧牲層。替換閘極結構以類似於上述實施例的方式形成，替換閘極結構可部分或完全填充藉由移除犧牲層留下的開口，且替換閘極結構可部分或完全圍繞NSFET裝置的通道區中的通道層。可以類似於上述實施例的方式形成至替換閘極結構及源極/汲極區的ILD及觸點。可形成如美國專利第9647071號中所揭示的奈米結構裝置，其全文以引用之方式併入本文中。
此外，FinFET/NSFET裝置可藉由上覆互連結構的金屬化層互連，以形成積體電路。上覆互連結構可在形成於後段(back end of line，BEOL)製程，其中金屬化層連接至源極/汲極觸點132及閘極觸點134。諸如 被動裝置、記憶體(例如，磁阻隨機存取記憶體(magnetoresistive random-access memory，MRAM)、電阻隨機存取記憶體(resistive random access memory，RRAM)、相變隨機存取記憶體(phase-change random access memory，PCRAM)等)、或類似者的額外特徵可在BEOL製程期間與互連結構整合。
在實施例中，一種半導體裝置裝置包括：基板上的隔離區；突出於隔離區之上的第一半導體鰭片；在第一半導體鰭片的第一通道區上的第一閘極介電層，第一閘極介電層包括第一介面層及第一高k介電層；突出於隔離區之上的第二半導體鰭片；及在第二半導體鰭片的第二通道區上的第二閘極介電層，第二閘極介電層包括第二介面層及第二高k介電層，第一介面層在第一通道區上的第一部分的厚度大於第二介面層在第二通道區上的第二部分的厚度，第二通道區具有比第一通道區更大的高度。在裝置的一些實施例中，第一閘極介電層及第二閘極介電層各個設置於隔離區上，且第一介面層在隔離區上的第三部分具有與第二介面層在隔離區上的第四部分相同的厚度。在裝置的一些實施例中，第一通道區的第一頂表面基本是平坦的，且第二通道區的第二頂表面基本是平坦的。在裝置的一些實施例中，第一通道區的第一頂表面基本是平坦的，而第二通道區的第二頂表面是凸面。在裝置的一些實施例中，第一半導體鰭片的一側包括第一側壁、第二側壁、及鋸齒形 階梯表面，鋸齒形階梯表面將第一側壁連接至第二側壁，第一介面層沿第一側壁、第二側壁、及鋸齒形階梯表面延伸。在一些實施例中，裝置進一步包括：第一閘極介電層上的第一閘電極；及在第二閘極介電層上的第二閘極，第一閘極具有比第二閘極更大的寬度。
在實施例中，一種半導體裝置裝置包括：自基板延伸的第一半導體鰭片，第一半導體鰭片的一側包括第一側壁、第二側壁、及鋸齒形階梯表面，鋸齒形階梯表面將第一側壁連接至第二側壁；第一閘極介電層，包括沿第一半導體鰭片的第一側壁、第二側壁、及鋸齒形階梯表面延伸的第一介面層；自基板延伸的第二半導體鰭片，第二半導體鰭片的一側包括單一側壁；及第二閘極介電層，包括沿第二半導體鰭片的單一側壁延伸的第二介面層。在裝置的一些實施例中，鋸齒形階梯表面基本是平坦的。在裝置的一些實施例中，鋸齒形階梯表面是凸面。在裝置的一些實施例中，第一閘極介電層設置於第一半導體鰭片的第一通道區上，第二閘極介電層設置於第二半導體鰭片的第二通道區上，且第二通道區具有比第一通道區更大的高度。在一些實施例中，裝置進一步包括：第一閘極介電層上的第一閘電極；及在第二閘極介電層上的第二閘電極，第一閘電極具有比第二閘電極更大的寬度。
在實施例中，一種形成半導體裝置的方法包括：在半導體基板的第一通道區及第二通道區上沉積介面層；在介面層上沉積高k介電層；在高k介電層上形成覆蓋層， 覆蓋層與介面層在第一通道區之上的第一部分重疊，介面層在第二通道區之上的第二部分沒有覆蓋層，覆蓋層包括氧；藉由退火覆蓋層及介面層，將氧自覆蓋層驅動至介面層的第一部分中；及移除覆蓋層。在方法的一些實施例中，介面層直接沉積於第一通道區及第二通道區上，且沒有絕緣材料將介面層與第一通道區及第二通道區分開。在方法的一些實施例中，將氧自覆蓋層驅動至介面層的第一部分中增加介面層的第一部分的厚度。在方法的一些實施例中，將氧自覆蓋層驅動至介面層的第一部分中減小第一通道區的寬度及高度。在方法的一些實施例中，覆蓋層包括金屬氧化物。在方法的一些實施例中，將覆蓋層沉積至1nm至10nm範圍內的厚度。在方法的一些實施例中，退火覆蓋層及介面層包括：在400℃至1100℃的溫度範圍內退火覆蓋層及介面層，退火持續時間為1秒至300秒。在方法的一些實施例中，移除覆蓋層包括：用蝕刻製程蝕刻覆蓋層，該蝕刻製程以比蝕刻高k介電層的材料更快的速度選擇性地蝕刻覆蓋層的材料。在一些實施例中，方法進一步包括：在高k介電層上形成第一閘電極層及第二閘電極層，第一閘電極層與介面層的第一部分重疊，第二閘電極層與介面層的第二部分重疊。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應瞭解，其可易於使用本揭露作為用於設計或修改用於實施本文中引入之實施例之相同目的及/或達成相同優勢之其他製程 及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭露的精神及範疇。
50:基板
52:鰭片
56:隔離區
58:通道區
82:閘極間隔物
88:磊晶源極/汲極區
94:第一ILD
112:閘極介電層
114:閘電極
A-A’:橫截面
B-B’:橫截面
C-C’:橫截面

Claims (10)

  1. 一種半導體裝置，包含：一基板上的一隔離區；一第一半導體鰭片，突出於該隔離區之上；一第一閘極介電層，在該第一半導體鰭片的一第一通道區上，該第一閘極介電層包含一第一介面層及一第一高k介電層；一第二半導體鰭片，突出於該隔離區之上；及一第二閘極介電層，在該第二半導體鰭片的一第二通道區上，該第二閘極介電層包含一第二介面層及一第二高k介電層，該第一介面層在該第一通道區上的一第一部分具有比該第二介面層在該第二通道區上的一第二部分更大的一厚度，該第二通道區具有比該第一通道區更大的一高度，其中該第一介面層在該第一通道區上的該第一部分的該厚度在1.5nm至2.5nm範圍內。
  2. 如請求項1所述之裝置，其中該第一閘極介電層及該第二閘極介電層各個設置於該隔離區上，且該第一介面層在該隔離區上的一第三部分具有與該第二介面層在該隔離區上的一第四部分相同的厚度。
  3. 如請求項1所述之裝置，其中該第一通道區的一第一頂表面基本是平坦的，且該第二通道區的一第二頂表面基本是平坦的。
  4. 如請求項1所述之裝置，其中該第一通道區的一第一頂表面基本是平坦的，且該第二通道區的一第二頂表面是凸面。
  5. 如請求項1所述之裝置，其中該第一半導體鰭片的一側包含一第一側壁、一第二側壁、及一鋸齒形階梯表面，該鋸齒形階梯表面將該第一側壁連接至該第二側壁，該第一介面層沿該第一側壁、該第二側壁、及該鋸齒形階梯表面延伸。
  6. 如請求項1所述之裝置，進一步包含：該第一閘極介電層上的一第一閘電極；及該第二閘極介電層上的一第二閘電極，該第一閘電極具有比該第二閘電極更大的一寬度。
  7. 一種半導體裝置，包含：一第一半導體鰭片，自一基板延伸，該第一半導體鰭片的一側包含一第一側壁、一第二側壁、及一鋸齒形階梯表面，該鋸齒形階梯表面將該第一側壁連接至該第二側壁；一第一閘極介電層，包含沿該第一側壁、該第二側壁、及該第一半導體鰭片的該鋸齒形階梯表面延伸的一第一介面層，其中該第一介面層具有設置於該第一半導體鰭片的一第一通道區上的一第一部分，該第一介面層的該第一部 分具有在1.5nm至2.5nm範圍內的一厚度；一第二半導體鰭片，自該基板延伸，該第二半導體鰭片的一側包含一單個側壁；及一第二閘極介電層，包含沿該第二半導體鰭片的該單個側壁延伸的一第二介面層。
  8. 一種形成半導體裝置的方法，包含：在一半導體基板的一第一通道區及一第二通道區上沉積一介面層；在該介面層上沉積一高k介電層；在該高k介電層上形成一覆蓋層，該覆蓋層與該介面層在該第一通道區之上的一第一部分重疊，該介面層在該第二通道區之上的一第二部分沒有該覆蓋層，該覆蓋層包含氧；藉由退火該覆蓋層及該介面層，將氧自該覆蓋層驅動至該介面層的該第一部分中，使得該介面層的該第一部分具有在1.5nm至2.5nm範圍內的一厚度；及移除該覆蓋層。
  9. 如請求項8所述之方法，其中將該氧自該覆蓋層驅動至該介面層的該第一部分中增加該介面層的該第一部分的該厚度。
  10. 如請求項8所述之方法，其中將該氧自該覆 蓋層驅動至該介面層的該第一部分中減少該第一通道區的一寬度及一高度。
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