CN115831874A - 半导体器件及其形成方法 - Google Patents

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黄文宏
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Abstract

在实施例中，一种器件包括：隔离区，位于衬底上；第一半导体鳍，突出于隔离区上方；第一栅极电介质，位于第一半导体鳍的第一沟道区的，第一栅极电介质包括第一界面层和第一高k介电层；第二半导体鳍，突出于隔离区上方；第二栅极电介质，位于第二半导体鳍的第二沟道区上，第二栅极电介质包括第二界面层和第二高k介电层，第一沟道区上的第一界面层的第一部分具有比第二沟道区上的第二界面层的第二部分大的厚度，第二沟道区具有比第一沟道区大的高度。本申请的实施例提供了半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用(例如个人计算机、手机、数字照相机及其他电子器件)中。半导体器件通常是通过如下方式制作而成：在半导体衬底之上依序沉积绝缘层或介电层、导电层及半导体层，并使用光刻及蚀刻技术将各种材料层图案化以在其上形成电路组件及元件。
半导体行业通过不断减小最小部件尺寸(minimum feature size)来不断提高各种电子组件(例如晶体管、二极管、电阻器、电容器等)的集成密度，此使得能够将更多的组件集成到给定区域中。然而，随着最小部件大小的减小，出现应解决的附加问题。
发明内容
在实施例中，一种半导体器件包括：隔离区，位于衬底上；第一半导体鳍，突出于隔离区上方；第一栅极电介质，位于第一半导体鳍的第一沟道区上，第一栅极电介质包括第一界面层和第一高k介电层；第二半导体鳍，突出于隔离区上方；第二栅极电介质，位于第二半导体鳍的第二沟道区上，第二栅极电介质，包括第二界面层和第二高k介电层，第一沟道区上的第一界面层的第一部分具有大于第二沟道区上的第二界面层的第二部分的厚度，第二沟道区的高度大于第一沟道区的高度。
在实施例中，一种半导体器件包括：从衬底延伸的第一半导体鳍，第一半导体鳍的一侧包括第一侧壁、第二侧壁和锯齿状台阶表面，锯齿状台阶表面连接第一侧壁至第二侧壁；第一栅极电介质，包括沿第一侧壁、第二侧壁和第一半导体鳍的锯齿状台阶表面延伸的第一界面层；从衬底延伸的第二半导体鳍，第二半导体鳍的一侧包括单个侧壁；第二栅极电介质包括沿第二半导体鳍的单个侧壁延伸的第二界面层。
在实施例中，一种形成半导体器件的方法包括：在半导体衬底的第一沟道区和第二沟道区上沉积界面层；在界面层上沉积高k介电层；在高k介电层上形成覆盖层，覆盖层与第一沟道区上方的界面层的第一部分重叠，第二沟道区上方的界面层的第二部分没有覆盖层，覆盖层含氧；通过对覆盖层和界面层进行退火，将氧从覆盖层驱入界面层的第一部分；并去除覆盖层。
附图说明
当结合附图进行阅读时，从以下详细描述可更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。
图2-图19B是根据一些实施例的FinFET的制造中的中间阶段的视图。
图20是根据一些实施例的FinFET的视图。
图21是根据一些实施例的FinFET的视图。
图22是根据一些实施例的FinFET的视图。
图23是根据一些实施例的FinFET的视图。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。
根据各种实施例，在栅极替换工艺期间去除伪栅极电介质，并且在它们的位置形成替换界面层。因此，伪栅极电介质不用作随后形成的替换栅极中的界面层。替换的界面层可以是比伪栅极电介质更高质量的膜，因为它们比伪栅极电介质暴露于更少的工艺步骤。此外，伪栅极电介质可以形成为比用作界面层的伪栅极电介质更薄，从而允许在去除伪栅极电介质时减少蚀刻损失。在形成替换界面层之后，通过退火工艺增加了一些区域(例如，输入/输出区域)中的替换界面层的厚度。增加这些替换界面层的厚度可以减少输入/输出区域中器件的泄漏电流。因此可以改进器件的性能。
图1示出了根据一些实施例的鳍式场效应晶体管(FinFET)的示例。图1是三维视图，为了清晰起见，省略了FinFET的一些部件。FinFET包括从衬底50(例如，半导体衬底)延伸的鳍52，鳍52用作FinFET的沟道区58。隔离区56，例如浅沟槽隔离(STI)区，设置在相邻鳍52之间，鳍52可以在相邻隔离区56之上和从相邻隔离区56之间突出。虽然隔离区56被描述/图示为与衬底50分离，但是如本文所用，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区的组合。此外，虽然鳍52的底部部分被图示为与衬底50连续的单一材料，鳍52的底部部分和/或衬底50可以包括单一材料或多种材料。
栅极电介质112沿着鳍52的侧壁和顶表面。栅电极114位于栅极电介质112上方。外延源极/漏极区88相对于栅极电介质112和栅电极设置在鳍52的相对侧。外延源极/漏极区88可以在各种鳍52之间共享。例如，相邻的外延源极/漏极区88可以电连接，例如通过外延生长使外延源极/漏极区88聚结，或者通过将外延源极/漏极区88与相同的源/漏接触耦合。
图1进一步示出了在后面的图中使用的参考截面。截面A-A'沿栅电极114的纵轴。截面B-B'沿鳍52的纵轴并且例如在FinFET的外延源极/漏极区88之间的电流流动的方向上。截面C-C'平行于截面A-A'并且延伸穿过FinFET的外延源极/漏极区88。为清楚起见，随后的图参考了这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺形成的FinFET的背景下讨论的。一些实施例考虑了在平面器件中使用的方向，例如平面FET。
图2-图19B是根据一些实施例的FinFET制造中的中间阶段的视图。图2、图3、图4、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A和图19A是示出了沿与图1中的参考截面A-A'相似的截面的截面图。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B和图19B是示出了沿与图1中的参考截面B-B'相似的截面的截面图。图7C和图7D是示出了沿与图1中的参考截面C-C'相似的截面的截面图。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以掺杂(例如，用p型或n型杂质)或未掺杂。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料的层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层提供在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷化砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；其组合；其类似物。
衬底50具有n型区50N和p型区50P。n型区50N可以用于形成n型器件，例如nmOS晶体管，例如n型FinFET，p型区50P可以用于形成p型器件，例如PMOS晶体管，例如，p型FinFET。n型区50N可以与p型区50P物理分离(未单独示出)，并且任意数量的器件部件(例如，其他有源器件、掺杂区域、隔离结构等)可以设置在n型区50N和p型区50P之间。尽管示出了一个n型区50N和一个p型区50P，但是可以提供任意数量的n型区50N和p型区50P。
鳍52形成于衬底50中。鳍52为半导体条带，也可称为半导体鳍。鳍52可以通过在衬底50中蚀刻沟槽来形成在衬底50中。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻工艺可以是各向异性的。
可以通过任何合适的方法来图案化鳍52。例如，可以使用一个或多个光刻工艺来图案化鳍52，包括双图案化或多图案化工艺。通常，双图案或多图案工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以将剩余的间隔件用作掩模以图案化鳍52。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图3中，STI区56形成在衬底50上方和相邻鳍52之间。在形成STI区56之后，鳍52在相邻STI区56上方和从相邻STI区56之间突出。换句话说，鳍52在STI区56的顶表面上方延伸。STI区56将相邻器件的部件分开。
STI区域56可以通过任何合适的方法形成。例如，绝缘材料可以形成在衬底50上方和相邻鳍52之间。绝缘材料可以是氧化物，例如氧化硅，氮化物，例如氮化硅等，或它们的组合，其可以是可以通过化学气相沉积(CVD)工艺形成，例如高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等或它们的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖鳍52。虽然每个STI区域56都被图示为单层，但是一些实施例可以使用多层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成一个或多个衬垫56L。此后，可以在衬垫56L上形成填充材料56F。填充材料56F可以由绝缘材料形成，例如之前描述的那些。
然后对绝缘材料实施去除工艺以去除鳍52上方的过量绝缘材料。在一些实施例中，平坦化工艺例如化学机械抛光(CMP)、回蚀工艺、它们的组合或可以使用类似的工艺。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料和掩模(如果存在)或鳍52的顶表面是共面的(在工艺变化内)。因此，掩模(如果存在)或鳍52的顶表面通过绝缘材料暴露。在所示实施例中，鳍52上没有保留掩模。然后使绝缘材料凹入以形成STI区域56。绝缘材料凹入使得鳍52的至少部分从绝缘材料的相邻部分之间突出。此外，STI区56的顶表面可具有如图所示的平坦表面、凸面、凹面(例如蝶形)或它们的组合。STI区56的顶表面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。可以使用任何可接受的蚀刻工艺使绝缘材料凹陷，例如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率选择性地蚀刻STI区域56的绝缘材料)。例如，可以使用稀氢氟酸(dHF)酸去除氧化物。
先前描述的工艺只是可以如何形成鳍52和STI区域56的一个示例。在一些实施例中，鳍52可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶表面上形成介电层，并且可以通过介电层蚀刻沟槽以暴露下面的衬底50。外延结构可以在沟槽中外延生长，并且介电层可以是凹陷的使得外延结构从介电层突出以形成鳍52。在外延结构外延生长的一些实施例中，外延生长的材料可以在生长期间进行原位掺杂，这可以避免之前和/或之后的注入，尽管原位和注入掺杂可以一起使用。
此外，在n型区50N中外延生长与p型区50P中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅-锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯或基本上纯的锗、III-V族化合物半导体、II-VI化合物半导体等形成。例如，可用于形成III-V族化合物半导体的材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将在n型区50N和p型区50P的结构的每个中形成的源极/漏极区的导电类型相反的导电类型。在一些实施例中，p型阱形成在n型区50N中，n型阱形成在p型区50P中。在一些实施例中，p型阱或n型阱形成在n型区50N和p型区50P两者中。
在具有不同阱类型的实施例中，用于n型区50N和p型区50P的不同注入步骤可以使用诸如光刻胶的掩模(未单独示出)来实现。例如，可以在n型区50N中的鳍52和STI区域56上方形成光刻胶。光刻胶被图案化以暴露p型区50P。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术进行图案化。一旦光刻胶被图案化，在p型区50P中执行n型杂质注入，并且光刻胶可以用作掩模以基本上防止n型杂质注入到n型区50N中。n型杂质可以是在该区域中注入的磷、砷、锑等，其浓度范围为1016cm-3至1018cm-3。在注入之后，去除光刻胶，例如通过任何可接受的灰化工艺。
在注入p型区50P之后或之前，在p型区50P中的鳍52和STI区域56上方形成诸如光刻胶的掩模(未单独示出)。光刻胶被图案化以暴露n型区50N。光刻胶可以通过使用旋涂技术形成并且可以使用可接受的光刻技术进行图案化。一旦光刻胶被图案化，就可以在n型区50N中执行p型杂质注入，并且光刻胶可以充当掩模以基本上防止p型杂质注入到p型区50P中。p型杂质可以是在该区域中注入浓度在1016cm-3至1018cm-3范围内的硼、氟化硼、铟等。在注入之后，去除光刻胶，例如通过任何可接受的灰化工艺。
在n型区50N和p型区50P的注入之后，可以执行退火以修复注入损伤并激活注入的p型和/或n型杂质。在外延生长外延结构以作为鳍52的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免注入，尽管原位和注入掺杂可以一起使用。
在图4中，伪介电层62形成在鳍52上。伪介电层62可以由诸如氧化硅、氮化硅、它们的组合等的介电材料形成，其可以是根据可接受的技术沉积或热生长。伪栅极层64形成在伪介电层62上方，并且掩模层66形成在伪栅极层64上方。伪栅极层64可以沉积在伪介电层62上方，然后平坦化，例如通过CMP。掩模层66可以沉积在伪栅极层64上方。伪栅极层64可以由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，其可以通过物理气相沉积(PVD)、CVD等来沉积。伪栅极层64可以由对绝缘材料(例如STI区56和/或伪介电层62)具有高蚀刻选择性的材料形成。掩模层66可以由介电材料形成，例如例如氮化硅、氧氮化硅等。在该示例中，跨越n型区50N和p型区50P形成单个伪栅极层64和单个掩模层66。在所示实施例中，伪介电层62覆盖鳍52和STI区56，使得伪介电层62在STI区56上方以及伪栅极层64和STI区56之间延伸。在另一个实施例中，伪介电层62仅覆盖鳍52。
图5A-图19B示出了制造实施例器件中的各种附加步骤。图5A-图19B示出了n型区50N和p型区50P中的任何一个中的部件。例如，所示结构可适用于n型区50N和p型区50P两者。n型区50N和p型区50P的结构的差异(如果有的话)在每幅图所附的文本中描述。
此外，图5A-图19B示出了稀疏区域50S和密集区域50D中的部件。稀疏区域50S中的栅极结构具有长的沟道区，这对于某些类型的器件(例如以高功率运行的器件)可能是合乎需要的。密集区域50D中的栅极结构具有短长度的沟道区，这对于某些类型的器件(例如高速运行的器件)可能是合乎需要的。更一般地，稀疏区域50S中的器件的沟道区域比密集区域50D中的器件的沟道区域长。沟道区的长度是在平行于鳍52的纵轴的方向上测量的。在一些实施例中，稀疏区域50S是输入/输出区，而密集区域50D是核心逻辑区。区域50S、50D中的每一个可以包括来自区域50N、50P两者的器件。换言之，稀疏区域50S和密集区域50D可以分别包括n型器件和p型器件。
在图5A-图5B中，使用可接受的光刻和蚀刻技术对掩模层66进行图案化以形成掩模76。然后通过任何可接受的蚀刻技术将掩模76的图案转移到伪栅极层64以形成伪栅极74。掩模76的图案可以可选地通过任何可接受的蚀刻技术进一步转移到伪介电层62以形成伪电介质72。伪栅极74覆盖鳍52的相应沟道区58。掩模76的图案可以用于物理分离相邻的伪栅极74。伪栅极74的长度(lengthwise)方向还可以基本垂直(在工艺变化内)于鳍52的长度方向。可以在伪栅极74的图案化期间去除掩模76，或者可能在后续工艺中被删除。
伪电介质72随后将用作蚀刻停止层，并且将在它们用作蚀刻停止层之后在栅极替换工艺期间被去除。有利地，伪电介质72形成得比其他类型的伪电介质(例如在随后形成的所得FinFET的替换栅极中用作界面层的伪电介质)，。在一些实施例中，伪电介质72和伪介电层62具有在1.5nm至4nm范围内的厚度。
在图6A-图6B中，栅极间隔件82形成在鳍52上方、掩模76(如果存在)、伪栅极74和伪电介质72的暴露侧壁上。栅极间隔件82可以通过以下方式形成：共形地沉积一种或多种介电材料并随后蚀刻介电材料。可接受的介电材料可以包括氮化硅、碳氮化硅、氧氮化硅、氧碳氮化硅等，它们可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的共形沉积工艺形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。可以执行任何可接受的蚀刻工艺，例如干蚀刻、湿蚀刻等或其组合，以图案化介电材料。蚀刻可以是各向异性的。电介质材料在蚀刻时具有留在伪栅极74的侧壁上的部分(从而形成栅极间隔件82，参见图6B)。如随后将更详细描述的，在一些实施例中，调整用于形成栅极间隔件82的蚀刻，使得介电材料在蚀刻时也具有留在鳍52的侧壁上的部分(从而形成鳍)间隔件84，见图7C和图7D)。在蚀刻之后，鳍间隔件84(如果存在)和栅极间隔件82可以具有直的侧壁(如图所示)或者可以具有圆化的侧壁(未单独示出)。
此外，可以执行注入以形成轻掺杂源/漏(LDD)区(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区50N上方形成诸如光刻胶的掩模(未单独示出)，同时暴露p型区50P，并且可以将适当类型(例如p型)的杂质注入到暴露在p型区50P中的鳍52中。然后可以移除掩膜。随后，可以在暴露n型区50N的同时在p型区50P上方形成诸如光刻胶的掩模(未单独示出)，并且可以将适当类型的杂质(例如n型)注入到暴露在n型区50N中的鳍52中，然后可以移除掩膜。n型杂质可以是前述n型杂质中的任一种，p型杂质可以是前述p型杂质中的任一种。在注入期间，沟道区58仍然被伪栅极74覆盖，使得沟道区58基本没有注入要形成LDD区的杂质。LDD区域的杂质浓度可以在1015cm-3到1019cm-3的范围内。可以使用退火来修复注入损伤并激活注入的杂质。
需要注意的是，以上公开内容大概描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔件，可以使用不同顺序的步骤，可以形成和去除间隔件，等等。此外，可以使用不同的结构和步骤来形成n型和p型器件。
在图7A-图7B中，外延源极/漏极区88形成在鳍52中。外延源极/漏极区88形成在鳍52中，使得每个伪栅极74设置在相应的源极/漏极区88的相邻外延对之间。在一些实施例中，外延源极/漏极区88可以延伸到鳍52中，也可以穿透鳍52。在一些实施例中，栅极间隔件82用于将外延源极/漏极区88与将伪栅极74隔开适当的横向距离，使得外延源极/漏极区88不会短路随后形成的所得FinFET的栅极。可以选择外延源极/漏极区88的材料以在各个沟道区58中施加应力，从而提高性能。
可以通过掩模p型区50P和蚀刻n型区50N中的鳍52的源极/漏极区，以形成鳍52的凹槽，来形成n型区50N中的外延源极/漏极区88。然后，在凹槽中外延生长n型区50N中的源极/漏极区88。外延源极/漏极区88可以包括任何可接受的材料，例如适用于n型FinFET的材料。例如，如果n型区50N中的鳍52是硅，则n型区50N中的外延源极/漏极区88可以包括在沟道区58中施加拉伸应变的材料，例如硅、碳化硅、磷掺杂碳化硅、磷化硅等。n型区50N中的外延源极/漏极区88可以具有从鳍52的相应表面凸起的表面并且可以具有刻面。
可以通过掩模n型区50N和蚀刻p型区50P中的鳍52的源极/漏极区以形成凹槽，来形成p型区50P中的外延源极/漏极区88。然后，在凹槽中外延生长p型区50P中的源漏区88。外延源极/漏极区88可以包括任何可接受的材料，例如适用于p型FinFET的材料。例如，如果p型区50P中的鳍52是硅，则p型区50P中的外延源极/漏极区88可以包括在沟道区58中施加压缩应变的材料，例如硅锗，硼掺杂的硅锗、锗、锗锡等。p型区50P中的外延源极/漏极区域88可以具有从鳍52的相应表面凸起的表面并且可以具有刻面。
外延源极/漏极区88和/或鳍52可以注入掺杂剂以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂源极/漏极区的工艺，然后进行退火。源极/漏极区的杂质浓度可以在1019cm-3和1021cm-3之间。源极/漏极区的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区88可以在生长期间被原位掺杂。
由于用于形成外延源极/漏极区88的外延工艺，外延源极/漏极区的上表面具有横向向外扩展超过鳍52侧壁的刻面。在一些实施例中，这些刻面使得如图7C所示，相邻的外延源极/漏极区88合并。在一些实施例中，相邻的外延源极/漏极区88在完成外延工艺之后保持分离，如图7D所示。在所示实施例中，鳍间隔件84形成为覆盖在STI区56上方延伸的鳍52的侧壁的部分，从而阻止外延生长。在另一个实施例中，将用于形成栅极间隔件82的间隔件蚀刻调整为不形成鳍间隔件84，从而使外延源极/漏极区88延伸到STI区56的表面。
在图8A-图8B中，第一ILD 94沉积在外延源极/漏极区88、栅极间隔件82和掩模76(如果存在)或伪栅极74上。可以通过诸如CVD、等离子体增强CVD(PECVD)、FCVD等的任何合适的方法来沉积介电材料形成第一ILD 94。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。
在一些实施例中，接触蚀刻停止层(CESL)92形成在第一ILD 94和外延源极/漏极区88、栅极间隔件82和掩模76(如果存在)或伪栅极74之间。CESL 92可以由相对于第一ILD94具有高蚀刻选择性的介电材料形成。可接受的介电材料可以包括氮化硅、碳氮化硅、氧氮化硅、氧碳氮化硅等，其可以由共形沉积工艺形成，例如化学气相沉积(CVD)、原子层沉积(ALD)等。
在图9A-图9B中，执行去除工艺以使第一ILD 94的顶表面与掩模76(如果存在)或伪栅极74的顶表面齐平。在一些实施例中，平坦化工艺例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。平坦化工艺还可以去除伪栅极74上的掩模76，以及沿着掩模76侧壁的部分栅极间隔件82。在平坦化工艺之后，第一ILD 94、CESL 92、栅极间隔件的顶表面如图82所示，掩模76(如果存在)或伪栅极74基本共面(在工艺变化内)。因此，掩模76(如果存在)或伪栅极74的顶表面通过第一ILD 94暴露。在所示实施例中，掩模76保留，并且平坦化工艺使第一ILD 94的顶表面与掩模76的顶表面齐平。
如随后将更详细描述的，图10A-图16B示出了栅极替换过程，其中伪栅极74和伪电介质72被所得FinFET的栅极结构代替。在栅极替换过程中，在去除伪栅极74时，伪电介质72用作蚀刻停止层，然后去除伪电介质72。具体地，伪电介质72从衬底50的稀疏区域50S和密集区域50D两者中去除，并且不用作随后在任一区域中形成的高k栅极电介质的界面层。在栅极替换工艺期间形成替换界面层。形成替换界面层而不是使用伪电介质72作为界面层可能是有利的。具体地，伪电介质72可能被一些先前描述的工艺步骤(例如，注入步骤、外延生长步骤、蚀刻步骤等)损坏，并且用更高质量的界面层替换伪电介质72可以提高器件性能。此外，可以避免在栅极替换工艺期间对伪电介质72进行图案化，从而降低制造复杂性(例如通过避免额外的光刻胶图案化和剥离步骤)。此外，伪电介质72可以形成得比其他类型的伪电介质(例如用作界面层的伪电介质)更薄，从而在去除伪电介质72时允许减少蚀刻损失。
根据各种实施例，用于栅极介电层102的界面层106(针对图11A-图11B描述)最初形成在稀疏区域50S和密集区域50D中，使得界面层106的厚度在稀疏区域50S和密集区域50D中基本均匀(在工艺变化内)。然后在稀疏区域50S中的沟道区域58S上的界面层106S的部分的厚度增加(针对图12A-图14B描述)，同时在密集区域50D中的沟道区域58D上的界面层106D的部分的厚度基本没有改变。增加沟道区58S上的界面层106S的部分的厚度可以减少稀疏区域50S中的器件的泄漏电流，这在稀疏区域50S中的器件是在高电压下运作的器件(例如输入/输出器件)时可能是有利的。在栅介质层102上形成栅电极层104。
在图10A-图10B中，在蚀刻工艺中去除掩模76(如果存在)和伪栅极74，从而形成凹槽96。然后去除凹槽96中的部分伪电介质72。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极74。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比第一ILD 94、栅极间隔件82和伪电介质72更快的速率选择性地蚀刻伪栅极74。在去除期间，当蚀刻伪栅极74时，伪电介质72用作蚀刻停止层。然后在去除伪栅极74之后去除伪电介质72。从稀疏区域50S和密集区域50D两者中的凹槽96中去除伪电介质72。每个凹槽96暴露相应鳍52的沟道区58。稀疏区域50S中的凹槽96S比密集区域50D中的凹槽96D宽。凹槽96S、96D的宽度是在平行于鳍52的纵向(longitudinal)轴线的方向上测量的。
从稀疏区域50S和密集区域50D两者中去除伪电介质72，并且在去除之后不保留在衬底50的任何区域中。如上所述，伪电介质72形成得比其他类型的伪电介质(例如在随后形成的所得FinFET的替换栅极中用作界面层的伪电介质)薄。因此，可以用少量蚀刻去除伪电介质72，例如，进行短暂持续时间的蚀刻。因此可以改进用于栅极替换工艺的工艺窗口。在一些实施例中，通过使用稀氢氟酸(dHF)酸执行的湿蚀刻10秒至200秒范围内的持续时间去除伪电介质72。在一些实施例中，通过使用稀氢氟酸(dHF)和氨(NH3)的混合物执行的干蚀刻去除伪电介质72。用少量蚀刻去除伪电介质72可以减少对栅极间隔件82的损坏和/或损失，从而减少所得FinFET的栅极-漏极电容(Cgd)并减少外延源极/漏极区88以及随后形成的替换栅之间的泄漏极。
在图11A-图11B中，栅极介电层102形成在凹槽96中。栅极介电层102沿沟道区58的侧壁和顶表面延伸。栅极介电层102设置在侧壁和/或鳍52的顶表面和栅极间隔件82的侧壁上。栅极介电层102也可以形成在第一ILD 94和栅极间隔件82的顶表面上。栅极介电层102包括界面层106和上覆的高k介电层108。界面层106由诸如氧化物的低k介电材料(例如，具有小于3.5的k值的介电材料)形成，例如氧化硅或金属氧化物、硅酸盐如金属硅酸盐、它们的组合、它们的多层等。高k介电层108由高k介电材料(例如，具有大于7.0的k值的介电材料)形成，例如铪、铝、锆、镧、锰的金属氧化物或硅酸盐、钡、钛、铅及其组合。栅介质层102(包括界面层106和高k介质层108)的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
界面层106最初形成在稀疏区域50S和密集区域50D两者中，使得界面层106的厚度在稀疏区域50S和密集区域50D中基本均匀(在工艺变化范围内)。在一些实施例中，界面层106具有在0.5nm至1.5nm范围内的初始厚度。界面层106直接沉积在沟道区58(包括沟道区58S、58D)上，使得没有其他绝缘材料将界面层106与沟道区58隔开。
在图12A-图12B中，覆盖层110形成在稀疏区域50S中的栅极介电层102上(具体而言，在高k介电层108上)。密集区域50D没有覆盖层110，使得密集区域50D中的高k介电层108被暴露并且稀疏区域50S中的高k介电层108被覆盖层110覆盖。因此，覆盖层110与沟道区58S上方的界面层106S的部分重叠，并且不与沟道区58D上方的界面层106D的部分重叠。覆盖层110由含氧材料形成，其可以通过诸如CVD、PVD、ALD等合适的沉积工艺形成。因此，覆盖层110包含氧。随后将执行退火工艺以将氧从覆盖层110驱入界面层106(并穿过高k介电层108)，从而增加沟道区58S上的界面层106S部分的厚度。覆盖层110的材料是能够促进界面层106的材料生长的材料，并且相对于高k介电层108具有高蚀刻选择性。在一些实施例中，覆盖层110由以下材料形成：金属氧化物或金属氧氮化物，例如氧化钛、氧化铝、氧化钨、氧化钽、氧氮化钛、氧氮化铝、氧氮化钨、氧氮化钽、它们的组合等。可以通过在稀疏区域50S和密集区域50D两者中共形地沉积含氧材料并且随后蚀刻含氧材料以去除密集区域50D中的覆盖层110的部分来形成覆盖层110。覆盖层110可以形成为比栅极介电层102更大的厚度。在一些实施例中，覆盖层110形成为1nm至10nm范围内的厚度。
在图13A-图13B中，执行退火工艺以将氧从覆盖层110驱入界面层106(并穿过高k介电层108)，从而增加位于沟道区58S上的界面层106S的部分的厚度T1。具体而言，退火工艺增加了界面层106S的沿稀疏区域50S中的沟道区58S的侧壁和顶表面延伸的部分的厚度T1。在一些实施例中，沟道区58S上的界面层106S的部分的厚度T1增加了0.5nm至2nm范围内的量。在一些实施例中，在退火工艺之后，沟道区58S上的界面层106S的部分具有在1.5nm至2.5nm范围内的厚度T1。
退火工艺不增加密集区域50D中的界面层106D的部分的厚度T2、界面层106S的沿STI区56延伸的部分的厚度T3、或界面层106S的沿栅极间隔件82延伸的部分的厚度T4。在一些实施例中，在退火工艺之后，沟道区58D上的界面层106D的部分具有0.5nm至1.5nm范围内的厚度T2。因此，在退火工艺之后，沟道区58S上的界面层106S的部分比沟道区58D上的界面层106D的部分厚。稀疏区域50S中的STI区域56上的界面层106S的部分具有与密集区域50D中的STI区域56上的界面层106D的部分基本相同(在工艺变化内)的厚度。在一些实施例中，在退火工艺之后，界面层106的沿STI区56延伸的部分具有0nm至1.5nm范围内的厚度T3。稀疏区域50S中的栅极间隔件82上的界面层106S的部分具有与密集区域50D中的栅极间隔件82上的界面层106D的部分基本相同(在工艺变化范围内)的厚度。在一些实施例中，在退火工艺之后，界面层106的沿栅极间隔件82延伸的部分具有0nm至1.5nm范围内的厚度T4。
增加沟道区58S上的界面层106S的部分的厚度Tl可以减少稀疏区域50S中的器件的泄漏电流，这当稀疏区域50S中的器件是在高电压运行的器件(如输入/输出器件)时可能是有利的。因此可以提高输入/输出器件的性能。因为覆盖层110没有形成在密集区域50D中的栅极介电层102上，所以在密集区域50D中的界面层106D的部分的厚度T2不会因退火工艺而增加，这当密集区域50D中的器件是在低电压下运行的器件(例如逻辑器件)时可能是有利的。
在一些实施例中，沟道区58S上的界面层106S的部分的厚度T1由于稀疏区域50S中的鳍52S的部分氧化而增加。稀疏区域50S中的鳍52S的氧化部分被转化为界面层106的材料(例如，氧化硅)。结果，在稀疏区域50S中的鳍52S的部分【例如在凹槽96(以及随后形成的栅极结构)下面的部分】的宽度和高度通过退火工艺减小。换言之，稀疏区域50S中的沟道区58S的宽度和高度通过退火工艺减小。在一些实施例中，稀疏区域50S中的沟道区58S的高度减小了0.2nm至1nm范围内的量，并且稀疏区域50S中的沟道区58S的宽度减小了0.4nm至2nm范围内的量。稀疏区域50S中的鳍52S的其他部分，例如在栅极间隔件82下方的部分，其宽度或高度不会因退火工艺而减小。此外，密集区域50D中的鳍52D(包括沟道区58D)的宽度或高度不会因退火工艺而减小。这样，密集区域50D中的鳍52D的沟道区域58D具有比稀疏区域50S中的沟道区域58S更大的宽度和更大的高度。沟道区58S、58D的宽度是在垂直于鳍52的纵向轴线的方向上测量的。
因此，稀疏区域50S中的沟道区58S具有阶梯形状，使得鳍52S的一侧具有第一侧壁58S1、第二侧壁58S2和锯齿状台阶表面58S3，其中第一侧壁58S1第二侧壁58S2位于不同的平面上，并由锯齿状台阶表面58S3连接。第一侧壁58S1和第二侧壁58S2基本垂直(在工艺变化范围内)于衬底50的主表面。界面层106沿着沟道区58S的第一侧壁58S1、第二侧壁58S2和锯齿状台阶表面58S3延伸。在一些实施例中，阶梯表面58S3具有在0.2nm至1nm范围内的宽度。在该实施例中，阶梯表面58S3基本是平坦的(在工艺变化范围内)，使得锯齿状台阶表面58S3基本平行(在工艺变化范围内)于衬底50的主表面。在另一个实施例中(随后针对图21进行描述)，阶梯表面58S3是凸的。密集区域50D中的沟道区58D不具有阶梯形状，使得鳍52D的一侧具有位于单个平面中的单个侧壁58S4。
在该实施例中，稀疏区域50S中的沟道区58S的顶表面在退火工艺之后基本是平坦的(在工艺变化范围内)。在退火工艺之后，密集区域50D中的沟道区58D的顶表面基本是平坦的(在工艺变化范围内)。在另一个实施例中(随后针对图21进行描述)，沟道区58S的顶表面在退火工艺之后是凸的。
控制退火工艺的温度和持续时间以将稀疏区域50S中的界面层106S的部分的厚度Tl增加期望的量(并且减小沟道区58S的宽度和高度)。在一些实施例中，在400℃至1100℃范围内的温度、1秒至300秒范围内的持续时间以及在1托到500托的范围内的压力下退火覆盖层110和界面层106。在低于400℃的温度和/或低于1秒的持续时间下执行退火工艺可能不会充分增加沟道区58S上的界面层106S的部分的厚度T1，对器件的漏电流产生负面影响。在大于1100℃的温度和/或大于300秒的持续时间下执行退火工艺可能会过度增加沟道区58S上的界面层106S部分的厚度T1，对外延源极/漏极区88的结(junction)轮廓(profile)。
在图14A-图14B中，去除覆盖层110以暴露稀疏区域50S中的界面层106S的部分。可以使用任何可接受的蚀刻工艺来去除覆盖层110，例如对覆盖层110的材料具有选择性的蚀刻工艺(例如，以比高k介电层108的材料更快的速率选择性地蚀刻覆盖层110)。在一些实施例中，使用氧化剂(例如，过氧化氢(H2O2)、水(H2O)等)、酸【例如，氯化氢(HCl)等】和碱【例如氢氧化铵(NH4OH)等】。在一些实施例中，使用氧化剂【例如氧气(O2)、臭氧(O3)、过氧化氢(H2O2)等】和氟基气体【(例如氟化氢HF)、三氟化氮(NF3)、六氟化硫(SF6)、四氟化碳(CF4)等】的混合物来执行干蚀刻。在一些实施例中，执行湿蚀刻和干蚀刻的组合。
在一些实施例中，执行多循环工艺，其中针对图12A-图14B描述的工艺被重复一次或多次。沟道区58S上的界面层106S的部分的厚度T1在每个循环中增加基本相似(在工艺变化内)的量。可以执行这些循环直到沟道区58S上的界面层106S的部分的厚度T1增加了期望的量。
在图15A-15B中，栅电极层104形成在栅极介电层102上。栅电极层104可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钨、钴、钌、铝、它们的组合、它们的多层等。尽管示出了单层栅电极层104，但栅电极层104可以包括任意数量的功函数调节层、任意数量的势垒层、任意数量的胶层和填充材料。
稀疏区域50S和密集区域50D中的栅极介电层102的形成同时发生，使得稀疏区域50S和密集区域50D中的栅极介电层102由相同的材料形成。栅电极层104的形成可以同时发生，使得稀疏区域50S和密集区域50D中的栅电极层104由相同的材料形成。在一些实施例中，稀疏区域50S中的栅电极层104S通过与密集区域50D中的栅电极层104D不同的工艺形成，使得栅电极层104S、104D可以是不同的材料和/或具有不同层数。此外，n型区50N和p型区50P中的栅电极层104可以通过不同的工艺形成，使得栅电极层104可以是不同的材料和/或具有不同的层数。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。
在图16A-图16B中，执行去除工艺以去除栅极介电层102和栅电极层104的材料的多余部分，这些多余部分位于第一ILD 94、CESL 92和栅极间隔件82的顶表面之上，从而形成栅极电介质112和栅电极114。在一些实施例中，平坦化工艺例如可以使用化学机械抛光(CMP)、回蚀工艺、它们的组合等。栅极介电层102在平坦化时具有留在凹槽96中的部分(因此形成栅极介电层112)。稀疏区域50S中的栅极电介质112S包括稀疏区域50S中的界面层106S的剩余部分，并且密集区域50D中的栅极电介质112D包括密集区域50D中的界面层106D的剩余部分。栅电极层104在平坦化时具有留在凹槽96中的部分(从而形成栅电极114)。稀疏区域50S中的栅电极114S包括稀疏区域50S中的栅电极层104S的剩余部分，并且密集区域50D中的栅电极114D包括密集区域50D中的栅电极层104D的剩余部分。在平坦化工艺之后，栅极间隔件82、CESL 92、第一ILD 94、栅极电介质112和栅电极114的顶表面基本上是共面的(在工艺变化内)。栅极电介质112和栅电极114形成所得FinFET的替换栅极。每一对栅极电介质112和栅电极114可以统称为“栅极结构”。每个栅极结构沿鳍52的沟道区58的顶表面、侧壁和底面延伸。稀疏区域50S中的栅极结构(包括栅极电介质112S和栅极电极114S)比密集区域50D中的栅极结构(包括栅极电介质112D和栅电极114D)宽。栅极结构的宽度在平行于鳍52的纵向轴线的方向上测量。
在图17A-图17B中，栅极掩模116形成在栅极结构(包括栅极电介质112和栅极电极114)上方。在一些实施例中，栅极掩模116可以也形成在栅极间隔件82上方。栅极接触件将随后为贯穿栅极掩模116以接触栅电极114的顶表面。
作为形成栅极掩模116的示例，可以使用任何可接受的蚀刻工艺使栅极结构(包括栅极电介质112和栅极电极114)凹陷。在一些实施例中(未单独示出)，栅极间隔件82也是凹陷的。然后将介电材料共形地沉积在凹槽中。可接受的介电材料可以包括氮化硅、碳氮化硅、氧氮化硅、氧碳氮化硅等，它们可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)等的共形沉积工艺形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。执行去除工艺以去除介电材料的多余部分，这些多余部分位于第一ILD 94的顶表面之上，从而形成栅极掩模116。在一些实施例中，平坦化工艺可以使用例如化学机械抛光(CMP)、回蚀工艺、它们的组合等。介电材料在平坦化时具有留在凹槽中的部分(从而形成栅极掩模116)。在平坦化工艺之后，栅极间隔件82、CESL 92、第一ILD 94和栅极掩模116的顶表面基本共面(在工艺变化内)。
在图18A-图18B中，第二ILD 124沉积在栅极间隔件82、CESL92、第一ILD 94和栅极掩模116上。在一些实施例中，第二ILD 124是由可流动的CVD方法形成的。在一些实施例中，第二ILD 124由诸如PSG、BSG、BPSG、USG等的介电材料形成，其可以通过诸如CVD、PECVD等的任何合适的方法来沉积。
在一些实施例中，蚀刻停止层(ESL)122形成在第二ILD 124和栅极间隔件82、CESL92、第一ILD 94和栅极掩模116之间。ESL 122可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，具有相比于第二ILD 124的蚀刻的高蚀刻选择性。
在图19A-19B中，源极/漏极接触件132和栅极接触件134形成为分别接触外延源极/漏极区88和栅电极114。源极/漏极接触件132物理和电耦合到外延源极/漏极区88。栅极接触件134物理和电耦合到栅电极114。
作为形成源极/漏极接触件132和栅极接触件134的示例，用于源极/漏极接触件132的开口形成为穿过第二ILD 124、ESL 122、第一ILD 94(参见图18A-18B)、和CESL 92，用于栅极接触件134的开口形成为穿过第二ILD 124、ESL 122和栅极掩模116(参见图18A-18B)。可以使用可接受的光刻和蚀刻技术来形成开口。诸如扩散阻挡层、粘合层等的衬垫(未单独示出)和导电材料形成在开口中。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铜、铜合金、银、金、铝、镍等。可以执行诸如CMP的平坦化工艺以从第二ILD124的顶表面去除多余的材料。剩余的衬垫和导电材料在开口中形成源极/漏极接触件132和栅极接触件134。可以执行退火工艺以在外延源极/漏极区88和源/漏接触件132之间的界面处形成硅化物。源/漏接触件132和栅极接触件134可以在不同的工艺中形成，或者可以是在同一过程中形成。尽管显示为形成在相同的截面中，但是应该理解，源极/漏极接触件132和栅极接触件134中的每一个可以形成在不同的截面中，这可以避免接触件的短路。
图20是根据一些实施例的FinFET的视图。该实施例类似于针对图19A描述的实施例，除了稀疏区域50S中的沟道区58S的顶表面在退火工艺之后是凸的。在退火工艺之后，密集区域50D中的沟道区58D的顶表面基本是平坦的(在工艺变化范围内)。此外，在本实施例中，阶梯表面58S3是凸的。
图21是根据一些实施例的FinFET的视图。该实施例类似于针对图19A描述的实施例，除了STI区域56的每个包括单个衬垫56LS。衬垫56LS可以由诸如氮化硅、氧氮化硅等的氮化物形成。衬垫56LS的厚度T5小于沟道区58S上的界面层106S的部分的厚度T1(先前针对图13A-13B描述)，使得衬垫56LS的侧壁相对于沟道区58S上的界面层106S的部分的侧壁横向偏移。衬垫56LS的厚度T5可以小于沟道区58D上的界面层106D的部分的厚度T2(先前针对图13A-13B描述)，使得衬垫56LS的侧壁相对于沟道区58D上的界面层106D的部分的侧壁横向偏移。衬垫56LS的厚度T5可以等于沟道区58D上的界面层106D的部分的厚度T2，使得衬垫56LS的侧壁与沟道区58D上的界面层106D的部分的侧壁基本对齐(在工艺变化内)。在一些实施例中，衬垫56LS的厚度T5在2nm至4nm的范围内。
图22是根据一些实施例的FinFET的视图。该实施例类似于针对图19A描述的实施例，除了STI区56的每个包括多个衬垫56L。例如，衬垫56L可以包括第一衬垫56L1和在第一衬垫56L1上的第二衬垫56L2。第一衬垫56L1可以由诸如氮化硅、氧氮化硅等的氮化物形成。第一衬垫56L1的厚度T6小于沟道区58S上的界面层106S的部分的厚度T1(先前针对图13A-13B描述)，使得第一衬垫56L1的侧壁相对于沟道区58S上的界面层106S部分的侧壁横向偏移。第一衬垫56L1的厚度T6可以小于界面层106D在沟道区58D上的部分的厚度T2(先前针对图13A-13B描述)，使得第一衬垫56L1的侧壁相对于沟道区58D上的界面层106D的部分的侧壁横向偏移。第一衬垫56L1的厚度T6可以等于界面层106D在沟道区58D上的部分的厚度T2，使得第一衬垫56L1的侧壁基本与沟道区58D上的界面层106D的部分的侧壁对齐(在工艺变化内)。在一些实施例中，第一衬垫56L1的厚度T6在1nm至3nm的范围内，第二衬垫56L2的厚度T7在1nm至3nm的范围内。
图23是根据一些实施例的FinFET的视图。图23是示出了针对图19A-图19B、图20、图21或图22描述的任何FinFET的俯视图。鳍52以虚线示出并且为了图示清晰而省略了一些部件。从俯视图中可以清楚地看出，稀疏区域50S中的沟道区58S的宽度小于密集区域50D中的沟道区58D的宽度。此外，在稀疏区域50S中的鳍52S的其他部分(例如在栅极间隔件82下方的部分)不具有减小的宽度，使得在稀疏区域50S中的沟道区58S的宽度小于在栅极间隔件82下方的鳍52S部分的宽度。鳍52S的那些其他部分的宽度是在垂直于鳍52的纵向轴线的方向上测量的。
实施例可以实现优势。在栅极替换工艺期间形成替换界面层106而不是使用伪电介质72作为界面层，允许伪电介质72被更高质量的界面层替换，这可以在伪电介质72被工艺损坏时提高器件性能。此外，可以通过避免对伪电介质72进行图案化来降低制造复杂性。此外，可以将伪电介质72形成得比其他类型的伪电介质(例如用作界面层的伪电介质)更薄，从而允许减少当去除伪电介质72时的蚀刻损失。增加沟道区58S上的界面层106S的部分的厚度T1可以减少稀疏区域50S中的器件的泄漏电流，这在稀疏区域50S中的器件是在高电压下运行的器件(例如输入/输出器件)时可能是有利的。因此可以提高输入/输出器件的性能。
所公开的FinFET实施例还可应用于纳米结构器件，例如纳米结构(例如，纳米片、纳米线、环栅等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被纳米结构替代，纳米结构通过图案化沟道层和牺牲层的交替层的堆叠而形成。以类似于上述实施例的方式形成伪栅极堆叠件和源极/漏极区。在去除伪栅极堆叠件之后，可以部分或完全去除沟道区中的牺牲层。替换栅极结构的形成方式与上述实施例类似，替换栅极结构可以部分或完全填充去除牺牲层留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的中的沟道区域。可以以与上述实施例类似的方式形成ILD和与替换栅极结构和源极/漏极区的接触件。可以如美国专利号9,647,071中公开的内容形成纳米结构器件，该专利通过引用整体并入本文，一种结构，包括：沟道区，包括位于衬底之上的第一半导体层，每个所述第一半导体层均与相邻的所述第一半导体层分隔开，每个所述第一半导体层均具有第一侧壁和第二侧壁，所述第一侧壁沿着垂直于所述衬底延伸的第一平面对准，所述第二侧壁沿着垂直于所述衬底延伸的第二平面对准；第一源极/漏极区和第二源极/漏极区，设置在所述沟道区的相对两侧上，每个所述第一半导体层均从所述第一源极/漏极区延伸至所述第二源极/漏极区；介电层，接触所述第一半导体层的所述第一侧壁和所述第二侧壁，所述介电层延伸至所述第一平面和所述第二平面之间的区域内；以及栅电极，位于所述介电层上方。一种结构，包括：n型器件，包括：第一沟道区，包括第一超晶格，所述第一超晶格包括交替的第一层和第二层，所述第一层是第一半导体材料，所述第二层是第二半导体材料，第一源极/漏极区和第二源极/漏极区，设置在所述第一沟道区的相对两侧上，所述第一层和所述第二层的每个均从所述第一源极/漏极区延伸至所述第二源极/漏极区，第一栅极电介质，位于所述第一超晶格上，和第一栅电极，位于所述第一栅极电介质上；以及p型器件，包括：第二沟道区，包括第二超晶格，所述第二超晶格包括交替的第三层和第四层，所述第三层是所述第一半导体材料，所述第四层是所述第二半导体材料，所述第一半导体材料和所述第二半导体材料在所述第二超晶格中以与所述第一超晶格中相同的顺序排列，第三源极/漏极区和第四源极/漏极区，设置在所述第二沟道区的相对两侧上，所述第三层和所述第四层的每个均从所述第三源极/漏极区延伸至所述第四源极/漏极区，第二栅极电介质，位于所述第二超晶格上，和第二栅电极，位于所述第二栅极电介质上。一种方法，包括：形成包括超晶格的鳍，所述超晶格包括交替的第一层和第二层；在形成所述鳍之后，选择性地蚀刻所述第一层；在选择性地蚀刻所述第一层之后，在所述第二层上形成栅极电介质；以及在所述栅极电介质上形成栅电极。
此外，FinFET/NSFET器件可以通过上覆的互连结构中的金属化层互连以形成集成电路。上覆的互连结构可以在后段(BEOL)工艺中形成，其中金属化层连接到源极/漏极接触件132和栅极接触件134。诸如无源器件、存储器【例如，磁阻随机存取存储器(MRAM)、电阻随机存取存储器(RRAM)、相变随机存取存储器(PCRAM)等】可以在BEOL工艺期间与互连结构集成。
在实施例中，一种器件包括：隔离区，位于衬底上；第一半导体鳍，突出于隔离区上方；第一栅极电介质，位于第一半导体鳍的第一沟道区上，第一栅极电介质包括第一界面层和第一高k介电层；第二半导体鳍，突出于隔离区上方；第二栅极电介质，位于第二半导体鳍的第二沟道区上，第二栅极电介质，包括第二界面层和第二高k介电层，第一沟道区上的第一界面层的第一部分具有大于第二沟道区上的第二界面层的第二部分的厚度，第二沟道区的高度大于第一沟道区的高度。在该器件的一些实施例中，第一栅极电介质和第二栅极电介质均设置在隔离区上，并且隔离区上的第一界面层的第三部分与隔离区上的第二界面层的第四部分具有相同的厚度。
在该器件的一些实施例中，第一沟道区的第一顶表面是基本平坦的，并且第二沟道区的第二顶表面是基本平坦的。在该器件的一些实施例中，第一沟道区的第一顶表面基本上是平坦的，而第二沟道区的第二顶表面是凸的。
在该器件的一些实施例中，第一半导体鳍的一侧包括第一侧壁、第二侧壁和锯齿状台阶表面，锯齿状台阶表面将第一侧壁连接到第二侧壁，第一界面层沿第一侧壁、第二侧壁和缩进的阶梯表面延伸。在一些实施例中，该器件还包括：在第一栅极电介质上的第一栅电极；第二栅极电介质上的第二栅电极，第一栅电极的宽度大于第二栅电极。
在实施例中，一种器件包括：从衬底延伸的第一半导体鳍，第一半导体鳍的一侧包括第一侧壁、第二侧壁和锯齿状台阶表面，锯齿状台阶表面连接第一侧壁至第二侧壁；第一栅极电介质，包括沿第一侧壁、第二侧壁和第一半导体鳍的锯齿状台阶表面延伸的第一界面层；从衬底延伸的第二半导体鳍，第二半导体鳍的一侧包括单个侧壁；第二栅极电介质包括沿第二半导体鳍的单个侧壁延伸的第二界面层。在该器件的一些实施例中，锯齿状台阶表面是基本平坦的。在该器件的一些实施例中，锯齿状台阶表面是凸的。在该器件的一些实施例中，第一栅极电介质设置在第一半导体鳍的第一沟道区上，第二栅极电介质设置在第二半导体鳍的第二沟道区上，并且第二沟道区具有比第一通道区域更大的高度。在一些实施例中，该器件还包括：在第一栅极电介质上的第一栅电极；第二栅极电介质上的第二栅电极，第一栅电极的宽度大于第二栅电极。
在实施例中，一种方法包括：在半导体衬底的第一沟道区和第二沟道区上沉积界面层；在界面层上沉积高k介电层；在高k介电层上形成覆盖层，覆盖层与第一沟道区上方的界面层的第一部分重叠，第二沟道区上方的界面层的第二部分没有覆盖层，覆盖层含氧；通过对覆盖层和界面层进行退火，将氧从覆盖层驱入界面层的第一部分；并去除覆盖层。在该方法的一些实施例中，界面层直接沉积在第一沟道区和第二沟道区上，并且没有绝缘材料将界面层与第一沟道区和第二沟道区隔开。在该方法的一些实施例中，将氧从覆盖层驱入界面层的第一部分中增加了界面层的第一部分的厚度。在该方法的一些实施例中，将氧从覆盖层驱动到界面层的第一部分中减小了第一沟道区的宽度和高度。在该方法的一些实施例中，覆盖层包括金属氧化物。在该方法的一些实施例中，覆盖层被沉积到1nm至10nm范围内的厚度。在该方法的一些实施例中，使覆盖层和界面层退火包括：将覆盖层和界面层在400℃至1100℃范围内的温度和1秒至300秒范围内的持续时间退火。在该方法的一些实施例中，去除覆盖层包括：用蚀刻工艺蚀刻覆盖层，该蚀刻工艺以比高k介电层的材料更快的速率选择性地蚀刻覆盖层的材料。在一些实施例中，该方法还包括：在高k介电层上形成第一栅电极层和第二栅电极层，第一栅电极层与界面层的第一部分重叠，第二栅电极层与界面层的第二部分重叠。
以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他的处理和结构以用于达到与本发明所介绍实施例相同的目的和/或实现相同优点。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
隔离区，位于衬底上；
第一半导体鳍，突出于所述隔离区上方；
第一栅极电介质，位于所述第一半导体鳍的第一沟道区上，所述第一栅极电介质包括第一界面层和第一高k介电层；
第二半导体鳍，突出于所述隔离区上方；和
第二栅极电介质，位于所述第二半导体鳍的第二沟道区上，所述第二栅极电介质包括第二界面层和第二高k介电层，所述第一沟道区上的所述第一界面层的第一部分具有比所述第二沟道区上的所述第二界面层的第二部分大的厚度，所述第二沟道区具有比所述第一沟道区大的高度。
2.根据权利要求1所述的半导体器件，其中所述第一栅极电介质和所述第二栅极电介质均设置在所述隔离区上，并且所述隔离区上的所述第一界面层的第三部分具有与所述隔离区上的所述第二界面层的第四部分相同的厚度。
3.根据权利要求1所述的半导体器件，其中，所述第一沟道区的第一顶表面是基本平坦的，并且所述第二沟道区的第二顶表面是基本平坦的。
4.根据权利要求1所述的半导体器件，其中，所述第一沟道区的第一顶表面是基本平坦的，并且所述第二沟道区的第二顶表面是凸的。
5.根据权利要求1所述的半导体器件，其中所述第一半导体鳍的一侧包括第一侧壁、第二侧壁、和锯齿状台阶表面，所述锯齿状台阶表面将所述第一侧壁连接到所述第二侧壁，所述第一界面层沿所述第一侧壁、所述第二侧壁、和所述锯齿状台阶表面延伸。
6.根据权利要求1所述的半导体器件，进一步包括：
第一栅电极，位于所述第一栅极电介质上；和
第二栅电极，位于所述第二栅极电介质上，所述第一栅电极具有大于所述第二栅电极的宽度。
7.一种半导体器件，包括：
第一半导体鳍，从衬底延伸，所述第一半导体鳍的一侧包括第一侧壁、第二侧壁、和锯齿状台阶表面，所述锯齿状台阶表面将所述第一侧壁连接到所述第二侧壁；
第一栅极电介质，包括沿所述第一半导体鳍的所述第一侧壁、所述第二侧壁、和所述锯齿状台阶表面延伸的第一界面层；
第二半导体鳍，从所述衬底延伸，所述第二半导体鳍的一侧包括单个侧壁；和
第二栅极电介质，包括沿所述第二半导体鳍的所述单个侧壁延伸的第二界面层。
8.根据权利要求7所述的半导体器件，其中，所述锯齿状台阶表面是基本平坦的。
9.根据权利要求7所述的器件，其中，所述锯齿状台阶表面是凸的。
10.一种形成半导体器件的方法，包括：
在半导体衬底的第一沟道区和第二沟道区上沉积界面层；
在所述界面层上沉积高k介电层；
在所述高k介电层上形成覆盖层，所述覆盖层与所述第一沟道区之上的所述界面层的第一部分重叠，所述第二沟道区之上的所述界面层的第二部分没有所述覆盖层，所述覆盖层包含氧；
通过对所述覆盖层和所述界面层进行退火，将所述氧从所述覆盖层驱入所述界面层的所述第一部分；和
去除所述覆盖层。
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