CN115863409A - 半导体器件及其形成方法 - Google Patents

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insulating
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张正伟
沙哈吉·B·摩尔
刘奕莹
梁顺鑫
王菘豊
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Abstract

在实施例中，半导体器件包括：第一绝缘鳍；第二绝缘鳍；位于第一绝缘鳍与第二绝缘鳍之间的纳米结构；以及包裹在纳米结构周围的栅极结构，栅极结构的顶表面设置在第一绝缘鳍的顶表面之上，栅极结构的顶表面设置在第二绝缘鳍的顶表面之下。本发明的实施例还提供了形成半导体器件的方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用，例如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序沉积绝缘材料或介电材料层、导电材料层和半导体材料层，并且使用光刻对各种材料层进行图案化以在衬底上形成电路部件和元件来制造半导体器件。
半导体行业通过不断减小最小特征尺寸来不断提高各种电子元件(例如晶体管、二极管、电阻器、电容器等)的集成度，从而允许将更多元件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了需解决的其他问题。
发明内容
本发明的一些实施例提供了一种半导体器件，包括：第一绝缘鳍；第二绝缘鳍；纳米结构，位于所述第一绝缘鳍与所述第二绝缘鳍之间；以及栅极结构，包裹在所述纳米结构周围，所述栅极结构的顶表面设置在所述第一绝缘鳍的顶表面之上，所述栅极结构的所述顶表面设置在所述第二绝缘鳍的顶表面之下。
本发明的另一些实施例提供了一种半导体器件，包括：第一纳米结构；第二纳米结构；绝缘鳍，位于所述第一纳米结构和所述第二纳米结构之间；以及栅极结构，包括：第一功函调节层，围绕所述第一纳米结构；第二功函调节层，围绕所述第二纳米结构；以及填充层，将所述第一功函调节层连接到所述第二功函调节层，所述填充层连续延伸跨过所述第一功函调节层的顶表面、所述第二功函调节层的顶表面和所述绝缘鳍的顶表面。
本发明的又一些实施例提供了一种形成半导体器件的方法，包括：形成纳米结构；形成邻近所述纳米结构的第一绝缘鳍和第二绝缘鳍；使所述第一绝缘鳍的第一顶表面凹陷在所述第二绝缘鳍的第二顶表面之下；以及在所述第一绝缘鳍的所述第一顶表面上和所述纳米结构周围形成栅极结构。
本发明的再一些实施例提供了晶体管栅极接触件及其形成方法。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1示出了根据一些实施例的纳米结构场效应晶体管(纳米FET)的三维视图的实例。
图2至图29B是根据一些实施例的制造纳米FET的中间阶段的视图。
图30A至图31C是根据一些实施例的绝缘鳍的详细视图。
图32A至图32B是根据一些实施例的纳米FET的截面图。
图33是根据一些实施例的制造纳米FET的中间阶段的视图。
具体实施方式
本发明提供了用于实现本公开的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。诸如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各种实施例，形成不同高度的第一绝缘鳍(也称为混合鳍或介电鳍)和第二绝缘鳍。这样，晶体管的栅极结构可以形成为在第一绝缘鳍上方但不在第二绝缘鳍上方延伸。因此栅极结构可以在一些晶体管(例如，由第一绝缘鳍分开的那些晶体管)之间共用，而不是在其他晶体管(例如，由第二绝缘鳍分开的那些晶体管)之间共用。以这种方式共用栅极结构对于某些类型的器件可能是特别有利的，例如静态随机存取存储器(SRAM)单元。
在包括纳米FET的管芯的特定背景中描述了实施例。然而，各种实施例可以应用于包括取代纳米FET或与纳米FET组合的其他类型的晶体管(例如，鳍式场效应晶体管(finFET)、平面晶体管等)的管芯。
图1示出了根据一些实施例的纳米FET(例如，纳米线FET、纳米片FET等)的实例。图1是一个三维视图，其中，纳米FET的一些部件为了说明清楚而被省略。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、全环栅场效应晶体管(GAAFET)等。
纳米FET包括在衬底50(例如，半导体衬底)上的半导体鳍62上方的纳米结构66(例如，纳米片、纳米线等)，其中纳米结构66用作纳米FET的沟道区。纳米结构66可以包括p型纳米结构、n型纳米结构或它们的组合。隔离区72，例如浅沟槽隔离(STI)区，设置在相邻的半导体鳍62之间，半导体鳍62可以在相邻的隔离区72上方和从相邻的隔离区72之间突出。虽然隔离区72被描述/图示为与衬底50分离，如本文所用，术语“衬底”可以指单独的半导体衬底或半导体衬底和隔离区的组合。此外，虽然半导体鳍62的底部部分被示为与衬底50分离，但半导体鳍62的底部部分可以是与衬底50连续的单一材料。在此背景下，半导体鳍62指的是在相邻隔离区72之上和之间延伸的部分。
栅极结构150在半导体鳍62的顶表面上方并且沿着纳米结构66的顶表面、侧壁和底表面。外延源极/漏极区128设置在栅极结构150的相对两侧的半导体鳍62上。绝缘鳍92，也称为混合鳍或介电鳍，设置在隔离区72上方，并且位于相邻的外延源极/漏极区128之间。绝缘鳍92阻止外延生长以防止在外延生长期间外延源极/漏极区128的一些的聚结。例如，绝缘鳍92可以形成在单元边界处以分离相邻单元的外延源极/漏极区128。
图1还示出了在后面的图中使用的参考横截面。横截面A-A'沿着栅极结构150的纵轴并且在例如垂直于纳米FET的外延源极/漏极区128之间的电流方向的方向上。横截面B-B'沿着半导体鳍62的纵轴并且在例如纳米FET的外延源极/漏极区128之间的电流流动的方向上。横截面C-C'平行于横截面A-A'并且延伸穿过纳米FET的外延源极/漏极区128。为清楚起见，随后的图参考了这些参考横截面。
图2至图29B是根据一些实施例的制造纳米FET的中间阶段的视图。图2、图3和图4是三维视图。图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15和图16是沿与图1中的参考横截面A-A'或C-C'相似的横截面示出的横截面图。图17A、图18A、图19A、图20A、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A是沿与图1中的参考截面A-A'相似的截面示出的截面图。图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B是沿与图1中的参考截面B-B'类似的截面示出的截面图。图20C是沿与图1中的参考横截面C-C'类似的横截面示出的横截面图。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底，例如体半导体、半导体绝缘体上导体(SOI)衬底等，衬底50可以是掺杂的(例如，用p型或n型杂质)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘层上形成的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘层设置在衬底上，通常是硅或玻璃衬底。也可以使用其他衬底，例如多层或渐变衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷化镓铟；它们的组合等。
衬底50具有1个或多个n型区域50N和1个或多个p型区域50P。n型区域50N可以用于形成n型器件，例如NMOS晶体管，例如n型纳米FET，p型区域50P可以用于形成p型器件，例如PMOS晶体管，例如，p型纳米FET。n型区域50N可以与p型区域50P物理分离，并且任意数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)可以设置在n型区域50N和p型区域50P之间。尽管示出了一个n型区域50N和两个p型区域50P，但是可以提供任意数量的n型区域50N和p型区域50P。
n型区域50N和p型区域50P中的器件随后可以通过上覆互连结构中的金属化层互连以形成集成电路。上覆互连结构可以在后端工艺制程(BEOL)中形成。集成电路可以是逻辑器件、存储器件等。在一些实施例中，集成电路是诸如SRAM单元的存储器件。在这样的实施例中，相应的一个n型区域50N设置在相应的p型区域50P对之间。可以形成其他可接受的集成电路，并且可以以任何可接受的方式为集成电路提供n型区域50N和p型区域50P。
衬底50可以轻掺杂p型或n型杂质。可以对衬底50的上部部分执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在衬底50中注入杂质。杂质可以具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区的导电类型相反的导电类型。APT区可以在纳米FET中的源极/漏极区下方延伸。APT区域可用于减少从源极/漏极区域到衬底50的漏电流。在一些实施例中，APT区域中的掺杂浓度在1018cm-3至1019cm-3的范围内。
在衬底50上方形成多层堆叠件52。多层堆叠件52包括交替的第一半导体层54和第二半导体层56。第一半导体层54由第一半导体材料形成，并且第二半导体层56由第二半导体材料形成。半导体材料可以各自选自衬底50的备选半导体材料。在所示实施例中，多层堆叠件52包括三个第一半导体层54和三个第二半导体层56。应该理解的是多层堆叠件52可以包括任意数量的第一半导体层54和第二半导体层56。例如，多层堆叠件52可以包括第一半导体层54的一个至十个和第二半导体层56的一个至十个。每一层均可以具有小的厚度，例如在4nm至6nm范围内的厚度。在一些实施例中，多层堆叠件52具有在20nm至90nm范围内的总高度。
在所示实施例中，以及如随后将更详细描述的，第一半导体层54将被去除，并且第二半导体层56将被图案化以形成位于n型区域50N和p型区域50P中的纳米FET的沟道区域。第一半导体层54为牺牲层(或伪层)，在后续工艺中会被去除以暴露出第二半导体层56的顶表面和底表面。第一半导体层54的第一半导体材料为对于第二半导体层56的蚀刻具有高蚀刻选择性的材料，诸如硅锗。第二半导体层56的第二半导体材料为适用于n型和p型器件的材料，诸如硅。
在另一个实施例(未单独示出)中，将图案化第一半导体层54以在一种类型的区域(例如，p型区域50P)中形成纳米FET的沟道区，并且将图案化第二半导体层56以在另一种类型的区域(例如，n型区域50N)中形成纳米FET的沟道区域。第一半导体层54的第一半导体材料可以是适用于p型器件的材料，例如硅锗(例如，SixGe1-x，其中x可以在0到1的范围内)、纯锗、III-V族化合物半导体、II-VI族化合物半导体等。第二半导体层56的第二半导体材料可以是适用于n型器件的材料，诸如硅、碳化硅、III-V族化合物半导体、II-VI族化合物半导体等。第一半导体材料和第二半导体材料可以具有相对于彼此蚀刻的高蚀刻选择性，从而可以在不去除n型区域50N中的第二半导体层56的情况下去除第一半导体层54，并且可以在不去除p型区域50P中的第一半导体层54的情况下去除第二半导体层56。
在图3中，在衬底50和多层堆叠件52中图案化沟槽58，以形成半导体鳍62、纳米结构64和纳米结构66。半导体鳍62是在衬底50中图案化的半导体带。纳米结构64和纳米结构66分别包括第一半导体层54和第二半导体层56的剩余部分。可以通过任何可接受的蚀刻工艺对沟槽58进行图案化，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法对半导体鳍62和纳米结构64、66进行图案化。例如，可以使用包括双重图案化或多重图案化工艺的一个或多个光刻工艺来图案化半导体鳍62和纳米结构64、66。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层且使用光刻工艺图案化牺牲层。使用自对准工艺沿着图案化牺牲层的边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件作为掩模来图案化半导体鳍62和纳米结构64、66。
在所示实施例中，半导体鳍62和纳米结构64、66在n型区域50N和p型区域50P中具有基本相等的宽度。一种类型的区域(例如，n型区域50N)中的半导体鳍62和纳米结构64、66可以比另一种类型的区域(例如，p型区域50P)中的半导体鳍62和纳米结构64、66更宽或更窄。在一些实施例中，n型区域50N中的纳米结构64、66各自具有40nm至50nm范围内的宽度，并且p型区域50P中的纳米结构64、66各自具有20nm至30nm范围内的宽度，同时n型区域50N中的纳米结构64、66比p型区域50P中的纳米结构64、66宽。
此外，虽然半导体鳍62和纳米结构64、66中的每一个被示为具有始终一致的宽度，但在其他实施例中，半导体鳍62和/或纳米结构64、66可以具有锥形侧壁，使得半导体鳍62和/或纳米结构64、66的每个的宽度均在朝向衬底50的方向上连续增加。在这样的实施例中，每个纳米结构64、66可以具有不同的宽度并且在形状上呈梯形。
在图4中，STI区域72形成在衬底50上方和相邻的半导体鳍62之间。STI区域72设置在半导体鳍62的至少部分的周围，使得纳米结构64、66的至少部分从相邻的STI区域72之间突出。在所示实施例中，STI区域72的顶表面低于半导体鳍62的顶表面。在一些实施例中，STI区域72的顶表面高于(在工艺变化的范围内)半导体鳍62的顶表面或与半导体鳍62的顶表面共面(在工艺变化的范围内)。
可以通过任何合适的方法形成STI区域72。例如，绝缘材料可以形成在衬底50和纳米结构64、66上方以及沟槽58中，使得绝缘材料位于相邻的半导体鳍62之间。绝缘材料可以是例如氧化硅的氧化物，例如氮化硅等的氮化物或它们组合，可以通过例如高密度等离子体CVD(HDP-CVD)、可流动化学气相沉积(FCVD)等或它们的组合的化学气相沉积(CVD)工艺形成绝缘材料。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在实施例中，绝缘材料被形成为使得多余的绝缘材料覆盖纳米结构64、66。虽然STI区域72每个都被示为单层，但是一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50、半导体鳍62和纳米结构64、66的表面形成衬层(未单独示出)。此后，可以在衬层上方形成如之前描述的那些绝缘材料。
然后对绝缘材料应用去除工艺以去除绝缘材料的在沟槽58外部的多余部分，这些多余部分在纳米结构64、66上方。在一些实施例中，可以使用例如化学机械抛光(CMP)的平坦化工艺、蚀刻工艺、它们的组合等。在掩模保留在纳米结构64、66上的一些实施例中，平坦化工艺可以暴露掩模或去除掩模。在平坦化工艺之后，绝缘材料和掩模(如果存在)或纳米结构64、66的顶表面是共面的(在工艺变化范围内)。因此，掩模(如果存在)或纳米结构64、66的顶表面通过绝缘材料暴露。在所示实施例中，从纳米结构64、66去除掩模。然后使绝缘材料凹陷以形成STI区域72。使绝缘材料凹陷使得纳米结构64、66的至少部分从绝缘材料的相邻部分之间突出。此外，STI区域72的顶表面可具有通过施加适当蚀刻而形成的如图所示的平坦表面、凸面、凹面(例如碟形)或它们的组合。可以使用任何可接受的蚀刻工艺使绝缘材料凹陷，例如对绝缘材料的材料有选择性的蚀刻工艺(例如，以比半导体鳍62和纳米结构64、66的材料更快的速率选择性地蚀刻STI区域72的绝缘材料)。例如，可以使用稀释的氢氟酸(dHF)作为蚀刻剂来执行氧化物去除。
先前描述的工艺只是可以如何形成半导体鳍62和纳米结构64、66的一个实例。在一些实施例中，半导体鳍62和/或纳米结构64、66可以使用掩模和外延生长工艺形成。例如，可以在衬底50的顶表面上方形成介电层，并且可以蚀刻穿过介电层的沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹陷从而使得外延结构从介电层突出以形成半导体鳍62和/或纳米结构64、66。外延结构可以包括先前描述的交替例如第一半导体材料和第二半导体材料的半导体材料。在外延生长外延结构的一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但是可以一起使用原位和注入掺杂。
此外，可以在纳米结构64、66、半导体鳍62和/或衬底50中形成适当的阱(未单独示出)。阱可以具有与随后将在n型区域50N和p型区域50P的每一个中形成的源极/漏极区的导电类型相反的导电类型。在一些实施例中，p型阱形成在n型区域50N中，并且n型阱形成在p型区域50P中。在一些实施例中，p型阱或n型阱形成在n型区域50N和p型区域50P两者中。
在具有不同阱类型的实施例中，可以使用诸如光刻胶的掩模(未单独示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的半导体鳍62、纳米结构64、66和STI区域72上方形成光刻胶。光刻胶被图案化以暴露p型区域50P。可以通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦光刻胶被图案化，在p型区域50P中执行n型杂质注入，并且光刻胶可以充当掩模以基本上防止n型杂质注入到n型区域50N中。n型杂质可以是注入至区域中的、浓度在1013cm-3至1014cm-3的范围内的磷、砷、锑等。在注入之后，可以去除光刻胶，例如通过任何可接受的灰化工艺。
在p型区域50P的注入之后或之前，在p型区域50P中的半导体鳍62、纳米结构64、66和STI区域72上方形成例如光刻胶的掩模(未单独示出)。光刻胶被图案化以暴露n型区域50N。可以通过使用旋涂技术形成光刻胶并且可以使用可接受的光刻技术图案化光刻胶。一旦光刻胶被图案化，在n型区域50N中执行p型杂质注入，并且光刻胶可以充当掩模以基本上防止p型杂质注入到p型区域50P中。p型杂质可以是注入至区域中的、浓度在1013cm-3至1014cm-3范围内的硼、氟化硼、铟等。在注入之后，可以去除光刻胶，例如通过任何可接受的灰化工艺。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤且激活注入的p型和/或n型杂质。在为半导体鳍62和/或纳米结构64、66外延生长外延结构的一些实施例中，生长的材料可以在生长期间被原位掺杂，这可以避免注入，但是可以一起使用原位和注入掺杂。
图5至图29B说明了制造实施例器件的各种附加步骤。如随后将更详细描述的，将在半导体鳍62之间形成绝缘鳍92(见图11)。图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16、图17A、图18A、图19A、图20A、图20C、图21A、图22A、图23A、图24A、图25A、图26A、图27A、图28A和图29A均示出了在相应横截面中的四个半导体鳍62以及绝缘鳍92和STI区域72的设置在四个半导体鳍62之间的部分。图17B、图18B、图19B、图20B、图21B、图22B、图23B、图24B、图25B、图26B、图27B、图28B和图29B示出了在n型区域50N和p型区域中的任一个中的半导体鳍62以及形成在其上的结构。例如，所示结构可适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构的差异(如果有的话)在每幅图所附的文本中描述。
在图5中，在半导体鳍62和纳米结构64、66的侧壁上形成牺牲间隔件76，并进一步在STI区域72的顶表面上形成牺牲间隔件76。可以通过在沟槽58中共形地形成牺牲材料和图案化牺牲材料来形成牺牲间隔件76。牺牲材料可以是从衬底50的候选半导体材料中选择的一种，可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺生长牺牲材料，通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等工艺沉积牺牲材料。例如，牺牲材料可以是硅或硅锗。可以使用诸如干蚀刻、湿蚀刻或它们的组合的蚀刻工艺来图案化牺牲材料。蚀刻工艺可以是各向异性的。作为蚀刻工艺的结果，牺牲材料在纳米结构64、66上方的部分被去除，并且纳米结构64、66之间的STI区域72被部分暴露。牺牲间隔件76包括在沟槽58中的牺牲材料的剩余部分。蚀刻工艺也可以将沟槽58延伸到STI区域72的上部部分，这允许随后形成的绝缘鳍延伸到STI区域72的上部部分，从而将随后形成的绝缘鳍接地并且增加随后形成的绝缘鳍的稳定性。
在随后的工艺步骤中，在牺牲隔离层76的部分上方沉积伪栅极层102(参见下文，图17A至图17B)，并且对伪栅极层102进行图案化以形成伪栅极112(参见下文，图18A至图18B)。然后将伪栅极112、牺牲间隔件76的下层部分和纳米结构64共同替换为功能栅极结构。具体地，牺牲间隔件76在工艺过程中用作临时间隔件以标示绝缘鳍的边界，并且牺牲间隔件76和纳米结构64随后将被去除并且被包裹在纳米结构66周围的栅极结构所取代。牺牲间隔件76由对纳米结构66的材料的蚀刻具有高蚀刻选择性的材料形成。例如，牺牲间隔件76可以由与纳米结构64相同的半导体材料形成，使得可以在单个工艺步骤中去除牺牲间隔件76和纳米结构64。或者，牺牲间隔件76可由与纳米结构66不同的材料形成。
图6至图11示出了在与半导体鳍62和纳米结构64、66相邻的牺牲间隔件76之间形成绝缘鳍92(也称为混合鳍或介电鳍)。绝缘鳍92可以将随后形成的源极/漏极区(见下文，图20C)彼此绝缘并且将随后形成的源极/漏极区(见下文，图20C)彼此物理隔离。
在图6中，在沟槽58中形成用于绝缘鳍的下部部分的一个或多个绝缘层78。如随后将描述的，绝缘层78可以由对半导体鳍62、纳米结构64、66和牺牲间隔件76的蚀刻具有高蚀刻选择性的一种或多种介电材料形成。例如，绝缘层78可以由低k介电材料形成。在一些实施例中，绝缘层78包括衬层78A和衬层78A上方的填充材料78B。
衬层78A共形地形成在半导体鳍62、纳米结构64、66、STI区域72和牺牲间隔件76的暴露表面上。在一些实施例中，衬层78A由氮化物形成，诸如氮化硅、碳氮化硅、氧碳氮化硅等，可以通过任何可接受的沉积工艺形成衬层，例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬层78A由通过ALD形成的碳氮化硅，并且碳氮化硅可以具有高碳浓度(例如在4at％至15at％的范围内)并且可以具有高氮浓度(例如在4at％至25at％的范围内)。衬层78A可以在填充材料78B的后续形成期间减少牺牲间隔件76的氧化，这对于牺牲间隔件76的后续去除可能是有用的。
填充材料78B共形地形成在衬层78A上方，并且填充沟槽58的未被牺牲间隔件76或衬层78A填充的剩余部分。在一些实施例中，填充材料78B由诸如氧化硅、氮氧化硅、碳氮氧化硅、碳氧化硅等的氧化物形成，可以通过诸如ALD、CVD、PVD等任何可接受的沉积工艺形成填充材料78B。填充材料78B可以形成绝缘鳍92的下部部分的主体(参见图11)以使随后形成的源极/漏极区(参见图20C)彼此绝缘。
在图7中，对绝缘层78应用去除工艺以去除绝缘层78在沟槽58外部的多余部分，这些多余部分位于纳米结构64、66和牺牲间隔76上方。可以使用诸如化学机械抛光(CMP)的平坦化工艺、蚀刻工艺、它们的组合等。在平坦化工艺之后，牺牲间隔件76和绝缘层78(例如，衬层78A和填充材料78B)的顶表面可以是共面的(在工艺变化范围内)。
在图8中，在纳米结构64、66、牺牲间隔件76和绝缘层78上方形成掩模86。掩模86具有暴露绝缘层78的开口88的图案。掩模86可以由光刻胶形成，例如单层光刻胶、双层光刻胶、三层光刻胶等。在一些实施例中，掩模86是三层掩模，包括底层(例如，底部抗反射涂层(BARC)层)、中间层(例如，氮化物、氧化物、氧氮化物等))和顶层(例如，光刻胶)。使用的掩模类型(例如，单层掩模、双层掩模、三层掩模等)可取决于用于随后图案化掩模86的光刻工艺。例如，在极紫外(EUV)光刻工艺中，掩模86可以是单层掩模或双层掩模。可以通过旋涂、诸如CVD的沉积工艺、它们的组合等形成掩模86。
可以使用可接受的光刻技术在掩模86中图案化开口88。在掩模86是光刻胶的实施例中，可以通过将光刻胶暴露于图案化的能量源(例如，图案化光源)以引起化学反应，从而在光刻胶的那些暴露于图案化光源的部分中引起物理变化来图案化光刻胶。然后可以通过将显影剂施加到曝光的光刻胶上以利用物理变化，并且取决于所需的图案选择性地去除光刻胶的曝光部分或光刻胶的未曝光部分，来显影光刻胶。
在图9中，可选地使绝缘层78凹陷。在凹陷之后，绝缘层78的顶表面低于牺牲间隔件76的顶表面。可以将掩模86用作蚀刻掩模通过任何可接受的蚀刻工艺使绝缘层78凹陷。蚀刻工艺可以对绝缘层78具有选择性(例如，以比牺牲间隔件76的材料更快的速率选择性地蚀刻绝缘层78的材料)。蚀刻可以是各向同性的。例如，蚀刻工艺可以是使用氟甲烷(CH3F)和氧气(O2)气体作为蚀刻剂同时产生等离子体进行的干蚀刻。在凹陷之前，绝缘层78的顶表面是平坦的，并且在凹陷之后，绝缘层78的顶表面是凹入的。随后将更详细地描述绝缘层78的顶表面的形状(对于图30A至图31C)。
绝缘层78的顶表面是凹陷的，从而它们的最低点位于最上面的纳米结构66的低表面的下方的距离D1处。在一些实施例中，距离D1在0nm到10nm的范围内。如果绝缘层78的顶表面的最低点没有凹陷到最上面的纳米结构66的低表面之下，则器件性能可能会降低。
在图10中，在开口88中形成用于绝缘鳍的上部部分的一个或多个绝缘层90。绝缘层90共形地形成在掩模86和绝缘层78的暴露表面上方，使得绝缘层90填充开口88和可能已经形成在绝缘层78中的任何凹槽。绝缘层90可以由一种或多种对于半导体鳍62、纳米结构64、66、牺牲间隔件76和绝缘层78的蚀刻具有高蚀刻选择性的介电材料形成。例如，绝缘层90中的一些或全部可由高k介电材料形成，例如氧化铪、氧化锆、氧化锆铝、氧化铪铝、氧化铪硅、氧化铝等或它们的组合，可通过任何可接受的沉积工艺形成绝缘层，例如ALD、CVD、PVD等。如随后将更详细描述的(对于图30A至图30C)，绝缘层90可以是单层或多层的，并且包括不同的介电材料。绝缘层90可以形成绝缘鳍92的上部部分(参见图11)以使随后形成的源极/漏极区(参见图20C)彼此绝缘。
在图11中，对绝缘层90应用去除工艺以去除绝缘层90在开口88外部的多余部分，这些多余部分位于掩模86上方。可以使用诸如化学机械抛光(CMP)的平坦化工艺、蚀刻工艺、它们的组合等。在平坦化工艺之后，掩模86和绝缘层90的顶表面可以是共面的(在工艺变化范围内)。在一些实施例中，绝缘层90的剩余部分具有在15nm至33nm范围内的高度H1。此外，去除掩模86。当掩模86包括光刻胶时，可以通过例如任何可接受的灰化工艺去除光刻胶。当掩模86包括其他层(例如，BARC层、氮化物层等)时，可接受的蚀刻工艺可用于去除这些层。在所示实施例中，在去除工艺之后，绝缘层90的顶表面是平坦的。如随后将更详细描述的(对于图30A至图31C)，在去除工艺之后，绝缘层90的顶表面可以是凸面的或平坦的。
结果，绝缘鳍92形成在牺牲间隔件76之间并与牺牲间隔件76接触。绝缘鳍92包括绝缘层78和绝缘层90。绝缘层78形成绝缘鳍92的下部部分并且绝缘层90形成绝缘鳍92的上部部分。牺牲间隔件76将绝缘鳍92与纳米结构64、66隔开，并且绝缘鳍92的尺寸可以通过调整牺牲间隔件76的厚度来调整。
在它们最初形成之后，绝缘鳍92在相邻的牺牲间隔件76之上和从相邻的牺牲间隔件76之间突出。因此，绝缘鳍92在纳米结构64、66和牺牲间隔件76之上延伸。在一些实施例中，绝缘鳍92在纳米结构64、66和牺牲间隔件76上方具有在16nm至28nm范围内的高度H2。在一些实施例中，绝缘鳍92在纳米结构64、66和牺牲间隔件76上方具有在12nm至29nm范围内的宽度W1。宽度W1被控制为小于高度H1和高度H2，这可以帮助在使一些绝缘鳍92凹陷的后续工艺期间减少对下面部件的损坏。
图12至图15示出了绝缘鳍92的子集的凹陷。具体地，绝缘鳍92R的第一子集将被凹陷以具有比没有凹陷的绝缘鳍92N的第二子集更小的高度。在形成SRAM单元的一些实施例中，设置在n型区域50N和p型区域50P的边界处的绝缘鳍92R是凹陷的，并且n型区域50N内的绝缘鳍92N没有凹陷。在n型区域50N和p型区域50P的边界处使绝缘鳍92R凹进允许随后形成的导电层在绝缘鳍92R上方延伸并且将n型区域50N中的n型晶体管的栅极连接到p型区域50P中的p型晶体管的栅极，从而形成SRAM单元的CMOS反相器。
在图12中，蚀刻停止层94共形地形成在纳米结构64、66、牺牲间隔件76和绝缘鳍92的暴露表面上方。然后在蚀刻停止层94上方形成掩模层96。如随后将更详细描述的，掩模层96和蚀刻停止层94将被图案化并用作蚀刻掩模以使绝缘鳍92R的第一子集凹陷，使得绝缘鳍92R的第一子集(其被凹陷)具有比绝缘鳍92N的第二子集(未凹陷)更小的高度。
蚀刻停止层94可以由诸如氧化硅、氮化硅、氮氧化硅等的介电材料形成，蚀刻停止层94可以通过诸如ALD、CVD、PVD等的任何可接受的沉积工艺形成。可以使用通过任何可接受的工艺形成的其他介电材料。蚀刻停止层94的介电材料相对于掩模层96的蚀刻具有高蚀刻选择性。在一些实施例中，蚀刻停止层94形成为3nm至5nm范围内的厚度。
掩模层96可以由导电或非导电掩模材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，可以通过物理气相沉积(PVD)、CVD等来沉积掩模层96。可以使用通过任何可接受的工艺形成的其他掩模材料。掩模层96可以是单个掩模层，或者可以包括多个掩模层。在一些实施例中，掩模层96形成为33nm至45nm范围内的厚度。
在图13中，在掩模层96中形成凹槽98。凹槽98形成在绝缘鳍92的子集上。具体地，凹槽98形成在绝缘鳍92R上方，绝缘鳍92R将被凹陷以具有比未凹陷的绝缘鳍92N更小的高度。换句话说，凹槽98与绝缘鳍92R横向重叠但不与绝缘鳍92N横向重叠。可以使用可接受的光刻和蚀刻技术来形成凹槽98。例如，蚀刻工艺可以是使用稀氢氟酸(dHF)、臭氧去离子水(DIO3)或氢氧化铵(NH4OH)作为蚀刻剂进行的湿蚀刻。在凹槽98达到期望深度之后，可以使用定时蚀刻工艺来停止凹槽98的蚀刻。在一些实施例中，凹槽98被图案化至3nm至12nm范围内的深度。在形成凹槽98之后，掩模层96可以(或可以不)具有保留在绝缘鳍92R上方的部分。
在图14中，掩模层96被减薄直到凹槽98暴露出蚀刻停止层94在绝缘鳍92R上方的部分。可以通过任何可接受的蚀刻工艺来减薄掩模层96。蚀刻工艺可以对掩模层96具有选择性(例如，以比蚀刻停止层94的材料更快的速率选择性地蚀刻掩模层96的材料)。蚀刻可以是各向同性的。例如，蚀刻工艺可以是使用稀氢氟酸(dHF)、臭氧去离子水(DIO3)或氢氧化铵(NH4OH)作为蚀刻剂进行的湿蚀刻。在掩模层96已经被减薄了所需量之后，可以使用定时蚀刻工艺来停止掩模层96的蚀刻。在一些实施例中，掩模层96被减薄3nm至10nm范围内的量。在掩模层96变薄之后，蚀刻停止层94在纳米结构64、66、牺牲间隔件76和绝缘鳍92N上方的部分仍然被掩模层96覆盖。因此，在掩模层96被图案化和减薄之后，形成具有覆盖绝缘鳍92N的部分但不具有覆盖绝缘鳍92R的部分的掩模。
在图15中，凹槽98延伸穿过蚀刻停止层94的暴露部分。可以通过任何可接受的蚀刻工艺来延伸凹槽98。蚀刻工艺可以对蚀刻停止层94具有选择性(例如，以比对绝缘层90、牺牲间隔件76和纳米结构64、66的材料更快的速率选择性地蚀蚀刻刻停止层94的材料)。蚀刻可以是各向异性的。例如，蚀刻工艺可以是使用氨(NH3)和三氟化氮(NF3)气体作为蚀刻剂同时产生等离子体进行的干蚀刻，或使用氨(NH3)和氟化氢(HF)气体作为蚀刻剂同时产生等离子体进行的干蚀刻。在凹槽98延伸穿过蚀刻停止层94之后，它们暴露绝缘鳍92R的绝缘层90。
然后使绝缘鳍92R的绝缘层90的顶表面凹陷在绝缘鳍92N的绝缘层90的顶表面下方，使得绝缘鳍92R具有减小的高度。可以使用掩模层96作为蚀刻掩模，通过任何可接受的蚀刻工艺使绝缘鳍92R的绝缘层90凹陷。蚀刻工艺可以对绝缘层90具有选择性(例如，以比掩模层96、蚀刻停止层94、牺牲间隔件76和纳米结构64、66的材料更快的速率选择性地蚀刻绝缘层90的材料)。蚀刻可以是各向同性的。例如，蚀刻工艺可以是使用磷酸(H3PO4)作为蚀刻剂执行的湿蚀刻。在绝缘鳍92R的绝缘层90已经凹入期望的量之后，可以使用定时蚀刻工艺来停止对绝缘鳍92R的绝缘层90的蚀刻。在一些实施例中，绝缘鳍92R的绝缘层90被凹进3nm至5nm范围内的量。在一些实施例中，绝缘鳍92R的绝缘层90的剩余部分具有在7nm至8.4nm范围内的高度H3。高度H3被控制为小于高度H2(参见图11)，这可以帮助减少在凹陷期间纳米结构64的过度蚀刻。作为凹陷的结果，绝缘鳍92R具有减小的高度。在一些实施例中，绝缘鳍92R在纳米结构64、66和牺牲间隔件76上方具有在1nm至7nm范围内的高度H4。高度H3和高度H4被控制为小于宽度W1(参见图11)，这可以帮助减少在凹陷期间绝缘层90的欠蚀刻。
在图16中，掩模层96和蚀刻停止层94的剩余部分被去除以暴露绝缘鳍92N、牺牲间隔件76和纳米结构64、66。可以通过使用蚀刻停止层94作为蚀刻停止层的任何可接受的蚀刻工艺来去除掩模层96的剩余部分。然后可以通过任何可接受的蚀刻工艺去除蚀刻停止层94的部分。
在图17A至图17B中，伪栅极层102形成在绝缘鳍92、牺牲间隔件76和纳米结构64、66上方。因为纳米结构64、66和牺牲间隔件76的顶表面被布置在绝缘鳍92的顶表面之下，伪栅极层102可以沿着绝缘鳍92的暴露侧壁设置。伪栅极层102可以被沉积，然后例如通过CMP被平坦化。伪栅极层102可由导电或非导电材料形成，例如非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属、金属氮化物、金属硅化物、金属氧化物等，可以通过物理气相沉积(PVD)、CVD等沉积伪栅极层102。伪栅极层102也可以由半导体材料(例如从衬底50的候选半导体材料中选择的一种)形成，可以通过诸如气相外延(VPE)或分子束外延(MBE)的工艺来生长，伪栅极层102通过诸如化学气相沉积(CVD)或原子层沉积(ALD)等工艺来沉积。伪栅极层102可以由对绝缘材料的蚀刻具有高蚀刻选择性的材料形成，例如绝缘鳍92。可以在伪栅极层102上方沉积掩模层104。掩模层104可以由诸如氮化硅、氮氧化硅等的介电材料形成。在该实例中，单个伪栅极层102和单个掩模层104形成为跨越n型区域50N和p型区域50P。
在图18A至图18B中，使用可接受的光刻和蚀刻技术对掩模层104进行图案化以形成掩模114。然后通过任何可接受的蚀刻技术将掩模114的图案转印到伪栅极层102以形成伪栅极112。伪栅极112覆盖纳米结构64、66的顶表面，这些顶表面将在随后的工艺中暴露以形成沟道区。掩模114的图案可以用于物理分离相邻的伪栅极112。伪栅极112还可以具有与半导体鳍62的纵向基本垂直(在工艺变化范围内)的纵向。在图案化之后，例如通过任何可接受的蚀刻技术，可以可选地去除掩模114。
伪栅极112、牺牲间隔件76和纳米结构64共同沿着纳米结构66的将被图案化以形成沟道区68的部分延伸。随后形成的栅极结构将替代伪栅极112、牺牲间隔件76和纳米结构64。在牺牲间隔件76上方形成伪栅极112允许随后形成的栅极结构具有更大的高度。
如上所述，伪栅极112可以由半导体材料形成。在这样的实施例中，纳米结构64、牺牲间隔件76和伪栅极112均由半导体材料形成。在一些实施例中，纳米结构64、牺牲间隔件76和伪栅极112由相同的半导体材料(例如，硅锗)形成，使得在替换栅极工艺期间，可以在同一蚀刻步骤中一起去除纳米结构64、牺牲间隔件76和伪栅极112。在一些实施例中，纳米结构64和牺牲间隔件76由第一半导体材料(例如，硅锗)形成并且伪栅极112由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，可以在第一蚀刻步骤中去除伪栅极112，并且可以在第二蚀刻步骤中一起去除纳米结构64和牺牲间隔件76。在一些实施例中，纳米结构64由第一半导体材料(例如，硅锗)形成，并且牺牲间隔件76和伪栅极112由第二半导体材料(例如，硅)形成，使得在替换栅极工艺期间，在第一蚀刻步骤中可以一起去除牺牲间隔件76和伪栅极112，并且可以在第二蚀刻步骤中去除纳米结构64。
栅极间隔件122形成在纳米结构64、66上方，以及掩模114(如果存在)和伪栅极112的暴露侧壁上。可以通过在伪栅极112上共形沉积一种或多种介电材料并且随后蚀刻介电材料来形成栅极间隔件122。可接受的介电材料可以包括氧化硅、氮化硅、氧氮化硅、氧碳氮化硅等，可以通过诸如CVD、ALD等的共形沉积工艺形成介电材料。可以使用通过任何可接受的工艺形成的其他介电材料。可以执行任何可接受的蚀刻工艺，例如干蚀刻、湿蚀刻等或它们的组合，以图案化介电材料。蚀刻可以是各向异性的。介电材料在蚀刻时具有留在伪栅极112的侧壁上的部分(从而形成栅极间隔件122)。在蚀刻之后，栅间隔件122可以具有弯曲的侧壁或者可以具有直的侧壁。
此外，可以执行注入以形成轻掺杂源极/漏极(LDD)区(未单独示出)。在具有不同器件类型的实施例中，类似于先前描述的用于阱的注入，可以在n型区域50N上方形成诸如光刻胶的掩模(未单独示出)，同时暴露p型区域50P，并且可以将适当类型(例如，p型)杂质注入到在p型区域50P中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。随后，可以在p型区域50P上方形成诸如光刻胶的掩模(未单独示出)，同时暴露n型区域50N，并且可以将适当类型(例如，n型)的杂质注入到在n型区域50N中暴露的半导体鳍62和/或纳米结构64、66中。然后可以去除掩模。n型杂质可以是前述n型杂质中的任一种，并且p型杂质可以是前述p型杂质中的任一种。在注入过程中，沟道区68仍然被伪栅极112覆盖，使得沟道区68基本上没有注入杂质以形成LDD区。LDD区可以具有在1015cm-3到1019cm-3的范围内的杂质浓度。可以使用退火来修复注入损伤并激活注入的杂质。
注意，先前的公开内容一般描述了形成间隔件和LDD区的工艺。可以使用其他工艺和顺序。例如，可以使用更少或额外的间隔件，可以使用不同顺序的步骤，可以形成和去除额外的间隔件等等。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图19A至图19B中，源极/漏极凹槽124形成在纳米结构64、66和牺牲间隔件76中。在所示实施例中，源极/漏极凹槽124穿过纳米结构64、66和牺牲间隔件76延伸至半导体鳍62中。源极/漏极凹槽124也可以延伸到衬底50中。在各种实施例中，源极/漏极凹槽124可以延伸到衬底50的顶表面而不蚀刻衬底50；可以蚀刻半导体鳍62，使得源极/漏极凹槽124的底表面设置在STI区域72的顶表面下方等。可以通过使用诸如RIE、NBE等各向异性蚀刻工艺蚀刻纳米结构64、66和牺牲间隔件76而形成源极/漏极凹槽124。在用于形成源极/漏极凹槽124的蚀刻工艺期间，栅极间隔件122和伪栅极112共同掩蔽半导体鳍62和/或纳米结构64、66的部分。可以使用单次蚀刻工艺来蚀刻纳米结构64、66和牺牲间隔件76的每一个，或可以使用多次蚀刻工艺蚀刻纳米结构64、66和牺牲间隔件76。定时蚀刻工艺可用于在源极/漏极凹槽124达到期望的深度之后停止源极/漏极凹槽124的蚀刻。
可选地，内部间隔件126形成在纳米结构64的侧壁上，例如由源极/漏极凹槽124暴露的那些侧壁。如随后将更详细描述的，源极/漏极区随后将形成在源极/漏极凹槽124中，并且纳米结构64随后将被相应的栅极结构替换。内部间隔件126用作随后形成的源极/漏极区和随后形成的栅极结构之间的隔离部件。此外，内部间隔件126可用于基本上防止后续蚀刻工艺(例如用于随后去除纳米结构64的蚀刻工艺)对随后形成的源极/漏极区的损坏。
作为形成内部间隔件126的实例，可以横向扩展源极/漏极凹槽124。具体地，由源极/漏极凹槽124暴露的纳米结构64的侧壁的部分可以是凹陷的。尽管纳米结构64的侧壁被示为是直的，但是侧壁可以是凹的或凸的。可以通过任何可接受的蚀刻工艺使侧壁凹陷，例如对纳米结构64有选择性的蚀刻工艺(例如，以比对纳米结构66的材料更快的速率选择性地蚀刻纳米结构64的材料)。蚀刻可以是各向同性的。例如，当纳米结构66由硅形成并且纳米结构64由硅锗形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等作为蚀刻剂执行的湿蚀刻。在另一个实施例中，蚀刻工艺可以是使用诸如氟化氢(HF)气体的氟基气体作为蚀刻剂同时产生等离子体而执行的干蚀刻。在一些实施例中，可以连续执行相同的蚀刻工艺以既形成源极/漏极凹槽124又使纳米结构64的侧壁凹陷。然后在纳米结构64的凹陷侧壁上形成内部间隔件126。可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成内部间隔件126。绝缘材料可以是氮化硅或氮氧化硅，但是可以使用任何合适的材料，例如低k介电材料。可以通过诸如ALD、CVD等的共形沉积工艺来沉积绝缘材料。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是诸如RIE、NBE等的干蚀刻。尽管内部间隔件126的外侧壁被示为与栅极间隔件122的侧壁齐平，但内部间隔件126的外侧壁可以延伸超过栅极间隔件122的侧壁或相较于栅极间隔件122的侧壁凹陷。换句话说，内部间隔件126可部分填充、完全填充或过度填充侧壁凹槽。此外，虽然内部间隔件126的侧壁被图示为直的，但内部间隔件126的侧壁可以是凹入的或凸出的。
在图20A至图20B中，在源极/漏极凹槽124中形成外延源极/漏极区128。外延源极/漏极区128形成在源极/漏极凹槽124中，使得每个伪栅极112(以及相应的沟道区68)设置在对应相邻的外延源极/漏极区128对之间。在一些实施例中，栅极间隔件122和内部间隔件126用于将外延源极/漏极区128分别与伪栅极112和纳米结构64分开相距适当的横向距离，使得外延源极/漏极区128不会与随后形成的所得纳米FET的栅极短路。可以选择外延源极/漏极区128的材料以在对应沟道区68中施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区128可以通过掩蔽p型区域50P来形成。然后，n型区域50N中的外延源极/漏极区128在n型区域50N中的源极/漏极凹槽124中外延生长。外延源极/漏极区128可以包括适用于n型器件的任何可接受的材料。例如，如果纳米结构66是硅，则n型区域50N中的外延源极/漏极区128可以包括对沟道区68施加拉伸应变的材料，例如硅、碳化硅、磷掺杂的碳化硅、硅砷化物、磷化硅等。n型区域50N中的外延源极/漏极区128可以称为“n型源极/漏极区”。n型区域50N中的外延源极/漏极区128可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面(facet)。
p型区域50P中的外延源极/漏极区128可以通过掩蔽n型区域50N来形成。然后，p型区域50P中的外延源极/漏极区128在p型区域50P中的源极/漏极凹槽124中外延生长。外延源极/漏极区128可以包括适用于p型器件的任何可接受的材料。例如，如果纳米结构66是硅，则p型区域50P中的外延源极/漏极区128可以包括对沟道区68施加压缩应变的材料，例如硅锗、硼掺杂的硅锗、硅锗磷化物、锗、锗锡等。p型区域50P中的外延源极/漏极区128可以称为“p型源极/漏极区”。p型区域50P中的外延源极/漏极区128可以具有从半导体鳍62和纳米结构64、66的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区128、纳米结构64、66和/或半导体鳍62可以被注入杂质以形成源极/漏极区，类似于先前描述的用于形成LDD区的工艺，然后是退火。外延源极/漏极区128可以具有在1019cm-3至1021cm-3范围内的杂质浓度。用于源极/漏极区的n型和/或p型杂质可以是前述的任何杂质。在一些实施例中，外延源极/漏极区128可以在生长期间被原位掺杂。
外延源极/漏极区128可以包括一个或多个半导体材料层。例如，外延源极/漏极区128可以各自包括屏蔽层128A、主层128B和覆盖层128C(或更一般地，第一半导体材料层、第二半导体材料层和第三半导体材料层)。任何数量的半导体材料层可以用于外延源极/漏极区128。屏蔽层128A、主层128B和覆盖层128C中的每一个可以由不同的半导体材料形成并且可以掺杂为不同的杂质浓度。在一些实施例中，屏蔽层128A可以具有比主层128B更低的杂质浓度，并且覆盖层128C可以具有比屏蔽层128A更高的杂质浓度和比主层128B更低的杂质浓度。在外延源极/漏极区128包括三个半导体材料层的实施例中，屏蔽层128A可以生长在源极/漏极凹槽124中，主层128B可以生长在屏蔽层128A上，并且覆盖层128C可以生长在主层128B上。
由于用于形成外延源极/漏极区128的外延工艺，外延源极/漏极区的上表面具有横向向外扩展超出半导体鳍62和纳米结构64、66的侧壁的小平面。然而，绝缘鳍92(如果存在)阻挡横向外延生长。因此，如图20C所示，在完成外延工艺之后，相邻的外延源极/漏极区128保持分离。外延源极/漏极区128接触绝缘鳍92的侧壁。在所示实施例中，生长外延源极/漏极区128，使得外延源极/漏极区128的上表面设置在绝缘鳍92的顶表面下方。在各个实施例中，外延源极/漏极区128的上表面设置在绝缘鳍92的顶表面之上；外延源极/漏极区128的上表面具有设置在绝缘鳍92的顶表面上方和下方的部分等。
在图21A至图21B中，在外延源极/漏极区128、栅极间隔件122、掩模114(如果存在)或伪栅极112上方沉积第一层间介电质(ILD)134。第一ILD 134可由介电材料形成，介电材料可通过任何合适的方法沉积，例如CVD、等离子增强型CVD(PECVD)、FCVD等。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他介电材料。
在一些实施例中，接触蚀刻停止层(CESL)132形成在第一ILD 134与外延源极/漏极区128、栅极间隔件122和掩模114(如果存在)或伪栅极112之间。CESL 132可以由对第一ILD 134的蚀刻具有高蚀刻选择性的介电材料形成，例如氮化硅、氧化硅、氮氧化硅等，CESL132可以通过任何合适的方法形成，例如如CVD、ALD等。
在图22A至图22B中，执行去除工艺以使第一ILD 134的顶表面与掩模114(如果存在)或伪栅极112的顶表面齐平。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀刻工艺、它们的组合等的平坦化工艺。平坦化工艺还可以去除伪栅极112上的掩模114，以及栅极间隔件122沿着掩模114的侧壁的部分。在平坦化工艺之后，栅极间隔件122、第一ILD134、CESL 132以及掩模114(如果存在)或伪栅极112的顶表面是共面的(在工艺变化范围内)。因此，掩模114(如果存在)或伪栅极112的顶表面通过第一ILD 134暴露。在所示实施例中，保留掩模114，并且平坦化工艺使第一ILD 134的顶表面与掩模114的顶表面平齐。
在图23A至图23B中，掩模114(如果存在)和伪栅极112在蚀刻工艺中被去除，从而形成凹槽136。在一些实施例中，通过各向异性蚀刻工艺去除伪栅极112。例如，蚀刻工艺可以包括使用反应气体执行的干蚀刻，该反应气体以比第一ILD 134或栅极间隔件122更快的速率选择性地蚀刻伪栅极112。每个凹槽136暴露和/或覆盖沟道区68的部分。纳米结构66的用作沟道区68的部分设置在相邻的外延源极/漏极区128对之间。
然后去除牺牲间隔件76的剩余部分以扩展凹槽136，从而在半导体鳍62和绝缘鳍92之间的区域中形成开口138。纳米结构64的剩余部分也被去除以扩展凹槽136，使得开口140形成在纳米结构66之间的区域中。可以通过任何可接受的蚀刻工艺去除纳米结构64和牺牲间隔层76的剩余部分，该蚀刻工艺以比纳米结构66的材料更快的速度选择性蚀刻纳米结构64和牺牲间隔层76的材料。蚀刻可以是各向同性的。例如，当纳米结构64和牺牲间隔件76由硅锗形成并且纳米结构66由硅形成时，蚀刻工艺可以是使用四甲基氢氧化铵(TMAH)、氢氧化铵(NH4OH)等作为蚀刻剂执行的湿蚀刻。在一些实施例中，执行修整工艺(未单独示出)以减小纳米结构66的暴露部分的厚度。
图24A至图26B示出了在凹槽136和开口138、140(参见图23A)中形成用于替代栅极的各层的工艺。得到的替代栅极包括栅极介电质152和栅电极154(参见图26A至图26B)。每一对栅极介电质152和栅电极154可以统称为“栅极结构”。栅极结构填充先前由纳米结构64、牺牲间隔件76和伪栅极112占据的区域。每个栅极结构包裹在纳米结构66的沟道区68周围，使得栅极结构沿着纳米结构66的沟道区68的顶表面，侧壁和底表面延伸。栅极结构还沿着绝缘鳍92的侧壁延伸。如随后将更详细描述的，栅极结构的一些还沿着绝缘鳍92R的顶表面延伸，以将n型区域50N中的一些n型晶体管的沟道结构68连接到p型区域50P中的一些p型晶体管的沟道结构68。
在图24A至图24B中，栅极介电层142沉积在凹槽136和开口138、140中(参见图23A)。栅极介电层142沉积在半导体鳍62的侧壁和/或顶表面上；沉积在纳米结构66的顶表面、侧壁和底表面上；沉积在内部间隔件126的靠近外延源极/漏极区128的侧壁上；沉积在栅间隔件122的侧壁上；以及沉积在绝缘鳍92的侧壁上。栅极介电层142也可以沉积在第一ILD 134、CESL 132、栅间隔件122和绝缘鳍92的顶表面上。栅极介电层142可以包括氧化物(诸如氧化硅或金属氧化物)、硅酸盐(诸如金属硅酸盐)、它们的组合、它们的多层等。栅极介电层142可以包括高k介电材料(例如，具有大于约7.0的k值的介电材料)，例如，金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅的硅酸盐及它们的组合。可以通过分子束沉积(MBD)、ALD、PECVD等形成栅极介电层142的介电材料。尽管示出了单层栅极介电层142，但是栅极介电层142可以包括任意数量的界面层和任意数量的主层。例如，栅极介电层142可以包括界面层和上覆的高k介电层。在一些实施例中，每个纳米结构66和栅极介电层142的包裹在纳米结构66周围的部分具有在6nm至10nm范围内的组合高度H5。
然后在栅极介电层142上形成一个或多个功函调节层144A。功函调节层144A可以填充凹槽136和开口138、140的剩余部分(参见图23A)。功函调节层144A由一种或多种功函材料形成，该材料可接受将纳米FET的功函调节到在考虑到要形成的器件的应用时所需的量，并且可以使用任何可接受的沉积工艺来沉积。可接受的功函材料包括氮化钛、氮化钽、钛铝、碳化钛铝、钽铝、碳化钽、它们的组合等，功函材料可以通过ALD、CVD、PVD等沉积。
在图25A至图25B中，功函调节层144A被凹入以形成凹槽146(其是凹槽136的改造部分)。具体而言，功函调节层144A的顶表面凹入在绝缘鳍92N的顶表面下方。功函调节层144A在凹陷时具有留在开口138、140中的部分(参见图23A)。在凹陷之后，功函调节层144A的顶表面设置在绝缘鳍92N的顶表面下方。尽管功函调节层144A的顶表面被示为与绝缘鳍92R的顶表面齐平，但是功函调节层144A的顶表面可以设置在绝缘鳍92R的顶表面之上方或之下。
可以通过化学机械抛光(CMP)工艺、蚀刻工艺、它们的组合等来凹进功函调节层144A。在一些实施例中，执行CMP工艺直到功函调节层144A、第一ILD 134、CESL 132、栅极间隔件122和绝缘鳍92N的顶表面共面(在工艺变化范围内)，然后进行蚀刻工艺直到功函调节层144A的顶表面设置在第一ILD 134、CESL 132、栅极间隔件122和绝缘鳍92N的顶表面下方。蚀刻工艺可以对功函调节层144A是选择性的(例如，以比对绝缘鳍92的材料更快的速率选择性地蚀刻功函调节层144A、栅极间隔件122、CESL 132、第一ILD 134和栅极介电层142的材料)。蚀刻可以是各向异性的。例如，蚀刻工艺可以是使用氮气(N2)、氢气(H2)和氦气(He)气体作为蚀刻剂同时产生等离子体执行的干蚀刻；使用溴化氢(HBr)、氯气(Cl2)、三氯化硼(BCl3)和甲烷(CH4)气体作为蚀刻剂同时产生等离子体执行的干蚀刻；使用氯气(Cl2)、含氮官能团(NR)和氧气(O2)作为蚀刻剂同时产生等离子体执行的干蚀刻；或者使用氮气(N2)、氢气(H2)、甲烷(CH4)和氩气(Ar)气体作为蚀刻剂同时产生等离子体执行的干蚀刻。在功函调节层144A已经凹陷了期望的量之后，可以使用定时蚀刻工艺来停止功函调节层144A的蚀刻。
栅极介电层142也可以在使功函调节层144A凹陷期间凹陷。栅极介电层142可与功函调节层144A同时凹陷，或可在功函调节层144A凹陷后单独凹陷。栅极介电层142在凹陷时具有留在开口138、140中的部分(因此形成栅极介电层152)。
在图26A至图26B中，在功函调节层144A(和栅极介电质152)上形成填充层144B以完成栅电极154的形成。栅电极154包括功函调节层144A和填充层144B。尽管未单独示出，但栅电极154还可以包括任意数量的阻挡层和任意数量的粘合层。在所示实施例中，填充层144B填充凹槽146的下部部分，使得随后可以在凹槽146的上部部分中形成栅极掩模。因此，填充层144B的顶表面设置在绝缘鳍92N的顶表面下方。在另一个实施例中(随后针对图32A至图32B进行描述)，省略了栅极掩模并且填充层144B填充了凹槽146的下部和上部部分。
填充层144B可以由导电材料形成，诸如金属(如钨、钌、钴、铜、钼、镍及它们的组合等)，这些材料可以通过ALD、CVD、PVD等沉积。在一些实施例中，填充层144B由诸如无氟钨之类的钨形成，通过诸如选择性ALD工艺或选择性PEALD工艺之类的选择性沉积工艺来沉积填充层144B。无氟钨是无氟的钨，并且沉积有无氟的钨源前体，诸如不含氟的钨源前体。用无氟钨源的前体沉积钨避免了在沉积过程中不希望地产生腐蚀性氟化物副产物，从而可以提高制造产量。可以执行选择性沉积工艺以选择性地将填充层144B沉积在导电材料(例如，功函调节层144A)上，而不将填充层144B沉积在绝缘材料(例如，第一ILD 134、栅极间隔件122和绝缘鳍92上)上。在一些实施例中，填充层144B由对绝缘材料的蚀刻具有高蚀刻选择性的材料形成，因此当随后形成所得栅极结构的接触件时它们可以充当蚀刻停止层。
在一些实施例中，填充层144B是无氟的钨层，通过使用原子层沉积(ALD)工艺选择性地沉积无氟钨而形成。通过将衬底50放置在沉积室中并将多个源前体循环分配到沉积室中，从而将功函调节层144A的表面暴露于源前体来执行ALD工艺。源前体包括第一前体和第二前体，它们是能够反应以沉积填充层144B的导电材料的任何可接受的前体。在一些实施例中，第一前体是无氟的含钨前体并且第二前体是含氢前体。用于沉积无氟钨的可接受的不含氟的含钨前体包括氯化钨(V)(WCl5)等。用于沉积无氟钨的可接受的含氢前体包括氢(H2)等。可以使用其他可接受的前体。通过将第一前体(例如，诸如氯化钨(V)的无氟含钨前体)分配到沉积室中来执行ALD循环的第一脉冲。第一前体被保持在沉积室中，直到第一前体已经与功函调节层144A的表面上的可用反应位点发生反应。然后将第一前体从沉积室中清除，例如通过任何可接受的真空工艺和/或通过将惰性气体流入沉积室中。通过将第二前体(例如，诸如水的含氢前体)分配到沉积室中来执行ALD循环的第二脉冲。第二前体保持在沉积室中，直到第二前体与由第一前体形成的可用反应位点发生反应。然后从沉积室清除第二前体，例如通过任何可接受的真空处理和/或通过将惰性气体流入沉积室。每个ALD循环导致填充层144B的导电材料的原子层(有时称为单层)的沉积。重复多次ALD循环，直到填充层144B的导电材料沉积到期望的厚度。
如上所述，绝缘鳍92R凹入至绝缘鳍92N的下方。在填充层144B的选择性沉积期间，一些相邻填充层144B的材料可以在绝缘鳍92R上方的区域中合并，使得填充层144B的子集在绝缘鳍92R上方延伸。结果，所得栅极结构的子集在多个晶体管之间共用。具体地，填充层144B可以连续地延伸跨过第一晶体管的第一功函调节层144A、绝缘鳍92R和第二晶体管的第二功函调节层144A的顶表面，从而互连第一晶体管和第二晶体管的栅极。填充层144B由低电阻导电材料形成，并且将晶体管的栅极与填充层144B互连可以减少短沟道效应和所得器件中的泄漏，特别是在亚阈值操作期间，提高器件性能。还如上所述，在形成SRAM单元的一些实施例中，绝缘鳍92R设置在n型区域50N和p型区域50P的边界处。在这样的实施例中，填充层144B可以将n型区域50N中的n型晶体管的功函调节层144A连接到p型区域50P中的p型晶体管的功函调节层144A，从而形成SRAM单元的CMOS反相器。绝缘鳍92N足够高，使得相邻的填充层144B可以沿着绝缘鳍92N的侧壁的部分向上延伸，但不会在绝缘鳍92N上方的区域中合并，从而防止相邻CMOS反相器的栅极短路。因此，所得栅极结构的顶表面(例如，填充层144B的顶表面)设置在绝缘鳍92R的顶表面之上和绝缘鳍92N的顶表面下方。
在n型区域50N和p型区域50P中的栅极介电质152的形成可以同时发生，使得每种类型的区域中的栅极介电质152由相同的材料形成，并且在n型区域50N和p型区域50P中栅电极154的形成可以同时发生，使得每种类型区域中的栅电极154由相同的材料形成。在一些实施例中，每可以通过不同的工艺形成种类型的区域中的栅极介电质152，使得栅极介电质152可以包括不同的材料和/或具有不同数量的层，和/或可以通过不同的工艺形成每种类型的区域的栅电极154，使得栅电极154可以包括不同的材料和/或具有不同数量的层。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。在一些实施例中，通过不同的工艺形成n型区域50N和p型区域50P中的功函调节层144A，使得区域中的功函调节层144A可以包括不同的材料和/或具有不同数量的层，但是同时形成n型区域50N和p型区域50P中的填充层144B，使得这些区域中的填充层144B由相同的材料形成。
在图27A至图27B中，栅极掩模156形成在每个栅极结构上方，例如，在栅电极154上。因此，每个栅极掩模156设置在栅极间隔件122的相对部分之间。在一些实施例中，形成栅极掩模156包括在凹槽146中形成介电材料，然后执行平坦化工艺以去除介电材料在第一ILD 134上方延伸的的多余部分。可接受的介电材料可以包括氧化硅、氮化硅、氧氮化硅、氧碳氮化硅等，可以通过诸如CVD、ALD等的共形沉积工艺形成介电材料。在平坦化工艺之后，栅极间隔件122、CESL 132、第一ILD 134和栅极掩模156的顶表面是共面的(在工艺变化范围内)。
在图28A至图28B中，第二ILD 164沉积在栅极间隔件122、CESL 132、第一ILD 134和栅极掩模156上方。在一些实施例中，第二ILD 164是通过可流动的CVD方法形成的可流动膜。在一些实施例中，第二ILD 164由诸如PSG、BSG、BPSG、USG等介电材料形成，可以通过诸如CVD、PECVD等的任何合适的方法来沉积第二ILD 164。
在一些实施例中，蚀刻停止层(ESL)162形成在第二ILD 164与栅极间隔件122、CESL 132、第一ILD 134和栅极掩模156之间。ESL 162可以包括对于第二ILD 164的蚀刻具有高蚀刻选择性的介电材料，例如氮化硅、氧化硅、氧氮化硅等。
在图29A至图29B中，栅极接触件172和源极/漏极接触件174形成为分别接触栅电极154和外延源极/漏极区128。栅极接触件172物理和电连接到栅电极154。源极/漏极接触件174物理和电连接到外延源极/漏极区128。
作为形成栅极接触件172和源极/漏极接触件174的实例，用于栅极接触件172的开口形成为穿过第二ILD 164、ESL 162和栅极掩模156，并且用于源极/漏极接触件174的开口形成为穿过第二ILD 164、ESL 162、第一ILD 134(参见图28B)和CESL 132(参见图28B)。可以使用可接受的光刻和蚀刻技术来形成开口。诸如扩散阻挡层、粘合层等的衬层(未单独示出)和导电材料可以形成在开口中。衬层可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。在一些实施例中，导电材料是钨，可以使用氟化钨(WF6)作为前体通过CVD来沉积导电材料。可以执行诸如CMP的平坦化工艺以从第二ILD 164的表面去除多余的材料。剩余的衬层和导电材料形成位于开口中的栅极接触件172和源极/漏极接触件174。在一些实施例中，栅极接触件172和源极/漏极接触件174通过其中省略了衬层的无阻挡填充工艺形成。栅极接触件172和源极/漏极接触件174可以在不同的工艺中形成，或者可以在相同的工艺中形成。尽管示为形成在同一横截面中，但是应该理解，栅极接触件172和源极/漏极接触件174中的每一个可以形成在不同的截面中，这可以避免接触件的短路。
栅极接触件172着陆在栅电极154的填充层144B上并且与其直接接触，使得填充层144B将栅极接触件172与功函调节层144A和绝缘鳍92R隔开。栅极接触件172可以部分地与绝缘鳍92R重叠，但不与绝缘鳍92R完全重叠。具体而言，栅极接触件172和功函调节层144A之间的重叠面积大于栅极接触件172和绝缘鳍92R之间的重叠面积，这可以帮助减少栅极接触件172的误着陆(mis-landing)。形成与填充层144B直接接触的栅极接触件172以及避免栅极接触件172的误着陆可以帮助减少器件缺陷。
可选地，金属-半导体合金区176形成在外延源极/漏极区128与源极/漏极接触件174之间的界面处。金属-半导体合金区176可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区、由金属硅化物和金属锗化物两者形成的锗化硅(silicon-germanide)区等。可以在源极/漏极接触件174的材料之前通过在源极/漏极接触件174的开口中沉积金属然后执行热退火工艺来形成金属-半导体合金区176。金属可以是能够与外延源极/漏极区128的半导体材料(例如，硅、硅-锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如，镍，钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或它们的合金。可以通过诸如ALD、CVD、PVD等沉积工艺来沉积金属。在热退火工艺之后，可以执行清洁工艺，例如湿法清洁，以从源极/漏极接触件174的开口，例如从金属-半导体合金区176的表面，去除任何残留金属。然后可以在金属-半导体合金区176上形成源极/漏极接触件174的材料。
图30A至图31C是根据一些实施例的绝缘鳍92的详细视图。具体地，示出了与图28A中的区域50R相似的区域中的绝缘鳍92的截面图。示出了绝缘鳍92的各种材料配置和形状。如上所述，绝缘层78的顶表面可以是凹陷的或平坦的，并且绝缘层90的顶表面可以是凸陷的或平坦的。还如上所述，绝缘鳍92的绝缘层90可以是单层的或多层的，可以包括不同的介电材料。
在一些实施例中，绝缘层78的顶表面是凹陷的，如图30A至图30C所示。作为对图9描述的绝缘层78执行凹入的结果，绝缘层78可以形成有凹陷的顶表面。在所示实施例中，绝缘层78的凹陷的顶表面呈V形，在V形顶表面的最低点处形成锐角θ1。在一些实施例中，角度θ1在34度至65度的范围内。由于绝缘层78具有凹陷的顶表面，绝缘层90填充由凹陷的顶表面限定的凹槽，使得它们具有倒尖(inverted spike)形状。因此，绝缘层90延伸到绝缘层78的上部部分，从而使绝缘层90接地并增加绝缘鳍92的稳定性。
在一些实施例中，绝缘层78的顶表面是平坦的，如图31A至图31C所示。由于省略了对图9描述的绝缘层78的凹入，绝缘层78可以形成有平坦的顶表面。省略绝缘层78的凹入可以降低制造成本。
在一些实施例中，绝缘层90的顶表面是凸面的，如图30A至图31C所示。在所示实施例中，绝缘层90的凸顶表面为Λ形顶表面，在Λ形顶表面的最高点处形成锐角θ2。在一些实施例中，角度θ2在10度至40度的范围内。角度θ2可以小于角度θ1。绝缘层90可以形成为具有凸顶表面，作为在施加于掩模86(参见图11)和/或掩模86上方的绝缘层90的过量部分的去除工艺期间的高损耗(例如，蚀刻损耗)。
在一些实施例中，绝缘层90包括第一绝缘层90A、第二绝缘层90B和第三绝缘层90C，如图30A和图31A所示。第二绝缘层90B由与第一绝缘层90A和第三绝缘层90C不同的介电材料形成。第一绝缘层90A和第三绝缘层90C可以由相同的介电材料形成，或者可以包括不同的介电材料。在一些实施例中，第一绝缘层90A和第三绝缘层90C由诸如氧化铪的高k介电材料形成，并且第二绝缘层90B由诸如氧化硅的低k介电材料形成。当绝缘层78的顶表面为凹面时(参见图30A至图30C)，第一绝缘层90A的底表面为形成角度θ1(如前所述)的V形底表面，并且第三绝缘层90C的底表面为形成锐角θ3的V形底表面。在一些实施例中，角度θ3在43度至71度的范围内。角度θ3可以大于角度θ2和角度θ1。第一绝缘层90A的底表面位于下面绝缘层78的凹陷/平坦顶表面上。
在一些实施例中，绝缘层90包括单个绝缘层90A，如图30B和图31B所示。在一些实施例中，单个绝缘层90A由诸如氧化铪的高k介电材料形成。
在一些实施例中，绝缘层90包括第一绝缘层90A、第二绝缘层90B、第三绝缘层90C、第四绝缘层90D和第五绝缘层90E，如图30C和图31C所示。第二绝缘层90B和第四绝缘层90D由与第一绝缘层90A、第三绝缘层90C和第五绝缘层90E不同的介电材料形成。第一绝缘层90A、第三绝缘层90C和第五绝缘层90E可以由相同的介电材料形成，或者可以包括不同的介电材料。第二绝缘层90B和第四绝缘层90D可以由相同的介电材料形成，或者可以包括不同的介电材料。在一些实施例中，第一绝缘层90A、第三绝缘层90C和第五绝缘层90E由诸如氧化铪的高k介电材料形成，并且第二绝缘层90B和第四绝缘层90D由诸如氧化硅的低k介电材料形成。由低k介电材料形成的绝缘层(例如，第二绝缘层90B和第四绝缘层90D)可以形成为比由高k介电材料形成的绝缘层(例如，第一绝缘层90A、第三绝缘层90C和第五绝缘层90E)更小的厚度。
在它们的形成过程中，绝缘层90可以均共形地沉积在开口88中(参见图10)。结果，当绝缘层90为多层时，最上层的绝缘层为填充层，填充层下方的绝缘层为共形层且为U形。例如，在图30A和图31A的实施例中，第一绝缘层90A和第二绝缘层90B是共形层，而第三绝缘层90C是填充层。类似地，在图30C和图31C的实施例中，第一绝缘层90A、第二绝缘层90B、第三绝缘层90C和第四绝缘层90D是共形层，而第五绝缘层90E是填充层。
各实施例可能会实现优势。使绝缘鳍92凹进以使得绝缘鳍92R具有比绝缘鳍92N小的高度允许栅极结构150的一些形成在绝缘鳍92R上方但不在绝缘鳍92N上方。栅极结构150因此可以是相邻纳米FET之间的共用栅极。一些实施例可以应用于SRAM单元。例如，栅极结构150可以形成在n型区域50N和p型区域50P的边界处的绝缘鳍92R上方，使得栅极结构150将n型区域50N的n型晶体管的沟道区域连接到p型区域50P中的p型晶体管的沟道区，从而形成SRAM单元的CMOS反相器。利用栅极结构150来连接纳米FET的栅极以代替上覆互连件可以允许减少互连件的数量。此外，栅极结构150中用于连接相邻纳米FET的部分(例如，填充层144B)可以由低电阻导电材料形成，这可以减少短沟道效应和所得器件中的泄漏，特别是在亚阈值操作期间，提高器件性能
图32A至图32B是根据一些其他实施例的纳米FET的截面图。该实施例类似于图29A至图29B的实施例，除了省略了栅极掩模156。因此，栅电极154的填充层144B填充凹槽146的下部和上部部分(参见图25A至图25B)。因此，栅极间隔件122、CESL 132、第一ILD 134和填充层144B的顶表面是共面的(在工艺变化范围内)。
图33是根据一些实施例的制造纳米FET的中间阶段的视图。图33显示了与图26A类似的制造中间阶段。此外，图33示出了绝缘鳍92的第一绝缘层90A、第二绝缘层90B和第三绝缘层90C。这个实施例类似于为图26A至图26B所描述的实施例，除了栅电极154和绝缘鳍92的顶表面是波浪化的(例如，不是共面)，这样绝缘层90具有如图30A至图31C所述的凸顶表面。与先前描述的实施例类似，绝缘鳍92N足够高，使得相邻的填充层144B可以沿着绝缘鳍92N的侧壁的部分向上延伸，但不会在绝缘鳍92N上方的区域中合并。在一些实施例中，填充层144B的顶表面可以与绝缘鳍92N的绝缘层90的顶表面基本对齐(在工艺变化范围内)。那些顶表面在与绝缘鳍92N的侧壁形成角度θ4的平面(由线X-X'示出)中对齐。在一些实施例中，角度θ4在10度至40度的范围内。在形成图33的结构之后，可以执行如前所述的适当的进一步工艺步骤以完成纳米FET的形成。
在实施例中，器件包括：第一绝缘鳍；第二绝缘鳍；位于第一绝缘鳍与第二绝缘鳍之间的纳米结构；包裹在纳米结构周围的栅极结构，栅极结构的顶表面设置在第一绝缘鳍的顶表面之上，栅极结构的顶表面设置在第二绝缘鳍的顶表面之下。在该器件的一些实施例中，第一绝缘鳍在纳米结构之上具有第一高度，第二绝缘鳍在纳米结构之上具有第二高度，并且第二高度大于第一高度。在该器件的一些实施例中，栅极结构包括：围绕纳米结构的功函调节层；以及位于功函调节层上的填充层，该填充层连续延伸跨过功函调节层的顶表面和第一绝缘鳍的顶表面，该填充层的顶表面设置在第二绝缘鳍的顶表面之下。在该器件的一些实施例中，填充层设置在第二绝缘鳍的侧壁上。在一些实施例中，该器件还包括：位于填充层上的栅极掩模；以及延伸穿过栅极掩模以接触填充层的接触件。在该器件的一些实施例中，第一绝缘鳍具有第一上部部分和第一下部部分，第一下部部分具有第一凹陷顶表面，第一凹陷顶表面的第一最低点低于纳米结构的底表面，并且第二绝缘鳍具有第二上部部分和第二下部部分，第二下部部分具有第二凹陷顶表面，第二凹陷顶表面的第二最低点低于纳米结构的底表面。
在实施例中，器件包括：第一纳米结构；第二纳米结构；位于第一纳米结构和第二纳米结构之间的绝缘鳍；以及栅极结构，包括：围绕第一纳米结构的第一功函调节层；围绕第二纳米结构的第二功函调节层；以及将第一功函调节层连接到第二功函调节层的填充层，填充层连续延伸跨过第一功函调节层的顶表面、第二功函调节层的顶表面和绝缘鳍的顶表面。在该器件的一些实施例中，绝缘鳍包括：具有凹陷顶表面的下绝缘层；以及位于下绝缘层的凹陷顶表面上的上绝缘层。在该器件的一些实施例中，绝缘鳍包括：具有平坦顶表面的下绝缘层；以及位于下绝缘层的平坦顶表面上的上绝缘层。在该器件的一些实施例中，绝缘鳍包括：下绝缘层；以及位于下绝缘层上的上绝缘层，上绝缘层包括：第一高k介电层；位于第一高k介电层上的低k介电层；以及位于低k介电层上的第二高k介电层。在该器件的一些实施例中，绝缘鳍包括：下绝缘层；以及位于下绝缘层上的上绝缘层，上绝缘层包括单个高k介电层。在该器件的一些实施例中，绝缘鳍包括：下绝缘层；以及位于下绝缘层上的上绝缘层，上绝缘层的底表面的最低点设置在第一纳米结构的底表面和第二纳米结构的底表面下面。
在实施例中，方法包括：形成纳米结构；形成邻近纳米结构的第一绝缘鳍和第二绝缘鳍；使第一绝缘鳍的第一顶表面凹陷在第二绝缘鳍的第二顶表面之下；以及在第一绝缘鳍的第一顶表面上和纳米结构周围形成栅极结构。在该方法的一些实施例中，形成栅极结构包括：在第一绝缘鳍上、第二绝缘鳍上以及纳米结构周围形成功函调节层；使功函调节层的第三顶表面凹陷在第二绝缘鳍的第二顶表面之下；在功函调节层的第三顶表面上和第一绝缘鳍的第一顶表面上沉积填充层。在该方法的一些实施例中，使功函调节层的第三顶表面凹陷以与第一绝缘鳍的第一顶表面齐平。在该方法的一些实施例中，使功函调节层的第三顶表面凹陷在第一绝缘鳍的第一顶表面之下。在该方法的一些实施例中，沉积填充层包括在功函调节层上选择性地沉积无氟钨。在该方法的一些实施例中，使第一绝缘鳍的第一顶表面凹陷在第二绝缘鳍的第二顶表面之下包括：在第一绝缘鳍和第二绝缘鳍上沉积掩模层；图案化掩模层以具有覆盖第二绝缘鳍的部分以及不具有覆盖第一绝缘鳍的部分；以及将掩模层用作蚀刻掩模来蚀刻第一绝缘鳍。在该方法的一些实施例中，图案化掩模层包括：在掩模层中图案化凹槽，凹槽与第一绝缘鳍重叠；以及减薄掩模层。在一些实施例中，该方法还包括：邻近纳米结构的沟道区形成源极/漏极区，源极/漏极区接触第一绝缘鳍的侧壁和第二绝缘鳍的侧壁。
前述概述了几个实施例的特征，使得本领域技术人员可以更好地理解本公开的方面。本领域技术人员应该理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，它们可以进行各种改变，替换和变更。

Claims (10)

1.一种半导体器件，包括：
第一绝缘鳍；
第二绝缘鳍；
纳米结构，位于所述第一绝缘鳍与所述第二绝缘鳍之间；以及
栅极结构，包裹在所述纳米结构周围，所述栅极结构的顶表面设置在所述第一绝缘鳍的顶表面之上，所述栅极结构的所述顶表面设置在所述第二绝缘鳍的顶表面之下。
2.根据权利要求1所述的半导体器件，其中，所述第一绝缘鳍在所述纳米结构之上具有第一高度，所述第二绝缘鳍在所述纳米结构之上具有第二高度，并且所述第二高度大于所述第一高度。
3.根据权利要求1所述的半导体器件，其中，所述栅极结构包括：
功函调节层，围绕所述纳米结构；以及
填充层，位于所述功函调节层上，所述填充层连续延伸跨过所述功函调节层的顶表面和所述第一绝缘鳍的所述顶表面，所述填充层的顶表面设置在所述第二绝缘鳍的所述顶表面之下。
4.根据权利要求3所述的半导体器件，其中，所述填充层设置在所述第二绝缘鳍的侧壁上。
5.根据权利要求3所述的半导体器件，还包括：
栅极掩模，位于所述填充层上；以及
接触件，延伸穿过所述栅极掩模以接触所述填充层。
6.根据权利要求1所述的半导体器件，其中，所述第一绝缘鳍具有第一上部部分和第一下部部分，所述第一下部部分具有第一凹陷顶表面，所述第一凹陷顶表面的第一最低点低于所述纳米结构的底表面，并且其中所述第二绝缘鳍具有第二上部部分和第二下部部分，所述第二下部部分具有第二凹陷顶表面，所述第二凹陷顶表面的第二最低点低于所述纳米结构的所述底表面。
7.一种半导体器件，包括：
第一纳米结构；
第二纳米结构；
绝缘鳍，位于所述第一纳米结构和所述第二纳米结构之间；以及
栅极结构，包括：
第一功函调节层，围绕所述第一纳米结构；
第二功函调节层，围绕所述第二纳米结构；以及
填充层，将所述第一功函调节层连接到所述第二功函调节层，所述填充层连续延伸跨过所述第一功函调节层的顶表面、所述第二功函调节层的顶表面和所述绝缘鳍的顶表面。
8.根据权利要求7所述的半导体器件，其中，所述绝缘鳍包括：
下绝缘层，具有凹陷顶表面；以及
上绝缘层，位于所述下绝缘层的所述凹陷顶表面上。
9.根据权利要求7所述的半导体器件，其中，所述绝缘鳍包括：
下绝缘层，具有平坦顶表面；以及
上绝缘层，位于所述下绝缘层的所述平坦顶表面上。
10.一种形成半导体器件的方法，包括：
形成纳米结构；
形成邻近所述纳米结构的第一绝缘鳍和第二绝缘鳍；
使所述第一绝缘鳍的第一顶表面凹陷在所述第二绝缘鳍的第二顶表面之下；以及
在所述第一绝缘鳍的所述第一顶表面上和所述纳米结构周围形成栅极结构。
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