CN113745219B - 半导体器件和形成半导体器件的方法 - Google Patents

半导体器件和形成半导体器件的方法 Download PDF

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Abstract

实施例器件包括：第一鳍，从隔离区域突出；第二鳍，从隔离区域突出；第一鳍间隔件，位于第一鳍中的一个的第一侧壁上，第一鳍间隔件设置在隔离区域上，第一鳍间隔件具有第一间隔件高度；第二鳍间隔件，位于第二鳍中的一个的第二侧壁上，第二鳍间隔件设置在隔离区域上，第二鳍间隔件具有第二间隔件高度，第一间隔件高度大于第二间隔件高度；第一外延源极/漏极区域，位于第一鳍间隔件上和第一鳍中，第一外延源极/漏极区域具有第一宽度；以及第二外延源极/漏极区域，位于第二鳍间隔件上和第二鳍中，第二外延源极/漏极区域具有第二宽度，第一宽度大于第二宽度。本申请的实施例还涉及半导体器件和形成半导体器件的方法。

Description

半导体器件和形成半导体器件的方法
技术领域
本申请的实施例涉及半导体器件和形成半导体器件的方法。
背景技术
半导体器件用于各种电子应用中，诸如例如，个人计算机、手机、数码相机和其它电子设备。半导体器件通常通过在半导体衬底上方依次沉积材料的绝缘层或介电层、导电层和半导体层并且使用光刻图案化各个材料层以在其上形成电路组件和元件来制造。
半导体工业通过不断减小最小部件尺寸来不断提高各个电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多的组件集成至给定区域中。但是，随着最小部件尺寸的减小，出现了应解决的额外的问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：第一鳍，从隔离区域突出；第二鳍，从所述隔离区域突出；第一鳍间隔件，位于所述第一鳍中的一个的第一侧壁上，所述第一鳍间隔件设置在所述隔离区域上，所述第一鳍间隔件具有第一间隔件高度；第二鳍间隔件，位于所述第二鳍中的一个的第二侧壁上，所述第二鳍间隔件设置在所述隔离区域上，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度；第一外延源极/漏极区域，位于所述第一鳍间隔件上和所述第一鳍中，所述第一外延源极/漏极区域具有第一宽度；以及第二外延源极/漏极区域，位于所述第二鳍间隔件上和所述第二鳍中，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度大于所述第二宽度。
本申请的另一些实施例提供了一种半导体器件，包括：第一鳍，从衬底延伸；多个第二鳍，从所述衬底延伸；第一外延源极/漏极区域，位于所述第一鳍中，所述第一外延源极/漏极区域具有第一宽度；第二外延源极/漏极区域，位于所述第二鳍中，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度小于所述第二宽度；第一鳍间隔件，位于所述第一外延源极/漏极区域和所述第一鳍的第一侧壁上，所述第一鳍间隔件具有第一间隔件高度；以及第二鳍间隔件，位于所述第二外延源极/漏极区域和所述第二鳍中的一个的第二侧壁上，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：形成从隔离区域突出的第一鳍和第二鳍；在所述第一鳍上沉积第一介电层；在所述第二鳍上沉积第二介电层；图案化所述第一介电层，以形成与所述第一鳍相邻并且位于所述隔离区域上的第一鳍间隔件，所述第一鳍间隔件具有第一间隔件高度；图案化所述第二介电层，以形成与所述第二鳍相邻并且位于所述隔离区域上的第二鳍间隔件，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度；在所述第一鳍中和所述第一鳍间隔件上生长第一外延源极/漏极区域，所述第一外延源极/漏极区域具有第一宽度；以及在所述第二鳍中和所述第二鳍间隔件上生长第二外延源极/漏极区域，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度大于所述第二宽度。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的实例。
图2至图17B是根据一些实施例的在制造FinFET中的中间阶段的各个视图。
图18A和图18B是根据一些实施例的FinFET的各个视图。
图19A和图19B是根据一些实施例的FinFET的各个视图。
图20是根据一些实施例的finFET的制造的另一工艺流程图。
图21A、图21B和图21C是根据一些实施例的图20的第一示例蚀刻步骤的结果的各个3D图和截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各个实施例，在衬底的不同区域中形成与鳍相邻的不同高度的鳍间隔件，并且在衬底的不同区域中的鳍中形成不同深度的源极/漏极凹槽。在源极/漏极凹槽中生长外延源极/漏极区域。控制鳍间隔件的高度和源极/漏极凹槽的深度允许外延源极/漏极区域的宽度被更精细地控制。可以根据需要在各个区域中促进和避免外延源极/漏极区域的合并。
图1示出了根据一些实施例的三维视图中的简化鳍式场效应晶体管(FinFET)的实例。为了说明清楚，省略了FinFET的一些其它部件(下面讨论)。所示的FinFET可以以作为例如一个晶体管或多个晶体管(诸如两个晶体管)操作的方式电连接或耦接。
FinFET包括从衬底50延伸的鳍52。浅沟槽隔离(STI)区域56设置在衬底50上方，并且鳍52在相邻STI区域56之上突出并且从相邻STI区域56之间突出。虽然STI区域56描述/示出为与衬底50分隔开，但是如本文中所使用的，术语“衬底”可以用于仅指半导体衬底或包括隔离区域的半导体衬底。此外，虽然鳍52示出为衬底50的单一、连续的材料，但是鳍52和/或衬底50可以包括单一材料或多种材料。在这个上下文中，鳍52指的是在相邻STI区域56之间延伸的部分。
栅极电介质112沿侧壁并且位于鳍52的顶面上方，并且栅电极114位于栅极电介质112上方。源极/漏极区域88设置在鳍52的相对于栅极电介质112和栅电极114的相对侧中。栅极间隔件82将源极/漏极区域88与栅极电介质112和栅电极114分隔开。层间电介质(ILD)104设置在源极/漏极区域88和STI区域56上方。在形成多个晶体管的实施例中，源极/漏极区域88可以在各个晶体管之间共用。在一个晶体管由多个鳍52形成的实施例中，相邻源极/漏极区域88可以电连接，诸如通过外延生长合并源极/漏极区域88，或通过将源极/漏极区域88与相同的源极/漏极接触件耦接。
图1还示出了若干参考截面。截面A-A沿鳍52的纵轴并且在例如FinFET的源极/漏极区域88之间的电流的方向上。截面B-B垂直于截面A-A，并且沿栅电极114的纵轴并且在例如垂直于FinFET的源极/漏极区域88之间的电流方向的方向上。截面C-C也垂直于截面A-A，并且延伸穿过FinFET的源极/漏极区域88。为了清楚起见，随后附图参考这些参考截面。
图2至图17B是根据一些实施例的在制造FinFET中的中间阶段的各个视图。图2、图3和图4是三维视图。图5A、图6A、图7A、图12A、图13A、图14A、图15A、图16A和图17A是沿图1中的参考截面A-A示出的截面图，除了示出了三个栅极结构外。图5B、图6B、图7B、图12B、图13B、图14B、图15B、图16B和图17B是沿图1中的参考截面B-B示出的截面图，除了仅示出了两个鳍52外。图8A、图8B、图8C、图8D、图9A、图9B、图9C、图9D、图10A、图10B、图10C、图10D、图11A、图11B、图11C和图11D是沿图1中的参考截面C-C示出的截面图，除了仅示出了两个鳍52外。
在图2中，提供衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，利用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，SOI衬底是形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用其它衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或它们的组合。
衬底50可以用于形成具有n型区域50N和p型区域50P的CMOS器件。n型区域50N可以用于形成n型器件，诸如NMOS晶体管，例如，n型FinFET。p型区域50P可以用于形成p型器件，诸如PMOS晶体管，例如，p型FinFET。n型区域50N可以与p型区域50P物理分隔开，并且任何数量的器件部件(例如，其它有源器件、掺杂区域、隔离结构等)可以设置在n型区域50N和p型区域50P之间。
区域50P、50N中的器件将互连以形成功能集成电路。集成电路可以包括逻辑器件(例如，NAND门、NOR门等)和存储器(例如，动态随机存取存储器(DRAM)单元、静态随机存取存储器(SRAM)单元等)的组合。区域50P、50N包括多个子区域。n型区域50N包括n型逻辑区域50NL(将在其中形成用于逻辑器件的n型器件)和n型存储器区域50NM(将在其中形成用于存储器的n型器件)。p型区域50P包括p型逻辑区域50PL(将在其中形成用于逻辑器件的p型器件)和p型存储器区域50PM(将在其中形成用于存储器的p型器件)。逻辑器件通过互连逻辑区域50PL、50NL中的器件来形成，并且存储器通过互连存储器区域50PM、50NM中的器件来形成。因此，所得集成电路包括来自区域50PL、50NL、50PM、50NM的每个的器件。
形成从衬底50延伸的鳍52。鳍52是半导体条。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻可以是各向异性的。在形成之后，鳍52可以每个具有在约3nm至约30nm的范围内的宽度，并且相同区域50N/50P中的鳍52可以具有在约20nm至约100nm的范围内的间距。鳍52的宽度小于鳍52的间距。
可以通过任何合适的方法图案化鳍52。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺图案化鳍52。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许产生例如间距小于使用单个、直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后剩余的间隔件可以用于图案化鳍52。在一些实施例中，掩模(或其它层)可以保留在鳍52上。
在衬底50上方和相邻鳍52之间形成STI区域56。STI区域56设置在鳍52的下部周围，从而使得鳍52的上部从相邻STI区域56之间突出。换句话说，鳍52的上部在STI区域56的顶面之上延伸。STI区域56将相邻器件的部件分隔开。
STI区域56可以通过任何合适的方法来形成。例如，可以在衬底50上方和相邻鳍52之间形成绝缘材料。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或它们的组合，并且可以通过化学汽相沉积(CVD)工艺形成，诸如高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中沉积基于CVD的材料并且后固化以使其转变为另一材料，诸如氧化物)等或它们的组合。可以使用通过任何可接受的工艺形成的其它绝缘材料。在一些实施例中，绝缘材料是通过FCVD形成的氧化硅。一旦形成绝缘材料，则可以实施退火工艺。在实施例中，绝缘材料形成为使得过量的绝缘材料覆盖鳍52。虽然STI区域56示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，可以首先沿衬底50和鳍52的表面形成衬垫(未示出)。此后，可以在衬垫上方形成诸如上面讨论的那些填充材料。然后，对绝缘材料施加去除工艺以去除鳍52上方过量的绝缘材料。在一些实施例中，可以利用诸如化学机械抛光(CMP)的平坦化工艺、回蚀工艺、它们的组合等。平坦化工艺暴露鳍52，从而使得在平坦化工艺完成之后，鳍52和绝缘材料的顶面共面(在工艺变化内)。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，从而使得在平坦化工艺完成之后，掩模或鳍52的顶面分别与绝缘材料共面(在工艺变化内)。然后使绝缘材料凹进以形成STI区域56。使绝缘材料凹进，从而使得鳍52的在n型区域50N中和p型区域50P中的上部从绝缘材料的相邻部分之间突出。此外，STI区域56的顶面可以具有如图所示的平坦表面、凸表面、凹表面(诸如凹陷)或它们的组合。STI区域56的顶面可以通过适当的蚀刻形成为平坦的、凸的和/或凹的。绝缘材料可以使用可接受的蚀刻工艺来凹进，诸如对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料快的速率蚀刻绝缘材料的材料)。例如，可以使用氧化物去除(使用例如稀释的氢氟(dHF)酸)。
上面描述的工艺仅仅是如何形成鳍52和STI区域56的一个实例。在一些实施例中，鳍52可以通过外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且可以使介电层凹进，从而使得同质外延结构从介电层突出。在这样的实施例中，鳍52包括同质外延结构，并且STI区域56包括介电层的剩余部分。此外，在一些实施例中，异质外延结构可以用于鳍52。例如，可以使鳍52凹进，并且可以在凹进的材料上方外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹进的材料以及设置在凹进的材料上方的外延生长的材料，并且STI区域56包括介电层的剩余部分。在更进一步的实施例中，可以在衬底50的顶面上方形成介电层，并且可以穿过介电层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍52。在这样的实施例中，鳍52包括异质外延结构，并且STI区域56包括介电层的剩余部分。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长的材料，这可以避免先前和随后的注入，但是可以一起使用原位和注入掺杂。
此外，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可以由硅锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯或基本纯的锗、III-V化合物半导体、II-VI化合物半导体等形成。例如，用于形成III-V化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铟铝、锑化镓、锑化铝、磷化铝、磷化镓等。
此外，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在一些实施例中，在n型区域50N和p型区域50P中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用光刻胶和/或其它掩模(未示出)来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露p型区域50P。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则在p型区域50P中实施n型杂质注入，并且光刻胶可以用作掩模以基本防止n型杂质注入至n型区域50N中。n型杂质可以是在该区域中注入的磷、砷、锑等，其浓度等于或小于约1018cm-3，诸如在约1016cm-3至约1018cm-3的范围内。在注入之后，去除光刻胶，诸如通过可接受的灰化工艺。
在注入p型区域50P之后，在p型区域50P中的鳍52和STI区域56上方形成光刻胶。图案化光刻胶以暴露n型区域50N。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在n型区域50N中实施p型杂质注入，并且光刻胶可以用作掩模以基本防止p型杂质注入至p型区域50P中。p型杂质可以是在该区域中注入的硼、氟化硼、铟等，其浓度等于或小于1018cm-3，诸如在约1016cm-3至约1018cm-3的范围内。在注入之后，可以去除光刻胶，诸如通过可接受的灰化工艺。
在注入n型区域50N和p型区域50P之后，可以实施退火以修复注入损坏并且激活注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但是可以一起使用原位和注入掺杂。
在图3中，在鳍52上形成伪介电层62。伪介电层62可以是例如氧化硅、氮化硅、它们的组合等，并且可以根据可接受的技术沉积或热生长。在伪介电层62上方形成伪栅极层64，并且在伪栅极层64上方形成掩模层66。可以在伪介电层62上方沉积并且然后诸如通过CMP平坦化伪栅极层64。可以在伪栅极层64上方沉积掩模层66。伪栅极层64可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅(poly硅)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层64可以通过物理汽相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其它技术来沉积。伪栅极层64可以由对蚀刻隔离区域(例如，STI区域56和/或伪介电层62)具有高蚀刻选择性的其它材料制成。掩模层66可以包括例如氮化硅、氮氧化硅等的一个或多个层。在该实例中，横跨n型区域50N和p型区域50P形成单个伪栅极层64和单个掩模层66。在所示的实施例中，伪介电层62覆盖STI区域56，从而在STI区域56上方以及伪栅极层64和STI区域56之间延伸。在另一实施例中，伪介电层62仅覆盖鳍52。
在图4中，可以使用可接受的光刻和蚀刻技术图案化掩模层66以形成掩模76。然后可以将掩模76的图案转移至伪栅极层64以形成伪栅极74。在一些实施例中，也通过可接受的蚀刻技术将掩模76的图案转移至伪介电层62以形成伪电介质72。伪栅极74覆盖鳍52的相应沟道区域58。掩模76的图案可以用于将伪栅极74的每个与相邻的伪栅极74物理分隔开。伪栅极74也可以具有基本垂直(在工艺限制内)于鳍52的长度方向的长度方向。可以在图案化期间伪栅极74去除或可以在随后处理中去除掩模76。
图5A至图17B示出了在制造FinFET中的进一步中间阶段。图5A、图5B、图6A、图6B、图7A、图7B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B可以适用于n型区域50N(例如，n型逻辑区域50NL和n型存储器区域50NM)和p型区域50P(例如，p型逻辑区域50PL和p型存储器区域50PM)。在每个附图的正文中描述了n型区域50N和p型区域50P的结构中的差异(如果有)。图8A、图9A、图10A和图11A适用于p型逻辑区域50PL。图8B、图9B、图10B和图11B适用于p型存储器区域50PM。图8C、图9C、图10C和图11C适用于n型逻辑区域50NL。图8D、图9D、图10D和图11D适用于n型存储器区域50NM。
在图5A和图5B中，在伪栅极74、掩模76、鳍52和/或STI区域56的暴露表面上形成一个或多个间隔件层80。间隔件层80由一种或多种介电材料形成。可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。介电材料可以通过诸如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、原子层沉积(ALD)等的共形沉积工艺来形成。在所示的实施例中，间隔件层80包括多个层，例如，第一间隔件层80A和第二间隔件层80B。在一些实施例中，第一间隔件层80A和第二间隔件层80B每个由碳氮氧化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成。例如，第一间隔件层80A可以由与第二间隔件层80B类似或不同的碳氮氧化硅成分形成。
此外，可以实施用于轻掺杂的源极/漏极(LDD)区域86的注入。在具有不同器件类型的实施例中，类似于用于先前讨论的阱的注入，可以在n型区域50N上方形成掩模，诸如光刻胶，同时暴露p型区域50P，并且可以将适当类型(例如，p型)的杂质注入至p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P上方形成掩模，诸如光刻胶，同时暴露n型区域50N，并且可以将适当类型的杂质(例如，n型)注入至n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。LDD区域86可以具有在约1015cm-3至约1019cm-3的范围内的杂质浓度。退火可以用于修复注入损坏并且用于激活注入的杂质。每个沟道区域58设置在LDD区域86的相邻对之间。
在图6A和图6B中，图案化间隔件层80以形成栅极间隔件82。在伪栅极74的侧壁和鳍52的顶面上形成栅极间隔件82。可以实施诸如干蚀刻、湿蚀刻等或它们的组合的可接受的蚀刻工艺，以图案化间隔件层80。蚀刻可以是各向异性的。例如，可以通过使用第一间隔件层80A作为蚀刻停止层各向异性蚀刻第二间隔件层80B并且然后使用图案化的第二间隔件层80B作为蚀刻掩模各向异性蚀刻第一间隔件层80来图案化间隔件层80。间隔件层80(当蚀刻时)具有留在伪栅极74的侧壁上的部分(从而形成栅极间隔件82)。在蚀刻之后，栅极间隔件82可以具有直的侧壁(如图所示)或可以具有弯曲的侧壁(未示出)。
在图7A和图7B中，在鳍52中形成外延源极/漏极区域88。在鳍52中形成外延源极/漏极区域88，从而使得每个伪栅极74设置在外延源极/漏极区域88的相应的相邻对之间。在一些实施例中，外延源极/漏极区域88可以延伸至鳍52中，并且也可以穿透鳍52。在一些实施例中，栅极间隔件82用于将外延源极/漏极区域88与伪栅极74分隔开适当的横向距离，使得外延源极/漏极区域88不会使所得FinFET的随后形成的栅极短路。可以选择外延源极/漏极区域88的材料以在相应的沟道区域58中施加应力，从而改善性能。如将在下面更详细讨论，外延源极/漏极区域88可以通过在鳍52中蚀刻凹槽并且在凹槽中外延生长外延源极/漏极区域88来形成。
外延源极/漏极区域88和/或鳍52可以注入有掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成LDD区域86的工艺，随后是退火。源极/漏极区域可以具有在约1019cm-3至约1021cm-3的范围内的杂质浓度。用于源极/漏极区域的n型和/或p型杂质可以是先前讨论的任何杂质。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域88。
外延源极/漏极区域88可以包括一个或多个半导体材料层。例如，外延源极/漏极区域88可以包括衬垫层88A、主层88B和饰面层88C。任何数量的半导体材料层可以用于外延源极/漏极区域88。衬垫层88A、主层88B和饰面层88C的每个可以由不同的半导体材料形成和/或可以掺杂至不同的掺杂剂浓度。在一些实施例中，衬垫层88A可以具有小于主层88B并且大于饰面层88C的掺杂剂浓度。在外延源极/漏极区域88包括三个半导体材料层的实施例中，衬垫层88A可以从鳍52生长，主层88B可以从衬垫层88A生长，并且饰面层88C可以从主层88B生长。
图8A至图11D示出了用于形成外延源极/漏极区域88的工艺。在鳍52的侧壁上形成鳍间隔件92。控制形成鳍间隔件92，使得鳍间隔件92在区域50PL、50NL、50PM、50NM的每个中具有不同的高度。在形成外延源极/漏极区域88期间，鳍间隔件92阻挡STI区域56的顶面上的外延生长，使得外延源极/漏极区域88在区域50PL、50NL、50PM、50NM的每个中以期望的形状生长，取决于区域的每个中对应的鳍间隔件92的高度。
在图8A至图8D中，在鳍52和STI区域56的暴露表面上形成一个或多个间隔件层90。间隔件层90由一种或多种介电材料形成。可接受的介电材料包括：氧化物，诸如氧化硅或氧化铝；氮化物，诸如氮化硅；碳化物，诸如碳化硅；等；或它们的组合，诸如氮氧化硅、碳氧化硅、碳氮化硅、碳氮氧化硅等。介电材料可以通过诸如化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、原子层沉积(ALD)等的共形沉积工艺来形成。在一些实施例中，间隔件层90的每个形成为横跨区域50PL、50NL、50PM、50NM的每个延伸。在一些实施例中，在区域50PL、50NL、50PM、50NM的每个中形成不同的间隔件层90。间隔件层90可以在区域50PL、50NL、50PM、50NM的每个中形成为均匀的厚度。在所示的实施例中，间隔件层90包括多个层，例如，第一间隔件层90A和第二间隔件层90B。在一些实施例中，第一间隔件层90A和第二间隔件层90B每个由碳氮氧化硅(例如，SiOxNyC1-x-y，其中x和y在0至1的范围内)形成。例如，第一间隔件层90A可以由与第二间隔件层90B类似或不同的碳氮氧化硅成分形成。
在图9A至图9D中，图案化间隔件层90以形成栅极间隔件92。在鳍52的侧壁和STI区域56的顶面上形成鳍间隔件92。可以实施诸如干蚀刻、湿蚀刻等或它们的组合的可接受的蚀刻工艺，以图案化间隔件层90。蚀刻可以是各向异性的。例如，可以通过使用第一间隔件层90A作为蚀刻停止层各向异性蚀刻第二间隔件层90B并且然后使用图案化的第二间隔件层90B作为蚀刻掩模各向异性蚀刻第一间隔件层90A来图案化间隔件层90。间隔件层90(当蚀刻时)具有留在鳍52的侧壁上的部分(从而形成鳍间隔件92)。在蚀刻之后，鳍间隔件92可以具有直的侧壁(如图所示)或可以具有弯曲的侧壁(未示出)。如将在下面更详细讨论，区域50PL、50NL、50PM、50NM的每个中的鳍间隔件92可以通过不同的蚀刻工艺来形成。
鳍间隔件92包括内部鳍间隔件92(设置在相同器件的鳍52之间)和外部鳍间隔件92(设置在不同器件的鳍52之间)。在所示的实施例中，在图案化之后将内部鳍间隔件92分隔开，从而使得相同器件的鳍52之间的STI区域56暴露。在另一实施例中，内部鳍间隔件92没有完全分隔开，从而使得间隔件层90的部分保留在相同器件的鳍52之间的STI区域56上方。此外，相同区域中的内部鳍间隔件92和外部鳍间隔件92可以具有不同的高度(见图9A)或可以具有相同的高度(见图9B至图9D)。
间隔件层90的蚀刻控制为使得鳍间隔件92在区域50PL、50NL、50PM、50NM的每个中具有不同的高度。在鳍间隔件92达到期望的高度之后，定时蚀刻工艺可以用于停止蚀刻间隔件层90。p型逻辑区域50PL中的鳍间隔件92具有第一高度H1(见图9A)，n型逻辑区域50NL中的鳍间隔件92具有第二高度H2(见图9C)，p型存储器区域50PM中的鳍间隔件92具有第三高度H3(见图9B)，并且n型存储器区域50NM中的鳍间隔件92具有第四高度H4(见图9D)，其中高度根据以下条件关联：H3＞H4＞H1＞H2。具体地，p型区域50PL、50PM中的鳍间隔件92具有比n型区域50NL、50NM中的鳍间隔件92大的高度，并且存储器区域50PM、50NM中的鳍间隔件92具有比逻辑区域50PL、50NL中的鳍间隔件92大的高度。此外，每个区域中的鳍间隔件92的高度小于鳍52的原始高度，并且大于鳍52的宽度。如将在下面更详细讨论，控制鳍间隔件92的高度允许更好地控制随后生长的源极/漏极区域的尺寸(例如，宽度、高度等)，并且也允许控制随后生长的源极/漏极区域是否合并。
此外，在鳍52中图案化源极/漏极凹槽94。在所示的实施例中，源极/漏极凹槽94延伸至鳍52中并且穿过LDD区域86。源极/漏极凹槽94也可以延伸至衬底50中。源极/漏极凹槽94可以通过使用诸如RIE、NBE等的各向异性蚀刻工艺蚀刻鳍52来形成。再次参考图7A，在用于形成源极/漏极凹槽94的蚀刻工艺期间，栅极间隔件82和掩模76共同用作蚀刻掩模以覆盖鳍52的部分。如将在下面更详细讨论，区域50PL、50NL、50PM、50NM的每个中的源极/漏极凹槽94可以通过不同的蚀刻工艺来形成。
源极/漏极凹槽94的蚀刻控制为使得源极/漏极凹槽94在区域50PL、50NL、50PM、50NM的每个中具有不同的深度。在源极/漏极凹槽94达到期望的深度之后，定时蚀刻工艺可以用于停止蚀刻源极/漏极凹槽94。p型逻辑区域50PL中的源极/漏极凹槽94具有第一深度D1(见图9A)，n型逻辑区域50NL中的源极/漏极凹槽94具有第二深度D2(见图9C)，p型存储器区域50PM中的源极/漏极凹槽94具有第三深度D3(见图9B)，并且n型存储器区域50NM中的源极/漏极凹槽94具有第四深度D4(见图9D)，其中深度根据以下条件关联：D1<D3并且D2>D4。此外，蚀刻源极/漏极凹槽94，从而使得p型逻辑区域50PL中的源极/漏极凹槽94的底面设置在鳍间隔件92的顶面之上；n型逻辑区域50NL中的源极/漏极凹槽94的底面设置在STI区域56的顶面下方；p型存储器区域50PM和n型存储器区域50NM中的源极/漏极凹槽94的底面设置在鳍间隔件92的顶面下方和STI区域56的顶面之上。如将在下面更详细讨论，控制源极/漏极凹槽94的深度允许更好地控制随后生长的源极/漏极区域的尺寸(例如，宽度、高度等)，并且也允许控制随后生长的源极/漏极区域是否合并。
在一些实施例中，通过相同的蚀刻步骤图案化鳍间隔件92和源极/漏极凹槽94。例如，可以实施诸如先前描述的那些的各向异性蚀刻，以蚀刻间隔件层90(从而形成鳍间隔件92)并且蚀刻鳍52(从而形成源极/漏极凹槽94)。在另一实施例中，通过不同的蚀刻步骤图案化鳍间隔件92和源极/漏极凹槽94。
各个掩蔽步骤可以用于在每个区域中依次形成鳍间隔件92和源极/漏极凹槽94。在一些实施例中，区域50PL、50NL、50PM、50NM的每个中的鳍间隔件92和源极/漏极凹槽94通过不同的工艺分别形成，同时掩蔽区域50PL、50NL、50PM、50NM中的其它区域。例如，可以在区域50NL、50PM、50NM中的间隔件层90上方形成光刻胶。可以图案化光刻胶以暴露p型逻辑区域50PL中的间隔件层90。可以通过使用旋涂技术形成并且可以使用可接受的光刻技术图案化光刻胶。一旦图案化光刻胶，则可以在p型逻辑区域50PL中实施先前讨论的蚀刻，以在p型逻辑区域50PL中形成鳍间隔件92和源极/漏极凹槽94，利用光刻胶作为掩模以基本防止在区域50NL、50PM、50NM中蚀刻。在蚀刻之后，可以去除光刻胶，诸如通过可接受的灰化工艺。可以实施类似的掩蔽和蚀刻步骤以在区域50NL、50PM、50NM的每个中形成鳍间隔件92和源极/漏极凹槽94。区域50PL、50NL、50PM、50NM可以以任何顺序来处理。
在所示的实施例中，间隔件层80(见图5A和图5B)与间隔件层90(见图8A和图8B)不同并且由不同的材料形成。可以选择材料，使得栅极间隔件82相对于蚀刻鳍间隔件92具有高的蚀刻选择性。因此，用于图案化鳍间隔件92和源极/漏极凹槽94的蚀刻步骤可以以比间隔件层80的材料快的速率蚀刻间隔件层90的材料。在另一实施例中，形成一组间隔件层，并且蚀刻间隔件层，使得它们具有留在伪栅极74的侧壁上的第一部分(从而形成鳍间隔件92)和留在鳍52的侧壁上的第二部分(从而形成栅极间隔件82)。换句话说，栅极间隔件82可以通过用于形成鳍间隔件92的相同工艺来形成。
在图10A至图10D中，在p型区域50PL、50PM中的源极/漏极凹槽94中生长外延源极/漏极区域88。p型区域50PL、50PM中的外延源极/漏极区域88可以由适合于p型FinFET的任何可接受的材料形成。例如，如果鳍52是硅，则p型区域50PL、50PM中的外延源极/漏极区域88可以包括在沟道区域58中施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。p型区域50PL、50PM中的外延源极/漏极区域88可以具有从鳍52的相应表面升高的表面，并且可以具有小平面。在p型区域50PL、50PM中生长外延源极/漏极区域88的同时，可以掩蔽(例如，利用光刻胶)n型区域50NL、50NM。使得在n型区域50NL、50NM中不生长用于p型FinFET的外延源极/漏极区域88。
在图11A至图11D中，在n型区域50NL、50NM中的源极/漏极凹槽94中生长外延源极/漏极区域88。n型区域50NL、50NM中的外延源极/漏极区域88可以由适合于n型FinFET的任何可接受的材料形成。例如，如果鳍52是硅，则n型区域50NL、50NM中的外延源极/漏极区域88可以包括在沟道区域58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。n型区域50NL、50NM中的外延源极/漏极区域88可以具有从鳍52的相应表面升高的表面，并且可以具有小平面。在n型区域50NL、50NM中生长外延源极/漏极区域88的同时，可以掩蔽(例如，利用光刻胶)p型区域50PL、50PM，使得在p型区域50PL、50PM中不生长用于n型FinFET的外延源极/漏极区域88。
应该理解，本文描述的工艺可以变化。例如，鳍间隔件92、源极/漏极凹槽94和外延源极/漏极区域88可以每个在第二区域(例如，n型区域50NL、50NM)中形成它们之前在第一区域(例如，p型区域50PL、50PM)中形成。此外，区域可以以任何可接受的顺序来处理。
由于用于形成外延源极/漏极区域88的外延工艺，外延源极/漏极区域88的上表面具有横向向外扩展超过鳍52的表面的小平面。这些小平面可以使得相同器件的相邻外延源极/漏极区域88合并，如图11A、图11C和图11D所示。一些相邻外延源极/漏极区域88保持分隔开，如图11B所示。如将在下面更详细讨论，管芯的一些区域中的相邻外延源极/漏极区域88可以合并，而管芯的其它区域中的相邻外延源极/漏极区域88可以保持分隔开。鳍间隔件92的高度H1-H4(以上针对图9A至图9D讨论的)和源极/漏极凹槽94的深度D1-D4(以上针对图9A至图9D讨论的)可以有助于确定相邻外延源极/漏极区域88是合并还是保持分隔开。鳍间隔件92阻挡了STI区域56的顶面上的外延生长。
因为鳍间隔件92在不同区域中形成为不同的高度，并且因为源极/漏极凹槽94在不同区域中形成为不同的深度，所以外延源极/漏极区域88在不同区域中具有不同的尺寸。具体地，外延源极/漏极区域88在区域50PL、50NL、50PM、50NM的每个中具有不同的宽度。由于不同材料的外延生长方中的差异，在p型区域50PL、50PM中将鳍间隔件92形成为较大的高度允许外延源极/漏极区域88在p型区域50PL、50PM中形成为较小的宽度，并且在n型区域50NL、50NM中将鳍间隔件92形成为较大的高度允许外延源极/漏极区域88在n型区域50NL、50NM中形成为较大的宽度。p型逻辑区域50PL中的外延源极/漏极区域88具有第一宽度W1(见图10A)，n型逻辑区域50NL中的外延源极/漏极区域88具有第二宽度W2(见图10C)，p型存储器区域50PM中的外延源极/漏极区域88具有第三宽度W3(见图10B)，并且n型存储器区域50NM中的外延源极/漏极区域88具有第四宽度W4(见图10D)，其中宽度根据以下条件关联：W1＞W2并且W4＞W3。具体地，p型逻辑区域50PL中的外延源极/漏极区域88具有比n型逻辑区域50NL中的外延源极/漏极区域88大的宽度，并且p型存储器区域50PM中的外延源极/漏极区域88具有比n型存储器区域50NM中的外延源极/漏极区域88小的宽度。
因为它们由不同的外延材料形成，所以对于逻辑器件，期望p型区域中至外延源极/漏极区域88的接触面积比n型区域中的大。将p型逻辑区域50PL中的外延源极/漏极区域88(见图11A)形成为比n型逻辑区域50NL中的外延源极/漏极区域88(见图11C)大的宽度允许减小至p型逻辑区域50PL中的外延源极/漏极区域88的接触电阻，从而改善用于逻辑器件的p型FinFET的性能和效率。
对于一些类型的存储器器件(例如，SRAM)，期望形成具有未合并的外延源极/漏极区域88的p型FinFET和具有合并的外延源极/漏极区域88的n型FinFET。将p型存储器区域50PM中的外延源极/漏极区域88(见图11B)形成为比n型存储器区域50NM中的外延源极/漏极区域88(见图11D)小的宽度有助于避免合并p型存储器区域50PM中的外延源极/漏极区域88，这可以允许简化存储器器件的布局。因此可以减小芯片面积和制造成本。
参考图11A和图11C，描述了逻辑区域50PL、50NL之间的一些差异。宽度W1可以在约50nm至约90nm的范围内，并且宽度W2可以在约40nm至约80nm的范围内，宽度W1大于宽度W2。在一些实施例中，宽度W1与宽度W2的比率在约1.05至约1.8的范围内。作为形成这种外延源极/漏极区域88的实例，高度H1(见图9A)可以在约10nm至约20nm的范围内，并且高度H2(见图9C)可以在约5nm至约15nm的范围内，高度H1大于高度H2。类似地，深度D1(见图9A)可以在约30nm至约50nm的范围内，并且深度D2(见图9C)可以在约45nm至约65nm的范围内，深度D1小于深度D2。在一些实施例中，高度H1与高度H2的比率在约1至约2的范围内，并且深度D1与深度D2的比率在约0.5至约1的范围内。因此，p型逻辑区域50PL中的外延源极/漏极区域88可以具有锥形形状(例如，平坦或凸顶面)，并且n型逻辑区域50NL中的外延源极/漏极区域88可以具有波状形状(例如，凹顶面)。此外，p型逻辑区域50PL中的外延源极/漏极区域88和n型逻辑区域50NL中的外延源极/漏极区域88可以具有类似的体积，即使它们具有不同的形状。由于不同材料的外延生长中的差异，在p型逻辑区域50PL和n型逻辑区域50NL中将鳍间隔件92形成为不同的高度可以在合并发生时改善外延源极/漏极区域88的体积的均匀性。
参考图11B和图11D，描述了存储器区域50PM、50NM之间的一些差异。宽度W3可以在约20nm至约50nm的范围内，并且宽度W4可以在约40nm至约75nm的范围内，宽度W3小于宽度W4。在一些实施例中，宽度W3与宽度W4的比率在约0.3至约0.45的范围内。更具体地，p型存储器区域50PM中的外延源极/漏极区域88是未合并的，因此W4大于宽度W3的两倍。作为形成这种外延源极/漏极区域88的实例，高度H3(见图9B)可以在约20nm至约40nm的范围内，并且高度H4(见图9D)可以在约10nm至约25nm的范围内，高度H3大于高度H4。类似地，深度D3(见图9B)可以在约15nm至约35nm的范围内，并且深度D4(见图9D)可以在约40nm至约60nm的范围内，深度D3小于深度D4。在一些实施例中，高度H3与高度H4的比率在约1至约2的范围内，并且深度D3与深度D4的比率在约0.4至约0.8的范围内。因此，p型存储器区域50PM中的外延源极/漏极区域88可以具有菱形形状(例如，凸顶面)，并且n型存储器区域50NM中的外延源极/漏极区域88可以具有波状形状(例如，凹顶面)。此外，p型存储器区域50PM中的外延源极/漏极区域88可以具有比n型存储器区域50NM中的外延源极/漏极区域88小的体积。例如，p型存储器区域50PM中的外延源极/漏极区域88可以具有n型存储器区域50NM中的外延源极/漏极区域88的体积的约25％至约40％的体积。
参考图11A和图11B，描述了p型区域50PL、50PM之间的一些差异。宽度W1大于宽度W3。在一些实施例中，宽度W1与宽度W3的比率在约2至约3的范围内。更具体地，p型存储器区域50PM中的外延源极/漏极区域88是未合并的，因此用W1大于宽度W3的两倍。作为形成这种外延源极/漏极区域88的实例，高度H1(见图9A)可以小于高度H3(见图9B)，并且深度D1(见图9A)可以小于深度D3(见图9B)。在一些实施例中，高度H1与高度H3的比率在约0.1至约0.5的范围内，并且深度D1与深度D3的比率在约0.4至约0.8的范围内。
参考图11C和图11D，描述了n型区域50NL、50NM之间的一些差异。宽度W2大于宽度W4。在一些实施例中，宽度W2与宽度W4的比率在约1至约2的范围内。作为形成这种外延源极/漏极区域88的实例，高度H2(见图9C)可以小于高度H4(见图9D)，并且深度D2(见图9C)可以大于深度D4(见图9D)。在一些实施例中，高度H2与高度H4的比率在约0.1至约0.5的范围内，并且深度D2与深度D4的比率在约1至约3的范围内。
在图12A和图12B中，在外延源极/漏极区域88、栅极间隔件82和掩模76(如果存在)或伪栅极74上方沉积第一ILD 104。第一ILD 104可以由介电材料形成，并且可以通过任何合适的方法沉积，诸如CVD、等离子体增强的CVD(PECVD)或FCVD。可接受的介电材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其它绝缘材料。
在一些实施例中，在第一ILD 104和外延源极/漏极区域88、栅极间隔件82以及掩模76(如果存在)或伪栅极74之间形成接触蚀刻停止层(CESL)102。CESL 102可以包括具有比第一ILD 104的材料的低的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图13A和图13B中，可以实施诸如CMP的平坦化工艺，以使第一ILD 104的顶面与掩模76(如果存在)或伪栅极74的顶面齐平。平坦化工艺也可以去除伪栅极74上的掩模76和栅极间隔件82的沿掩模76的侧壁的部分。在平坦化工艺之后，伪栅极74、栅极间隔件82、CESL 102和第一ILD 104的顶面共面(在工艺变化内)。因此，伪栅极74的顶面通过第一ILD104暴露。在一些实施例中，掩模76可以保留，在这种情况下，平坦化工艺使第一ILD 104的顶面与掩模76的顶面齐平。
在图14A和图14B中，在一个或多个蚀刻步骤中去除掩模76(如果存在)和伪栅极74，使得形成凹槽110。也可以去除伪电介质72的在凹槽110中的部分。在一些实施例中，仅去除伪栅极74，并且伪电介质72保留并且由凹槽110暴露。在一些实施例中，伪电介质72从管芯的第一区域(例如，核心逻辑区域)中的凹槽110去除并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽110中。在一些实施例中，通过各向异性干蚀刻工艺去除伪栅极74。例如，蚀刻工艺可以包括使用以比第一ILD 104或栅极间隔件82快的速率蚀刻伪栅极74的反应气体的干蚀刻工艺。每个凹槽110暴露和/或位于相应的鳍52的沟道区域58上面。在去除期间，当蚀刻伪栅极74时，伪电介质72可以用作蚀刻停止层。然后可以在去除伪栅极74之后可选地去除伪电介质72。
在图15A和图15B中，形成栅极电介质112和栅电极114用于替换栅极。栅极电介质112包括在凹槽110中沉积的一个或多个层，诸如在鳍52的顶面和侧壁上以及栅极间隔件82的侧壁上。在一些实施例中，栅极电介质112包括一个或多个介电层，诸如一层或多层氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质112包括通过热或化学氧化形成的氧化硅的界面层和上面的高k介电材料，诸如金属氧化物或铪、铝、锆、镧、锰、钡、钛、铅和它们的组合的硅酸盐。栅极电介质112可以包括具有大于约7.0的k值的介电层。栅极电介质112的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在伪电介质72的部分保留在凹槽110中的实施例中，栅极电介质112包括伪电介质72的材料(例如，氧化硅)。
栅电极114分别沉积在栅极电介质112上方并且填充凹槽110的剩余部分。栅电极114可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、它们的组合或它们的多层。例如，虽然示出了单层栅电极114，但是栅电极114可以包括任何数量的衬垫层、任何数量的功函调整层和填充材料。在填充凹槽110之后，可以实施诸如CMP的平坦化工艺，以去除栅极电介质112和栅电极114的材料的过量部分，该过量部分位于第一ILD 104的顶面上方。因此，栅极间隔件82、CESL 102、第一ILD 104、栅极电介质112和栅电极114的顶面共面(在工艺变化内)。因此，栅极电介质112和栅电极114的材料的剩余部分形成所得FinFET的替换栅极。栅极电介质112和栅电极114可以每个统称为“栅极结构”。栅极结构每个沿鳍52的沟道区域58的侧壁延伸。
在n型区域50N和p型区域50P中形成栅极电介质112可以同时发生，从而使得每个区域中的栅极电介质112由相同的材料形成，并且形成栅电极114可以同时发生，从而使得每个区域中的栅电极114由相同的材料形成。在一些实施例中，每个区域中的栅极电介质112可以通过不同的工艺形成，从而使得栅极电介质112可以是不同的材料，和/或每个区域中的栅电极114可以通过不同的工艺形成，从而使得栅电极114可以是不同的材料。当使用不同的工艺时，各个掩蔽步骤可以用于掩蔽并且暴露适当的区域。
在图16A和图16B中，在栅极间隔件82、CESL 102、第一ILD 104、栅极电介质112和栅电极114上方沉积第二ILD 124。在一些实施例中，第二ILD 124是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 124由诸如PSG、BSG、BPSG、USG等的介电材料形成，并且可以通过诸如CVD和PECVD的任何合适的方法沉积。
在一些实施例中，在第二ILD 124和栅极间隔件82、CESL 102、第一ILD 104、栅极电介质112以及栅电极114之间形成蚀刻停止层(ESL)122。ESL 122可以包括具有比第二ILD124的材料低的蚀刻速率的介电材料，诸如氮化硅、氧化硅、氮氧化硅等。
在图17A和图17B中，形成栅极接触件126和源极/漏极接触件128以分别接触栅电极114和外延源极/漏极区域88。栅极接触件126物理和电耦接至栅电极114，并且源极/漏极接触件128物理和电耦接至外延源极/漏极区域88。
作为形成栅极接触件126和源极/漏极接触件128的实例，穿过第二ILD 124和ESL122形成用于栅极接触件126的开口，并且穿过第二ILD 124、ESL 122、第一ILD 104和CESL102形成用于源极/漏极接触件128的开口。可以使用可接受的光刻和蚀刻技术形成开口。在开口中形成诸如扩散阻挡层、粘合层等的衬垫(未示出)和导电材料。衬垫可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以实施诸如CMP的平坦化工艺以从第二ILD 124的表面去除过量材料。剩余的衬垫和导电材料在开口中形成栅极接触件126和源极/漏极接触件128。可以实施退火工艺以在外延源极/漏极区域88和源极/漏极接触件128之间的界面处形成硅化物。栅极接触件126和源极/漏极接触件128可以在不同的工艺中形成，或可以在相同的工艺中形成。虽然示出为在相同的截面中形成，但是应该理解，栅极接触件126和源极/漏极接触件128的每个可以在不同的截面中形成，这可以避免接触件短路。
在图2至图13B的实施例中，外延源极/漏极区域88的顶面与鳍52的顶面共面。在一些实施例中，外延源极/漏极区域88的顶面在鳍52的顶面之上升高(见图18A和图18B)。在一些实施例中，外延源极/漏极区域88的顶面在鳍52的顶面下方凹进(见图19A和图19B)。外延源极/漏极区域88的顶面是否(以及在多大程度上)在鳍52的顶面下方升高或凹进，至少部分取决于鳍间隔件92的高度H1-H4(以上针对图9A至图9D讨论的)和极源/漏极凹槽94的深度D1-D4(以上针对图9A至图9D讨论的)。在一些实施例中，逻辑区域50PL、50NL中的外延源极/漏极区域88具有在鳍52的顶面之上升高的顶面，并且存储器区域50PM、50NM中的外延源极/漏极区域88具有在鳍52的顶面下方凹进的顶面。外延源极/漏极区域88的顶面在鳍52的顶面之上升高的高度H5(也称为“升高高度”)对于更高高度的鳍间隔件92更大，因此，p型逻辑区域50PL中的外延源极/漏极区域88具有比n型逻辑区域50NL中的外延源极/漏极区域88大的升高高度。例如，p型逻辑区域50PL中的外延源极/漏极区域88的升高高度与n型逻辑区域50NL中的外延源极/漏极区域88的升高高度的比率可以在约1.5至约2的范围内。
所公开的FinFET实施例也可以应用于纳米结构器件，诸如纳米结构(例如，纳米片、纳米线、全环栅等)场效应晶体管(NSFET)。在NSFET实施例中，鳍由通过图案化沟道层和牺牲层的交替层的堆叠件形成的纳米结构替换。伪栅极结构和源极/漏极区域以类似于以上讨论的实施例的方式形成。在去除伪栅极结构之后，可以在沟道区域中部分或完全去除牺牲层。替换栅极结构以类似于以上讨论的实施例的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。至替换栅极结构和源极/漏极区域的ILD和接触件可以以类似于以上讨论的实施例的方式形成。纳米结构器件可以如美国专利申请公开No.2016/0365414中所公开的那样形成，该申请通过引用整体并入本文。
下面以2016/0365414为例来详细介绍纳米结构器件。
图20是根据一些实施例的用于制造finFET的工艺流程图。在蚀刻步骤170之前，交替的第一层26和第二层28的相应侧的侧壁垂直对准。在步骤170中，通过穿过ILD0 40并且由栅极间隔件36的侧壁限定的开口蚀刻超晶格24的沟道区。该蚀刻可以产生蚀刻改性第一层26、蚀刻改性第二层28、正去除的第一层26、正去除的第二层28或它们的组合。
图21A至图21C示出了蚀刻第一层26的蚀刻步骤170的示例结果。虽然未具体示出，不同的蚀刻工艺可以用于互补器件中的p型器件和n型器件。例如，衬底20的第一区域(例如，其中将形成n型器件)可以诸如由第一光刻胶掩蔽，而衬底20的第二区域(例如，其中将形成p型器件)暴露并且根据步骤170蚀刻。然后可以去除掩模，并且可以形成诸如光刻胶的另一掩模。第二区域可以被掩蔽，而第一区域暴露并且根据步骤170蚀刻。然后可以去除掩模。
在图21A、图21B和图21C中，在步骤170期间基本上仅蚀刻超晶格24的第一层26。由于该蚀刻步骤170，蚀刻的第一层26a的侧壁从相应的侧上的第二层28的侧壁向内偏移向鳍。该蚀刻产生第一改性超晶格24a。在一些实施例中，如图21A、图21B和图21C所示的蚀刻的结果可以是第一层26和第二层28的材料、侧壁的定向和用于蚀刻的蚀刻剂的函数。例如，继续该具体实例，其中每个第一层26均是Si0.50Ge0.50的层，并且每个第二层28均是Si的层，缓冲层22、第一层26和第二层28外延生长在块状Si衬底的(110)表面上，并且第一层26和第二层28的侧壁是(111)晶体表面。此外，蚀刻剂可以是湿蚀刻剂，诸如对Si0.50Ge0.50第一层26的(111)晶体表面具有选择性的稀释氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等。这些条件可以产生从Si第二层28的(111)晶体侧壁表面向内偏移的蚀刻的Si0.50Ge0.50第一层26a的(111)晶体侧壁表面。
实施例可以实现优势。控制不同区域中的鳍间隔件92的高度H1-H4(以上针对图9A至图9D讨论的)和源极/漏极凹槽94的深度D1-D4(以上针对图9A至图9D讨论的)允许外延源极/漏极区域88在不同区域中具有有利的尺寸和形状。例如，可以控制不同区域中的外延源极/漏极区域88的宽度。可以促进区域50PL、50NL、50NM中的外延源极/漏极区域88的合并，同时可以避免区域50PM中的外延源极/漏极区域88的合并。此外，可以补偿不同材料的外延生长速率中的差异，使得p型逻辑区域50PL和n型逻辑区域50NL中的外延源极/漏极区域88具有类似的体积，尽管它们的生长速率不同。最后，外延源极/漏极区域88的所得形状可以允许较低的接触电阻。将鳍间隔件92的高度H1-H4和源极/漏极凹槽94的深度D1-D4控制在本文描述的范围内允许外延源极/漏极区域88具有本文描述的有利的尺寸和形状。当鳍间隔件92的高度H1-H4或源极/漏极凹槽94的深度D1-D4在本文描述的范围外时，外延源极/漏极区域88可以不具有本文描述的有利的尺寸或形状。
在实施例中，器件包括：第一鳍，从隔离区域突出；第二鳍，从隔离区域突出；第一鳍间隔件，位于第一鳍中的一个的第一侧壁上，第一鳍间隔件设置在隔离区域上，第一鳍间隔件具有第一间隔件高度；第二鳍间隔件，位于第二鳍中的一个的第二侧壁上，第二鳍间隔件设置在隔离区域上，第二鳍间隔件具有第二间隔件高度，第一间隔件高度大于第二间隔件高度；第一外延源极/漏极区域，位于第一鳍间隔件上和第一鳍中，第一外延源极/漏极区域具有第一宽度；以及第二外延源极/漏极区域，位于第二鳍间隔件上和第二鳍中，第二外延源极/漏极区域具有第二宽度，第一宽度大于第二宽度。在器件的一些实施例中，第一外延源极/漏极区域包括p型掺杂剂，并且第二外延源极/漏极区域包括n型掺杂剂。在器件的一些实施例中，第一间隔件高度与第二间隔件高度的比率在1至2的范围内。在器件的一些实施例中，第一外延源极/漏极区域具有凸顶面，并且第二外延源极/漏极区域具有凹顶面。在器件的一些实施例中，第一外延源极/漏极区域的凸顶面在第一鳍的第一顶面之上升高第一升高高度，第二外延源极/漏极区域的凹顶面在第二鳍的第二顶面之上升高第二升高高度，并且第一升高高度大于第二升高高度。在器件的一些实施例中，第一升高高度与第二升高高度的比率在1.5至2的范围内。
在实施例中，器件包括：第一鳍，从衬底延伸；多个第二鳍，从衬底延伸；第一外延源极/漏极区域，位于第一鳍中，第一外延源极/漏极区域具有第一宽度；第二外延源极/漏极区域，位于第二鳍中，第二外延源极/漏极区域具有第二宽度，第一宽度小于第二宽度；第一鳍间隔件，位于第一外延源极/漏极区域和第一鳍的第一侧壁上，第一鳍间隔件具有第一间隔件高度；以及第二鳍间隔件，位于第二外延源极/漏极区域和第二鳍中的一个的第二侧壁上，第二鳍间隔件具有第二间隔件高度，第一间隔件高度大于第二间隔件高度。在器件的一些实施例中，第一外延源极/漏极区域包括p型掺杂剂，并且第二外延源极/漏极区域包括n型掺杂剂。在器件的一些实施例中，第一宽度与第二宽度的比率在0.3至0.45的范围内。在器件的一些实施例中，第一间隔件高度与第二间隔件高度的比率在1至2的范围内。在器件的一些实施例中，第一外延源极/漏极区域具有凸顶面，并且第二外延源极/漏极区域具有凹顶面。
在实施例中，方法包括：形成从隔离区域突出的第一鳍和第二鳍；在第一鳍上沉积第一介电层；在第二鳍上沉积第二介电层；图案化第一介电层，以形成与第一鳍相邻并且位于隔离区域上的第一鳍间隔件，第一鳍间隔件具有第一间隔件高度；图案化第二介电层，以形成与第二鳍相邻并且位于隔离区域上的第二鳍间隔件，第二鳍间隔件具有第二间隔件高度，第一间隔件高度大于第二间隔件高度；在第一鳍中和第一鳍间隔件上生长第一外延源极/漏极区域，第一外延源极/漏极区域具有第一宽度；以及在第二鳍中和第二鳍间隔件上生长第二外延源极/漏极区域，第二外延源极/漏极区域具有第二宽度，第一宽度大于第二宽度。在方法的一些实施例中，第一鳍是从隔离区域突出的多个第一鳍中的一个，并且第二鳍是从隔离区域突出的多个第二鳍中的一个，第一外延源极/漏极区域在第一鳍的每个中生长，第二外延源极/漏极区域在第二鳍的每个中生长。在方法的一些实施例中，第一外延源极/漏极区域包括p型掺杂剂，并且第二外延源极/漏极区域包括n型掺杂剂。在方法的一些实施例中，图案化第一介电层和生长第一外延源极/漏极区域在掩蔽第二介电层和第二鳍的同时实施，并且图案化第二介电层和生长第二外延源极/漏极区域在掩蔽第一介电层和第一鳍的同时实施。在方法的一些实施例中，图案化第一介电层和生长第一外延源极/漏极区域在图案化第二介电层和生长第二外延源极/漏极区域之前实施。在方法的一些实施例中，第一间隔件高度与第二间隔件高度的比率在1至2的范围内。在方法的一些实施例中，第一外延源极/漏极区域具有凸顶面，并且第二外延源极/漏极区域具有凹顶面。在方法的一些实施例中，第一外延源极/漏极区域的凸顶面在第一鳍的第一顶面之上升高第一升高高度，第二外延源极/漏极区域的凹顶面在第二鳍的第二顶面之上升高第二升高高度，并且第一升高高度大于第二升高高度。在方法的一些实施例中，第一升高高度与第二升高高度的比率在1.5至2的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一鳍，从隔离区域突出；
第二鳍，从所述隔离区域突出；
第一鳍间隔件，位于所述第一鳍中的一个的第一侧壁上，所述第一鳍间隔件设置在所述隔离区域上，所述第一鳍间隔件具有第一间隔件高度；
第二鳍间隔件，位于所述第二鳍中的一个的第二侧壁上，所述第二鳍间隔件设置在所述隔离区域上，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度；
第一外延源极/漏极区域，位于所述第一鳍间隔件上和所述第一鳍中，所述第一外延源极/漏极区域具有第一宽度；以及
第二外延源极/漏极区域，位于所述第二鳍间隔件上和所述第二鳍中，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度大于所述第二宽度，
其中，所述第一外延源极/漏极区域具有凸顶面或平坦顶面，并且所述第二外延源极/漏极区域具有凹顶面。
2.根据权利要求1所述的半导体器件，其中，所述第一外延源极/漏极区域包括p型掺杂剂，并且所述第二外延源极/漏极区域包括n型掺杂剂。
3.根据权利要求1所述的半导体器件，其中，所述第一间隔件高度与所述第二间隔件高度的比率在1至2的范围内。
4.根据权利要求1所述的半导体器件，还包括介电材料，所述介电材料位于所述第一外延源极/漏极区域的所述凸顶面或所述平坦顶面上以及位于所述第二外延源极/漏极区域的所述凹顶面上。
5.根据权利要求4所述的半导体器件，其中，所述第一外延源极/漏极区域的所述凸顶面在所述第一鳍的第一顶面之上升高第一升高高度，所述第二外延源极/漏极区域的所述凹顶面在所述第二鳍的第二顶面之上升高第二升高高度，并且所述第一升高高度大于所述第二升高高度。
6.根据权利要求5所述的半导体器件，其中，所述第一升高高度与所述第二升高高度的比率在1.5至2的范围内。
7.一种半导体器件，包括：
第一鳍，从衬底延伸；
多个第二鳍，从所述衬底延伸；
第一外延源极/漏极区域，位于所述第一鳍中，所述第一外延源极/漏极区域具有第一宽度；
第二外延源极/漏极区域，位于所述第二鳍中，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度小于所述第二宽度；
第一鳍间隔件，位于所述第一外延源极/漏极区域和所述第一鳍的第一侧壁上，所述第一鳍间隔件具有第一间隔件高度；以及
第二鳍间隔件，位于所述第二外延源极/漏极区域和所述第二鳍中的一个的第二侧壁上，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度，
其中，所述第一外延源极/漏极区域具有具有凸顶面，并且所述第二外延源极/漏极区域具有凹顶面。
8.根据权利要求7所述的半导体器件，其中，所述第一外延源极/漏极区域包括p型掺杂剂，并且所述第二外延源极/漏极区域包括n型掺杂剂。
9.根据权利要求7所述的半导体器件，其中，所述第一宽度与所述第二宽度的比率在0.3至0.45的范围内。
10.根据权利要求7所述的半导体器件，其中，所述第一间隔件高度与所述第二间隔件高度的比率在1至2的范围内。
11.根据权利要求7所述的半导体器件，还包括介电材料，所述介电材料位于所述第一外延源极/漏极区域的所述凸顶面上和所述第二外延源极/漏极区域的所述凹顶面上。
12.一种形成半导体器件的方法，包括：
形成从隔离区域突出的第一鳍和第二鳍；
在所述第一鳍上沉积第一介电层；
在所述第二鳍上沉积第二介电层；
图案化所述第一介电层，以形成与所述第一鳍相邻并且位于所述隔离区域上的第一鳍间隔件，所述第一鳍间隔件具有第一间隔件高度；
图案化所述第二介电层，以形成与所述第二鳍相邻并且位于所述隔离区域上的第二鳍间隔件，所述第二鳍间隔件具有第二间隔件高度，所述第一间隔件高度大于所述第二间隔件高度；
在所述第一鳍中和所述第一鳍间隔件上生长第一外延源极/漏极区域，所述第一外延源极/漏极区域具有第一宽度；以及
在所述第二鳍中和所述第二鳍间隔件上生长第二外延源极/漏极区域，所述第二外延源极/漏极区域具有第二宽度，所述第一宽度大于所述第二宽度，
其中，所述第一外延源极/漏极区域具有凸顶面或平坦顶面，并且所述第二外延源极/漏极区域具有凹顶面。
13.根据权利要求12所述的方法，其中，所述第一鳍是从所述隔离区域突出的多个第一鳍中的一个，并且所述第二鳍是从所述隔离区域突出的多个第二鳍中的一个，所述第一外延源极/漏极区域在所述第一鳍的每个中生长，所述第二外延源极/漏极区域在所述第二鳍的每个中生长。
14.根据权利要求12所述的方法，其中，所述第一外延源极/漏极区域包括p型掺杂剂，并且所述第二外延源极/漏极区域包括n型掺杂剂。
15.根据权利要求12所述的方法，其中，图案化所述第一介电层和生长所述第一外延源极/漏极区域在掩蔽所述第二介电层和所述第二鳍的同时实施，并且其中，图案化所述第二介电层和生长所述第二外延源极/漏极区域在掩蔽所述第一介电层和所述第一鳍的同时实施。
16.根据权利要求12所述的方法，其中，图案化所述第一介电层和生长所述第一外延源极/漏极区域在图案化所述第二介电层和生长所述第二外延源极/漏极区域之前实施。
17.根据权利要求12所述的方法，其中，所述第一间隔件高度与所述第二间隔件高度的比率在1至2的范围内。
18.根据权利要求12所述的方法，还包括，形成介电材料，所述介电材料位于所述第一外延源极/漏极区域的所述凸顶面或所述平坦顶面上以及位于所述第二外延源极/漏极区域的所述凹顶面上。
19.根据权利要求18所述的方法，其中，所述第一外延源极/漏极区域的所述凸顶面在所述第一鳍的第一顶面之上升高第一升高高度，所述第二外延源极/漏极区域的所述凹顶面在所述第二鳍的第二顶面之上升高第二升高高度，并且所述第一升高高度大于所述第二升高高度。
20.根据权利要求19所述的方法，其中，所述第一升高高度与所述第二升高高度的比率在1.5至2的范围内。
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