CN106684149A - 半导体结构及其制造方法 - Google Patents

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宋学昌
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Abstract

半导体结构包括器件区域和测试区域。在器件区域中，第一鳍间隔件覆盖第一鳍结构的侧壁并且具有第一高度，并且第一外延结构设置在第一鳍结构中，其中，部分第一外延结构位于第一鳍间隔件之上并且具有第一宽度。在测试区域中，第二鳍间隔件覆盖第二鳍结构的侧壁并且具有第二高度，并且第二高度大于第一高度。第二外延结构设置在第二鳍结构中，并且部分第二外延结构位于第二鳍间隔件之上并且具有第二宽度，其中，第二宽度小于第一宽度。本发明的实施例还涉及半导体结构的制造方法。

Description

半导体结构及其制造方法
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及半导体结构及其制造方法。
背景技术
集成电路(IC)的制造已经大大地受到增加半导体器件中形成的集成电路的密度的需求的驱动。这通常是通过实施更多积极的设计规则以允许形成的IC器件的更大的密度来完成。然而，诸如晶体管的IC器件的增加的密度也已经增加了处理具有减小的部件尺寸的半导体器件的复杂性。
例如，诸如鳍式场效应晶体管(FinFET)的半导体器件通过各个技术节点按比例缩小，使用外延(epi)半导体材料已经实现应变的源极/漏极部件(例如，应力源区域)以增强载流子迁移率和提高器件性能。形成具有应力源区域的FinFET通常实现外延生长硅(Si)以形成用于n-型器件的凸起的源极和漏极部件，并且外延生长硅锗(SiGe)以形成用于p-型器件的凸起的源极和漏极部件。在应力源的制造工艺中，进一步改进是在按比例缩小工艺中不断满足性能需求所必需的。
发明内容
本发明的实施例提供了一种半导体结构，包括：器件区域，包括：第一鳍结构；第一鳍间隔件，覆盖所述第一鳍结构的侧壁并且具有第一高度；和第一外延结构，设置在所述第一鳍结构中，并且部分所述第一外延结构位于所述第一鳍间隔件之上并且具有第一宽度；和测试区域，包括：第二鳍结构；第二鳍间隔件，覆盖所述第二鳍结构的侧壁并且具有第二高度，并且所述第二高度大于所述第一高度；和第二外延结构，设置在所述第二鳍结构中，部分所述第二外延结构位于所述第二鳍间隔件之上并且具有第二宽度，并且所述第二宽度小于所述第一宽度。
本发明的另一实施例提供了一种半导体结构，包括：第一鳍结构；第一鳍间隔件，覆盖所述第一鳍结构的侧壁并且具有第一高度；第一外延结构，分别设置在所述第一鳍结构中，并且第一接近距离位于两个邻近的所述第一外延结构之间；第二鳍结构；第二鳍间隔件，覆盖所述第二鳍结构的侧壁并且具有第二高度，所述第二高度大于所述第一高度；以及第二外延结构，分别设置在所述第二鳍结构中，第二接近距离位于两个邻近的所述第二外延结构之间，并且所述第二接近距离大于所述第一接近距离。
本发明的又一实施例提供了一种制造半导体结构的方法，所述方法包括：由衬底形成第一鳍结构和第二鳍结构；在所述第一鳍结构的侧壁上覆盖第一鳍间隔件；在所述第二鳍结构的侧壁上覆盖第二鳍间隔件；使所述第一鳍结构和所述第一鳍间隔件凹进以在所述第一鳍结构中形成第一凹槽；使所述第二鳍结构和所述第二鳍间隔件凹进以在所述第二鳍结构中形成第二凹槽，并且所述第二凹槽的深度小于所述第一凹槽的深度；以及分别在所述第一凹槽和所述第二凹槽中生长第一外延结构和第二外延结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的各个实施例的半导体结构。
图1B是根据各个实施例的沿着线AA的图1A中的半导体结构的截面图。
图2A是根据本发明的各个实施例的半导体结构。
图2B是根据各个实施例的沿着线AA的图2A中的半导体结构的截面图。
图3A至图3E是根据各个实施例的处于制造的中间阶段的沿着线AA的图1A中的半导体结构的截面图。
图4A至图4B是根据各个实施例的处于制造的中间阶段的沿着线AA的图2A中的半导体结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
半导体结构通常包括器件区域和测试区域，并且在器件区域和测试区域的鳍结构中同时制造具有相同体积的外延结构。一般地，期望器件区域中的外延结构具有更大的体积，这甚至可能通过合并两个邻近的外延结构获得，以增加半导体结构的性能。然而，在测试区域中的合并的外延结构减小了半导体结构的良率。在这个问题中，制造具有不同体积的外延结构的半导体结构及其制造方法是必要的以满足器件区域和测试区域的要求。
图1A是根据本发明的各个实施例的半导体结构，并且图1B是根据各个实施例的沿着线AA的图1A中的半导体结构的截面图。在图1A和图1B中描述的半导体结构100可以包括无源组件(诸如电阻器、电容器、电感器)和有源组件(诸如p-沟道场效应晶体管(PFET)、N-沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体晶体管(CMOS)、高压晶体管和/或高频晶体管、其它合适的组件和/或它们的组合)。还应该明白，可以在半导体结构100中添加额外的部件，并且对于半导体结构100的额外的实施例，可以替换或消除以下所描述的一些部件。
如图1A和图1B所示，半导体结构100包括衬底110、第一鳍结构120a、第二鳍结构120b、第一鳍间隔件130a、第二鳍间隔件130b、第一外延结构140和第二外延结构150。第一鳍结构120a和第二鳍结构120b由衬底110形成，其中，第一鳍结构120a设置在衬底110的器件区域112中，并且第二鳍结构120b设置在衬底110的测试区域114中。在一些实施例中，衬底110可以包括元素半导体，该元素半导体包括晶体、多晶和/或非晶结构的硅或锗。在各个实施例中，衬底110可以包括化合物半导体，该化合物半导体包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟。在各个实施例中，衬底110可以包括合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP)；任何其他合适的材料和/或它们的组合。
在一些实施例中，半导体结构100还包括设置在两个邻近的第一鳍结构120a之间、两个邻近的第二鳍结构120b之间或一个第一鳍结构120a和邻近的第二鳍结构120b之间的隔离结构160。换句话说，隔离结构160分隔开和电隔离邻近的鳍结构。在各个实施例中，隔离结构160是包括氧化硅、氮化硅、旋涂玻璃、它们的组合或其它合适的材料的浅沟槽隔离(STI)结构。
第一鳍间隔件130a覆盖第一鳍结构120a的侧壁，并且第二鳍间隔件130b覆盖第二鳍结构120b的侧壁。在一些实施例中，第一鳍间隔件130a和第二鳍间隔件130b进一步延伸至覆盖隔离结构160的顶面。在一些实施例中，第一鳍间隔件130a和第二鳍间隔件130b可以包括氮化硅、SiC、SiON或它们的组合。
如图1A所示，使部分第一鳍结构120a和部分第一鳍间隔件130a凹进，并且第一外延结构140设置在第一鳍结构120a的凹进的部分中。类似地，使部分第二鳍结构120b和部分第二鳍间隔件130b凹进，并且第二外延结构150设置在第二鳍结构120b的凹进的部分中。
在一些实施例中，第一外延结构140和第二外延结构150包括硅、硅锗或它们的组合。例如，半导体结构100是N-沟道场效应晶体管(NFET)器件，并且第一外延结构140和第二外延结构150由硅形成以增加应变，在NFET器件的操作期间产生更高的电子迁移率。在另一实例中，半导体结构100是P-沟道场效应晶体管(PFET)器件，并且第一外延结构140和第二外延结构150由硅锗形成以增加应变，在PFET器件的操作期间产生更高的空穴迁移率。
图1B示出了凹进的部分中的第一鳍结构120a、第二鳍结构120b、第一鳍间隔件130a、第二鳍间隔件130b、第一外延结构140和第二外延结构150的关系。在图1B中，位于隔离结构160之上的每个第一鳍间隔件130a具有第一高度H1，并且第一外延结构140分别设置在第一鳍结构120a中。具体地，在器件区域112中，第一外延结构140具有插入在两个第一鳍间隔件130a之间的第一部分142，并且第一部分142的宽度与第一鳍结构120a的宽度W相同。第一外延结构140的第二部分144位于第一鳍间隔件130a之上，第二部分144水平扩展以逐渐增加宽度W至第一宽度W1。换句话说，第一外延结构140的第二部分144位于第一鳍间隔件130a之上并且具有大于第一鳍结构120a的宽度W的宽度的第一宽度W1。此外，第一接近距离D1位于两个邻近的第一外延结构140之间，第一接近距离D1定义为两个邻近的第一外延结构140的两个最近的顶点144a之间的距离。
在测试区域114中，位于隔离结构160之上的每个第二鳍间隔件130b具有第二高度H2，第二高度H2大于第一高度H1，并且第二外延结构150分别设置在第二鳍结构120b中。具体地，第二外延结构150具有插入在两个第二鳍间隔件130b之间的第一部分152，并且第一部分152的宽度与第二鳍结构120b的宽度W相同。第二外延结构150的第二部分154位于第二鳍间隔件130b之上，第二部分154水平扩展以逐渐增加宽度W至第二宽度W2。换句话说，第二外延结构150的第二部分154位于第二鳍间隔件130b之上并且具有大于第二鳍结构120b的宽度W的宽度的第二宽度W2。此外，第二接近距离D2位于两个邻近的第二外延结构150之间，第二接近距离D2定义为两个邻近的第二外延结构150的两个最近的顶点154a之间的距离。
在各个实施例中，半导体结构100还包括分别在第一外延结构140和第二外延结构150上的覆盖层以保护它们在随后的曝光和蚀刻工艺期间免受损害。在一些实施例中，第一外延结构140、第二外延结构150和覆盖层由硅锗形成，其中，覆盖层的硅锗的锗百分比在从约0至约30％的范围内，并且第一外延结构140和第二外延结构150的硅锗的锗百分比大于约30％。
值得注意的是，第一接近距离D1和第二接近距离D2的值分别由第一鳍间隔件130a的第一高度H1和第二鳍间隔件130b的第二高度H2确定，并且原因将在以下描述。第一外延结构140的第二部分144或第二外延结构150的第二部分154在第一鳍间隔件130a或第二鳍间隔件130b之上开始水平扩展并且形成小平面，并且第一外延结构140的顶部144b和第二外延结构150的顶部154b在相同层级L1上。由于第二高度H2大于第一高度H1，因此，第一外延结构140的第二部分144在厚度上大于第二外延结构150的第二部分154。同样地，第二外延结构150的第二部分154水平扩展的体积小于第一外延结构140的第二部分144水平扩展的体积，并且第二部分154的第二宽度W2小于第二部分144的第一宽度W1。
在一些实施例中，第一宽度W1在与第二宽度W2的不同的层级上延伸。在各个实施例中，第一宽度W1在低于第二宽度W2的层级上延伸。
此外，如图1B所示，具有较大的第一宽度W1的第一外延结构140的第二部分144减小了两个邻近的第一外延结构140之间的间隔。因此，位于两个邻近的第二外延结构150之间的第二接近距离D2大于位于两个邻近的第一外延结构140之间的第一接近距离D1，并且测试区域114中的两个邻近的第二外延结构150彼此未接触以增加半导体结构100的良率。在一些实施例中，第二接近距离D2在从约5nm至约25nm的范围内。在各个实施例中，器件区域112中的两个邻近的第一外延结构140彼此未接触。
在一些实施例中，第一外延结构140的第二部分144与第二外延结构150的第二部分154为菱形。在各个实施例中，第一外延结构140的第二部分144和第二外延结构150的第二部分154的每个都具有四个小平面，S1、S2、S3和S4。每个小平面都具有(111)晶向。在各个实施例中，小平面S1平行于小平面S3并且小平面S2平行于小平面S4。小平面S1和S4与鳍间隔件130a或130b的顶面具有固定角α，并且小平面S2和S4与鳍间隔件130a和130b的顶面平行的方向具有固定角β。例如，固定角α与固定角β为54.7度。
半导体结构100还包括分别在第一鳍结构120a上和第二鳍结构120b上并且横跨第一鳍结构120a和第二鳍结构120b的栅极结构170。在一些实施例中，栅极结构170依次包括栅极介电层172、栅电极174和硬掩模176。栅极介电层172设置在第一鳍结构120a或第二鳍结构120b上并且包括诸如氧化硅、氮氧化硅、氮化硅、高k介电材料、其它合适的介电材料或它们的组合的介电材料。典型的高k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其它合适的材料或它们的组合。
在各个实施例中，栅极介电层172是多层结构(例如，包括界面层和界面层上的高k介电材料层)。典型的界面层可以是通过热工艺或原子层沉积(ALD)工艺形成的生长的氧化硅层。
栅电极174设置在栅极介电层172上。在一些实施例中，栅电极174由多晶硅(polysilicon)形成，并且多晶硅被掺杂以用于适当的导电性。可选地，如果在随后的金属栅极置换工艺中，将形成和替换伪栅极，则掺杂多晶硅是不必要的。在各个实施例中，栅电极174包括具有适当的功函数的导电材料，该导电材料也称为功函层。功函层包括任何合适的材料，从而使得调整该层以具有用于增强相关器件性能的适当的功函数。例如，如果期望的是用于PFET器件的p-型功函金属，则使用TiN或TaN制备功函层。另一方面，如果期望的是NFET器件的n-型功函金属，则使用Ta、TiAl、TiAlN或TaCN制备功函层。在各个实施例中，栅电极174包括诸如铝、铜、钨、金属合金、金属硅化物、其它合适的材料或它们的组合的其它导电材料。具体地，栅电极174包括功函层和功函层上的另一导电层。
硬掩模176设置在栅电极174上并且保护栅电极174。在一些实施例中，硬掩模176包括氧化硅、氮化硅、氮氧化硅、碳化硅、其它合适的介电材料或它们的组合。在各个实施例中，硬掩模176是多层结构。
现在参照图2A和图2B。图2A是根据本发明的各个实施例的半导体结构，并且图2B是根据各个实施例的沿着线AA的图2A中的半导体结构的截面图。以下将描述图1A和图1B中的半导体结构100和图2A和图2B中的半导体结构200之间的不同。图2B中的第一鳍间隔件230a具有第三高度H3，该第三高度H3小于图1B中所示的第一鳍间隔件130a的第一高度H1。如上所述的图1B中，第一外延结构140的第二部分144在第一鳍间隔件130a之上开始水平扩展并且形成小平面S1、S2、S3和S4，并且位于两个邻近的第一外延结构140之间的第一接近距离D1的值由第一鳍间隔件130a的高度确定。由于第一鳍间隔件230a的第三高度H3小于第一鳍间隔件130a的第一高度H1，因此第一外延结构140的第二部分144水平扩展以形成大于第一宽度W1的宽度，并且因此缩短了第一接近距离D1。当第一接近距离D1小于零时，则位于器件区域112中的两个邻近的第一外延结构140彼此接触并且合并成合并的外延结构240，该合并的外延结构240具有更大的体积并且因此增加了半导体结构200的性能。应该注意的是，位于测试区域114中的两个邻近的第二外延结构150仍由第二接近距离D2分隔开以增加半导体结构200的良率。
根据一些实施例，提供了制造半导体结构100的方法。图3A至图3E是根据各个实施例的处于制造的中间阶段的沿着线AA的图1A中的半导体结构100的截面图。值得注意的是，可以在方法之前、期间和/或之后提供额外的步骤，并且对于方法的额外的实施例，可以替换或消除以下描述的一些步骤。
在图3A中，第一鳍结构120a和第二鳍结构120b由衬底110形成。衬底110包括器件区域112和测试区域114，其中，第一鳍结构120a位于器件区域112中，并且第二鳍结构120b位于测试区域114中。此外，第一鳍结构120a和第二鳍结构120b都具有宽度W，并且距离D位于邻近的第一鳍结构120a或邻近的第二鳍结构120b之间。
在一些实施例中，第一鳍结构120a和第二鳍结构120b可以使用包括光刻和蚀刻工艺的合适的工艺制造。光刻工艺可以包括在衬底110上面形成光刻胶层(未示出)，曝光光刻胶层以形成图案，实施曝光后烘烤工艺并且显影图案以形成掩模元件。上述提到的掩模元件用于保护部分衬底110而通过蚀刻工艺在衬底110中形成沟槽，留下延伸的第一鳍结构120a和第二鳍结构120b。
在各个实施例中，在邻近的第一鳍结构120a和邻近的第二鳍结构120b之间形成隔离结构160。在一些实施例中，通过使用反应离子蚀刻(RIE)和/或其它合适的工艺形成沟槽，并且在这些沟槽中填充诸如氧化硅、氮化硅、旋涂玻璃、它们的组合或其它合适的材料的隔离材料。之后，实施化学机械抛光(CMP)工艺以去除过量的隔离材料。用于制造隔离结构160的其它技术是可能的。
在各个实施例中，图1A中所示的栅极结构170分别形成在第一鳍结构120a和第二鳍结构120b上并且横跨第一鳍结构120a和第二鳍结构120b。在这个步骤中，随后，通过诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、其它合适的技术或它们的组合的沉积工艺在第一鳍结构120a和第二鳍结构120b上形成栅极介电层172、栅电极174和硬掩模176。之后，图案化栅极介电层172、栅电极174和硬掩模176以形成覆盖第一鳍结构120a和第二鳍结构120b的顶面和侧壁的栅极结构170。换句话说，当对栅极结构170施加电压时，第一鳍结构120a和第二鳍结构120b的顶面和侧壁起沟道的作用。
在一些实施例中，图案化工艺还包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶(或抗蚀剂)涂布(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、清洗、干燥(例如，硬烘烤)、其它合适的工艺和/或它们的组合。蚀刻工艺包括干蚀刻、湿蚀刻和/或其它的蚀刻方法(例如，反应离子蚀刻)。
在图3B中，第一鳍间隔件130a覆盖在第一鳍结构120a的侧壁上，并且第二鳍间隔件130b覆盖在第二鳍结构120b的侧壁上。在一些实施例中，通过在第一鳍结构120a、第二鳍结构120b和隔离结构160上共形地覆盖介电材料形成第一鳍间隔件130a和第二鳍间隔件130b。之后，蚀刻位于第一鳍结构120a和第二鳍结构120b之上的介电材料以分别在第一鳍结构120a和第二鳍结构120b的侧壁上保留第一鳍间隔件130a和第二鳍间隔件130b。蚀刻工艺可以包括多步蚀刻以获得蚀刻选择性、灵活性和期望的过蚀刻控制。
在图3C中，使第二鳍结构120b和第二鳍间隔件130b凹进以在第二鳍结构120b中形成具有深度d2的第二凹槽315。具体地，在凹进之前，第二鳍结构120b的顶面在层级L1上，并且之后使顶面凹进以使顶面的层级低于层级L1，其中，深度d2定义为凹槽315的底面和层级L1之间的距离。在这个步骤中，施加第一光刻胶320以保护器件区域112，并且通过持续第二时间周期T2的选择性蚀刻工艺使位于测试区域114中的第二鳍结构120b和第二鳍间隔件130b同时凹进，其中，第二鳍结构120a的去除速率大于第二鳍间隔件130b的去除速率。因此，在蚀刻工艺之后，位于隔离结构160之上的第二鳍结构120b的高度低于第二鳍间隔件130b的第二高度H2。
在一些实施例中，选择性蚀刻工艺是使用合适的溶剂或等离子气体的干蚀刻工艺或湿蚀刻工艺。在各个实施例中，第二鳍结构120b的去除速率在第二鳍间隔件130b的去除速率的约1.5至约2倍的范围内。
在图3D中，使第一鳍结构120a和第一鳍间隔件130a凹进以在第一鳍结构120a中形成具有深度d1的第一凹槽325。类似地，在凹进之前，第一鳍结构120a的顶面在层级L1上，并且之后使顶面凹进以使顶面层级低于层级L1，其中，深度d1定义为凹槽325的底面和层级L1之间的距离。在这个步骤中，施加第二光刻胶330以保护测试区域114，并且通过持续第一时间周期T1的选择性蚀刻工艺使位于器件区域112中的第一鳍结构120a和第一鳍间隔件130a同时凹进，其中，第一鳍结构120a的去除速率大于第一鳍间隔件130a的去除速率。因此，在凹进工艺之后，位于隔离结构160之上的第一鳍结构120a的高度低于第一鳍间隔件130a的第一高度H1。
在一些实施例中，选择性蚀刻工艺是使用合适的溶剂或等离子气体的干蚀刻工艺或湿蚀刻工艺。在各个实施例中，第一鳍结构120a的去除速率在第一鳍间隔件130a的去除速率的约1.5至约2倍的范围内。
值得注意的是，第一时间周期T1大于第二时间周期T2。具体地，在凹进之前，第一鳍间隔件130a和第二鳍间隔件130b具有相同的高度，在第一时间周期T1期间，使第一鳍间隔件130a的高度凹进至第一高度H1，并且在第二时间周期T2期间，使第二鳍间隔件130b的高度凹进至第二高度H2。由于第一时间周期T1长于第二时间周期T2，因此第二鳍间隔件130b的第二高度H2大于第一鳍间隔件130a的第一高度H1。第一高度H1和第二高度H2设计为获得随后的外延结构的目标尺寸，将在之后详细地描述。
类似地，在凹进之前，第一鳍结构120a和第二鳍结构120b具有相同的高度，其中，在第一周期时间T1期间，使第一鳍结构120a凹进以形成具有深度d1的凹槽325，并且在第二时间周期T2期间，使第二鳍结构120b凹进以形成具有深度d2的凹槽315。由于第一时间周期T1长于第二时间周期T2，因此凹槽315的深度d2小于第一凹槽325的深度d1。
在图3E中，第一外延结构140和第二外延结构150分别在凹槽315和325中生长并且分别填充在凹槽315和325中。在一些实施例中，通过包括含Si气体(例如，硅烷或二氯硅烷(DCS))、含Ge气体(例如，GeH4、GeCl4)、载气(例如，H2)和/或选择性蚀刻气体(例如，HCl)的外延工艺同时生长第一外延结构140和第二外延结构150。在介于500℃至约800℃之间的范围的温度下以及在介于约10托至约100托之间的范围的压力下实施外延工艺。
具体地，第一鳍间隔件130a起屏障作用以限制第一外延结构140在两个第一鳍间隔件130a之间生长并且形成第一外延结构140的第一部分142，并且第一部分142的宽度与第一鳍结构120a的宽度W相同。之后，第一外延结构140在第一鳍间隔件130a之上开始水平扩展以逐渐增加宽度W至第一宽度W1，并且因此形成第一外延结构140的第二部分144。此外，第一接近距离D1形成在两个邻近的第一外延结构140之间，其中，第一接近距离D1定义为两个邻近的第一外延结构140的两个最近的顶点144a之间的距离。
类似地，第二鳍间隔件130b起屏障作用以限制第二外延结构在两个第二鳍间隔件130b之间生长并且形成第二外延结构150的第一部分152。之后，第二外延结构150在第二鳍间隔件130b之上开始水平扩展以逐渐增加宽度W至第二宽度W2，并且因此形成第二外延结构150的第二部分154。此外，第二接近距离D2位于两个邻近的第二外延结构150之间，其中，第二接近距离D2定义为两个邻近的第二外延结构150的两个最近的顶点154a之间的距离。
如图1A和1B所讨论的，第一接近距离D1和第二接近距离D2的值分别由第一鳍间隔件130a的第一高度H1和第二鳍间隔件130b的第二高度H2确定。由于第二高度H2大于第一高度H1，因此，第一外延结构140的第二部分144在厚度上大于第二外延结构150的第二部分154。因此，第二外延结构150的第二部分154水平扩展的体积小于第一外延结构140的第二部分144的水平扩展的体积，因此，第二部分154的第二宽度W2小于第一部分142的第一宽度W1。较小的第二宽度W2扩大了位于两个邻近的第二外延结构150之间的第二接近距离D2，因此，第二接近距离D2大于第一接近距离D1。此外，具有较大的值的第二接近距离D2确保了位于测试区域中114中的两个邻近的第二外延结构150彼此未接触，并且因此增加了半导体结构100的良率。另一方面，位于器件区域112中的第一外延结构140保留较大的体积以增加半导体结构100的性能。
在一些实施例中，分别在第一外延结构140和第二外延结构150上形成覆盖层以保护它们在随后的曝光和蚀刻工艺期间免受损害。在一些实施例中，第一外延结构140、第二外延结构150和覆盖层都由硅锗形成，其中，覆盖层的硅锗的锗百分比在从约0至约30％的范围内，并且第一外延结构140和第二外延结构150的硅锗的锗百分比大于约30％。
参照图4A和图4B，图4A和图4B是根据各个实施例的处于制造的中间阶段的图2A和图2B中的半导体结构200的截面图。具体地，图4A和图4B是在使第二鳍结构120b和第二鳍间隔件130b凹进(如图3C所示)之后的下一阶段的截面图。在图4A中，使第一鳍结构120a和第一鳍间隔件230b凹进以在第一鳍结构120a中形成具有深度d3的第三凹槽415。在凹进之前，第一鳍结构120a的顶面在层级L1上，并且之后，使顶面凹进至顶面层级低于层级L1，其中，深度d3定义为凹槽415的底面和层级L1之间的距离。在这个步骤中，施加第二光刻胶330以保护测试区域114，并且通过持续第三时间周期T3的选择性蚀刻工艺使位于器件区域112中的第一鳍结构120a和第一鳍间隔件230a同时凹进，其中，第一鳍结构120a的去除速率大于第一鳍间隔件230a的去除速率。因此，在凹进工艺之后，位于隔离结构160之上的第一鳍结构120a的高度低于第一鳍间隔件230a的第三高度H3。
值得注意的是，第三时间周期T3长于第一时间周期T1，因此，使第一鳍间隔件230a的高度凹进至第三高度H3，该第三高度H3小于第一高度H1。第三高度H3和第二高度H2设计为获得随后的外延结构的目标尺寸，将在之后详细地描述。
在图4B中，第一外延结构140和第二外延结构150分别在凹槽315和415中生长并且填充在凹槽315和415中。这个步骤类似于图3E中提到的步骤，并且此处未详细的描述。应该注意，第一接近距离D1和第二接近距离D2的值分别由第一鳍间隔件230a的第三高度H3和第二鳍间隔件130b的第二高度H2确定。由于第一鳍间隔件230a的第三高度H3小于第一鳍间隔件130a的第一高度H1，因此第一外延结构140的第二部分144水平扩展以形成大于第一宽度W1的宽度，并且因此进一步缩短了第一接近距离D1。当第一接近距离D1小于零时，位于器件区域112中的两个邻近的第一外延结构140彼此接触并且合并成合并的外延结构240，该合并额外延结构240具有更大的体积并且因此增加了半导体结构200的性能。应该注意的是，位于测试区域114中的两个邻近的第二外延结构150仍由第二接近的距离D2分隔开以增加半导体结构200的良率。
以上讨论的本发明的实施例具有超越现有方法和结构的优势，并且该优势总结如下。根据一些实施例，提供分别位于器件区域和测试区域中的具有不同的体积的外延结构的改进的结构。位于测试区域中的外延结构具有较小的体积以将它们以期望的距离分隔开，以防止外延结构合并以及减小半导体结构的良率。另一方面，位于器件区域中的外延结构生长至较大的体积，这甚至通过合并两个邻近的外延结构获得，以增加半导体结构的性能和效率。总结以上几点，提供了改进的方法和/或结构以在器件区域中形成较大的外延结构而增加性能，并且同时在测试区域中形成较小的外延结构以增加良率。
根据一些实施例，本发明公开了包括器件区域和测试区域的半导体结构。该器件区域包括第一鳍结构、第一鳍间隔件以及第一外延结构。第一鳍间隔件覆盖第一鳍结构的侧壁并且具有第一高度，并且第一外延结构设置在第一鳍结构中，并且部分第一外延结构位于第一鳍间隔件之上并且具有第一宽度。测试区域邻近第一区域并且包括第二鳍结构、第二鳍间隔件以及第二外延结构。第二鳍间隔件覆盖第二鳍结构的侧壁并且具有第二高度，并且第二高度大于第一高度。第二外延结构设置在第二鳍结构中，并且部分第二外延结构位于第二鳍间隔件之上并且具有第二宽度，该第二宽度小于第一宽度。
在上述半导体结构中，其中，所述第一外延结构的顶面和所述第二外延结构的顶面在相同的层级。
在上述半导体结构中，还包括：覆盖层，分别覆盖所述第一外延结构和所述第二外延结构。
在上述半导体结构中，其中，所述第一外延结构的所述部分和所述第二外延结构的所述部分为菱形。
在上述半导体结构中，其中，所述第一外延结构的所述部分和所述第二外延结构的所述部分为菱形，所述第一外延结构的所述部分和所述第二外延结构的所述部分包括具有(1,1,1)晶向的四个小平面。
在上述半导体结构中，其中，所述第一外延结构的所述部分在厚度上大于所述第二外延结构的所述部分。
在上述半导体结构中，其中，所述第一宽度延伸的层级与所述第二宽度不同。
在上述半导体结构中，其中，所述第一外延结构和所述第二外延结构包括硅、硅锗或它们的组合。
根据各个实施例，本发明公开了半导体结构，该半导体结构包括第一鳍结构、第一鳍间隔件、第一外延结构、第二鳍结构、第二鳍间隔件和第二外延结构。第一鳍间隔件覆盖第一鳍结构的侧壁并且具有第一高度。第一外延结构分别设置在第一鳍结构中，并且第一接近距离位于两个邻近的第一外延结构之间。第二鳍间隔件覆盖第二鳍结构的侧壁并且具有第二高度，并且第二高度大于第一高度。第二外延结构分别设置在第二鳍结构中，并且第二接近距离位于两个邻近的第二外延结构之间，该第二接近距离大于第一接近距离。
在上述半导体结构中，其中，所述两个邻近的第二外延结构彼此未接触。
在上述半导体结构中，其中，所述两个邻近的第二外延结构彼此未接触，位于所述两个邻近的第二外延结构之间的所述第二接近距离在从5nm至25nm的范围内。
在上述半导体结构中，其中，所述两个邻近的第一外延结构彼此接触并且合并。
在上述半导体结构中，其中，位于所述两个邻近的第一外延结构之间的所述第一接近距离小于零。
根据各个实施例，本发明公开了制造半导体结构的方法，并且该方法包括以下步骤。由衬底形成第一鳍结构和第二鳍结构，并且第一鳍间隔件和第二鳍间隔件分别覆盖在第一鳍结构和第二鳍结构的侧壁上。使第一鳍结构和第一鳍间隔件凹进以在第一鳍结构中形成第一凹槽，并且使第二鳍结构和第二鳍间隔件凹进以在第二鳍结构中形成第二凹槽，并且第二凹槽的深度小于第一凹槽的深度。第一外延结构和第二外延结构分别在第一凹槽和第二凹槽中生长。
在上述方法中，其中，所述第二鳍结构的去除速率大于所述第二鳍间隔件的去除速率。
在上述方法中，其中，所述第一鳍结构的去除速率大于所述第一鳍间隔件的去除速率。
在上述方法中，其中，使所述第一鳍结构和所述第一鳍间隔件凹进持续第一时间周期。
在上述方法中，其中，使所述第一鳍结构和所述第一鳍间隔件凹进持续第一时间周期，使所述第二鳍结构和所述第二鳍间隔件凹进持续第二时间周期。
在上述方法中，其中，使所述第一鳍结构和所述第一鳍间隔件凹进持续第一时间周期，使所述第二鳍结构和所述第二鳍间隔件凹进持续第二时间周期，其中，所述第一时间周期长于所述第二时间周期。
在上述方法中，其中，使所述第一鳍间隔件凹进至第一高度，使所述第二鳍间隔件凹进至第二高度，并且所述第二高度大于所述第一高度。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构，包括：
器件区域，包括：
第一鳍结构；
第一鳍间隔件，覆盖所述第一鳍结构的侧壁并且具有第一高度；和
第一外延结构，设置在所述第一鳍结构中，并且部分所述第一外延结构位于所述第一鳍间隔件之上并且具有第一宽度；和
测试区域，包括：
第二鳍结构；
第二鳍间隔件，覆盖所述第二鳍结构的侧壁并且具有第二高度，并且所述第二高度大于所述第一高度；和
第二外延结构，设置在所述第二鳍结构中，部分所述第二外延结构位于所述第二鳍间隔件之上并且具有第二宽度，并且所述第二宽度小于所述第一宽度。
2.根据权利要求1所述的半导体结构，其中，所述第一外延结构的顶面和所述第二外延结构的顶面在相同的层级。
3.根据权利要求1所述的半导体结构，还包括：覆盖层，分别覆盖所述第一外延结构和所述第二外延结构。
4.根据权利要求1所述的半导体结构，其中，所述第一外延结构的所述部分和所述第二外延结构的所述部分为菱形。
5.根据权利要求4所述的半导体结构，其中，所述第一外延结构的所述部分和所述第二外延结构的所述部分包括具有(1,1,1)晶向的四个小平面。
6.根据权利要求1所述的半导体结构，其中，所述第一外延结构的所述部分在厚度上大于所述第二外延结构的所述部分。
7.根据权利要求1所述的半导体结构，其中，所述第一宽度延伸的层级与所述第二宽度不同。
8.根据权利要求1所述的半导体结构，其中，所述第一外延结构和所述第二外延结构包括硅、硅锗或它们的组合。
9.一种半导体结构，包括：
第一鳍结构；
第一鳍间隔件，覆盖所述第一鳍结构的侧壁并且具有第一高度；
第一外延结构，分别设置在所述第一鳍结构中，并且第一接近距离位于两个邻近的所述第一外延结构之间；
第二鳍结构；
第二鳍间隔件，覆盖所述第二鳍结构的侧壁并且具有第二高度，所述第二高度大于所述第一高度；以及
第二外延结构，分别设置在所述第二鳍结构中，第二接近距离位于两个邻近的所述第二外延结构之间，并且所述第二接近距离大于所述第一接近距离。
10.一种制造半导体结构的方法，所述方法包括：
由衬底形成第一鳍结构和第二鳍结构；
在所述第一鳍结构的侧壁上覆盖第一鳍间隔件；
在所述第二鳍结构的侧壁上覆盖第二鳍间隔件；
使所述第一鳍结构和所述第一鳍间隔件凹进以在所述第一鳍结构中形成第一凹槽；
使所述第二鳍结构和所述第二鳍间隔件凹进以在所述第二鳍结构中形成第二凹槽，并且所述第二凹槽的深度小于所述第一凹槽的深度；以及
分别在所述第一凹槽和所述第二凹槽中生长第一外延结构和第二外延结构。
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