CN110957367B - 半导体器件和形成半导体器件的方法 - Google Patents

半导体器件和形成半导体器件的方法 Download PDF

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Abstract

半导体结构包括第一器件和第二器件。第一器件包括：形成在有源区域上方的第一栅极结构和与第一栅极结构相邻设置的第一空气间隔件。第二器件包括：形成在隔离结构上方的第二栅极结构和与第二栅极结构相邻设置的第二空气间隔件。第一空气间隔件和第二空气间隔件具有不同的尺寸。本发明的实施例还涉及半导体器件和形成半导体器件的方法。

Description

半导体器件和形成半导体器件的方法
技术领域
本发明的实施例涉及半导体器件和形成半导体器件的方法。
背景技术
半导体集成电路(IC)行业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC演变工艺中，功能密度(即每个芯片区域互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))减小。这种缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。
例如，已经开发了一些方法来形成具有低介电常数的栅极间隔件。然而，虽然形成低k介电栅极间隔件的常规方法通常是足够的，但它们不是在所有方面都已完全令人满意。
发明内容
本发明的实施例提供了一种半导体器件，包括：第一器件，包括：第一栅极结构，形成在有源区域上方；以及第一空气间隔件，与所述第一栅极结构相邻设置；以及第二器件，包括：第二栅极结构，形成在隔离结构上方；以及第二空气间隔件，与所述第二栅极结构相邻设置；其中，所述第一空气间隔件和所述第二空气间隔件具有不同的尺寸。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在第一器件区域中形成第一器件，所述第一器件包括：第一栅极、第一介电间隔件、第二介电间隔件、第三介电间隔件以及设置在所述第一介电间隔件和所述第二介电间隔件之间或在所述第二介电间隔件和所述第三介电间隔件之间的衬垫；在第二器件区域中形成第二器件，所述第二器件包括：第二栅极、第四介电间隔件、第五介电间隔件和第六介电间隔件；以及对所述第一器件和所述第二器件实施一个或多个蚀刻工艺，其中，所述一个或多个蚀刻工艺通过去除所述衬垫和所述第二介电间隔件在所述第一器件区域中形成第一空气间隔件，并且其中一个或多个蚀刻工艺通过部分地去除所述第二器件区域中的所述第五介电间隔件而在所述第二器件区域中形成第二空气间隔件。
本发明的又一实施例提供了一种形成半导体器件的方法，包括：在第一栅极和第二栅极上方形成第一介电间隔件，所述第一栅极设置在第一器件区域中，所述第二栅极设置在第二器件区域上方；在所述第一介电间隔件上方形成第二介电间隔件；掺杂所述第二介电间隔件的部分，其中，所述第二介电间隔件的掺杂部分和未掺杂部分具有不同的蚀刻速率；在所述第二介电间隔件的掺杂部分和未掺杂部分上方形成第三介电间隔件；以及蚀刻所述第一器件区域中的所述第二介电间隔件以形成第一空气间隔件并且蚀刻所述第二器件区域中的所述第二介电间隔件以形成第二空气间隔件，其中，由于所述第二介电间隔件的掺杂和未掺杂部分之间的不同蚀刻速率，所述第一空气间隔件和所述第二空气间隔件蚀刻为具有不同的尺寸。
附图说明
当结合附图进行阅读时，从以下详细描述可以最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的各个方面的FinFET器件的立体图。
图1B是根据本发明的各个方面的FinFET器件的平面顶视图。
图2至图3、图4A至图13A、图4B至图13B、图16A至图21A、图16B至图21B、图23A至图28A、图23B至图28B、图30A至图35A和图30B至图35B是根据本发明的各个方面的处于各个制造阶段的FinFET器件的实施例的截面图。
图14A至图15A、图14B至图15B、图22A至图22B和图29A至图29B是根据本发明的各个方面的处于各个制造阶段的FinFET器件的实施例的顶视图。
图36是根据本发明各个方面的制造半导体器件的方法的流程图。
图37是根据本发明各个方面的制造半导体器件的另一方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本发明可以在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此外，在随后的本发明中的另一部件上形成部件，连接到和/或耦合到其他部件可以包括其中部件以直接接触形成的实施例，并且还可以包括其中可以形成插入部件的附加部件的实施例，从而使得部件可以不直接接触。此外，空间相对术语，例如，“下部”、“上部”、“水平”、“垂直”、“在…之上”、“上方”、“在…下方”、“在…之下”、“上”、“下”、“顶部”、“底部”等。以及它们的衍生术语(例如“水平地”，“向下”，“向上”等)用于容易本发明的一个元件或部件与另一个(或另一些)原件或部件的关系。空间相对术语旨在包括器件在使用或操作中的不同方位。此外，当用“约”、“近似”等描述数值或数值范围时，该术语旨在包括所描述的数值的合理范围内的数值，诸如在所述数值的+/-10％内或本领域技术人员理解的其他值。例如，术语“约5nm”包括4.5nm至5.5nm的范围内的尺寸。
本发明总体涉及半导体器件，更具体地，涉及场效应晶体管(FET)，诸如平面FET或三维鳍线FET(FinFET)。本发明的一个方面涉及形成高k金属栅极间隔件作为半导体器件制造的一部分。
在FinFET结构的制造期间，可以形成气隙(称为空气间隔件)来代替设置在栅极结构(例如，高k金属栅极结构(HKMG))的侧壁上的栅极间隔件。在一些实施例中，形成在栅极结构和有源器件区域中的附加介电层之间的空气间隔件降低了栅极结构的电容，从而改进FinFET结构的整体性能(例如速度)。然而，形成空气间隔件的传统方法可能仍需要改进。例如，在高高宽比(例如沟槽的高度和宽度的比率)情况下可能难以形成空气间隔件。作为另一实例，由于空气间隔件形成工艺，形成在隔离区域上方的栅极结构可能比形成在有源区域上方的栅极结构更容易坍塌，这是不期望的。
本发明至少部分地通过在第一区域而非第二区域中的栅极间隔件旁边形成高度可蚀刻的衬垫，或者通过在一个区域而不是另一区域中选择性地掺杂介电栅极间隔件来改进传统的空气间隔件形成工艺，如下面更详细地讨论的。
图1A和图1B分别示出了半导体结构90的部分的三维立体图和顶视图。半导体结构90可以是在IC或其部分的处理期间制造的中间器件，该中间器件可以包括静态随机存取存储器(SRAM)和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源组件以及诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极结晶体管、高电压晶体管、高频晶体管和/或其他存储器单元的有源组件。除非另外声明，否则本发明不限于任何特定数量的器件或器件区域，或任何特定器件配置。例如，虽然所示的半导体结构90是三维FinFET器件，但是本发明也可以应用于平面FET器件。
参考图1A，半导体结构90包括衬底110。衬底110可以包括元素(单元素)半导体，诸如硅、锗和/或其他合适的材料；化合物半导体，诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟和/或其他合适的材料；合金半导体，诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP和/或其他合适的材料。衬底110可以是具有均匀成分的单层材料。可选地，衬底110可以包括具有适合于IC器件制造的相似或不同成分的多个材料层。在一个实例中，衬底110可以是绝缘体上硅(SOI)衬底，其具有形成在氧化硅层上的半导体硅层。在另一实例中，衬底110可以包括导电层、半导体层、介电层、其他层或它们的组合。可以在衬底110中或衬底110上形成各个掺杂区域，诸如源极/漏极区域。根据设计要求，掺杂区域可以掺杂n型掺杂剂(诸如磷或砷)，和/或p型掺杂剂(诸如硼)。掺杂区域可以直接形成在衬底110上、p阱结构中、n阱结构中、双阱结构中或者使用凸起结构。可以通过注入掺杂剂原子、原位掺杂外延生长和/或其他合适的技术来形成掺杂区域。
三维有源区域120形成在衬底110上。有源区域120是细长的鳍状结构，其从衬底110向上突出。因此，以下可以将有源区域120称为鳍120或鳍结构120。可以使用包括光刻和蚀刻工艺的合适工艺来制造鳍结构120。光刻工艺可以包括形成位于衬底110上面的光刻胶层，将光刻胶暴露于图案，实施曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩模元件(未示出)。之后使用掩模元件将凹槽蚀刻到衬底110中，将鳍结构120留在衬底110上。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。在一些实施例中，鳍结构120可以通过双重图案化或多重图案化工艺形成。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。作为实例，可以在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后去除牺牲层，并且之后可以使用剩余的间隔件或芯轴来图案化鳍结构120。
半导体结构90还包括形成在鳍120上方的源极/漏极(S/D)部件122。源极/漏极部件122可以包括外延生长在鳍结构120上的外延层。
半导体结构90还包括形成在衬底110上方的隔离结构130。隔离结构130电隔离半导体结构90的各个组件。隔离结构130可以包括氧化硅、氮化硅、氮氧化硅、氟化物掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的材料。在一些实施例中，隔离结构130可以包括浅沟槽隔离(STI)部件。在一个实施例中，通过在鳍结构120的形成期间蚀刻衬底110中的沟槽来形成隔离结构130。之后可以用上述隔离材料填充沟槽，之后进行化学机械平坦化(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适结构的其他隔离结构也可以实现为隔离结构130。可选地，隔离结构130可以包括多层结构，例如，具有一个或多个热氧化物衬垫层。
半导体结构90还包括形成在每个鳍120的沟道区域中的三个侧上并且在每个鳍120的沟道区域中的三个侧与鳍120接合的栅极结构140。栅极结构140可以是伪栅极结构(例如包含氧化物栅极电介质和多晶硅栅电极)，或者它们可以是包含高k栅极电介质和金属栅电极的HKMG结构，其中HKMG结构通过替换伪栅极结构形成。虽然本文未示出，但是栅极结构140可以包括附加材料层，诸如位于鳍120上方的界面层、覆盖层、其他合适的层或它们的组合。
参考图1B，栅极结构140沿Y方向纵向取向，并且沿鳍长度方向，即X方向彼此分隔开。具体地，一些栅极结构140设置在器件区域100A中，其中栅极结构140在每个鳍120的沟道区域中接合鳍120。其他栅极结构140设置在与器件区域100A相邻设置的器件区域100B中，其中，器件区域100B包括隔离结构130。在许多实施例中，器件区域100A在形成金属栅极结构之后提供多个FinFET器件。
如本文所述，半导体结构90可以包括沿X方向纵向取向的多个鳍120和沿Y方向纵向取向的多个栅极结构140，即大致垂直于鳍120。在许多实施例中，如下面将详细讨论的，半导体结构90包括附加部件，诸如沿栅极结构140的侧壁设置的栅极间隔件、设置在栅极结构140上方的硬掩模层，以及许多其他部件。为简单起见，参考对应于图2至图3、图4A至图13A、图4B至图13B、图16A至图21A、图16B至图21B、图23A至图28A、图23B至图28B和图30A至图30B的截面图描述本发明的工艺步骤，其中半导体结构90的截面沿着虚线AA'截取，如图1A至图1B所示。
现在参考图2，栅极结构140可以包括伪栅电极200。伪栅电极200可以包括多晶硅材料，其将在下面更详细讨论的栅极替换工艺中被去除。栅极结构140还可以包括设置在栅电极200下方的栅极电介质，其在一些实施例中可以包括伪栅极电介质(例如氧化硅栅极电介质)，或者在其他实施例中可以包括高k栅极电介质。为简单起见，这里没有具体示出栅极电介质。
栅极结构140包括设置在伪栅电极200之上的硬掩模层210和220。在一些实施例中，硬掩模层210和220被配置为保护伪栅电极200免于受到后续工艺步骤的损坏。硬掩模层210和220均可以包括任何合适的介电材料，诸如含氮介电材料、含氧介电材料、其他合适材料或它们的组合。作为非限制性实例，硬掩模层210包括含氮介电材料，诸如氮化硅或金属氮化物，并且硬掩模层220包括含氧介电材料，诸如氧化硅或金属氧化物。
包括在栅极结构140中的硬掩模层210和220以及其他各个材料层可以通过任何合适的方法形成，诸如化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、低压化学汽相沉积(LP-CVD)、等离子体增强CVD(PE-CVD)、高密度等离子体CVD(HDP-CVD)、金属有机CVD(MO-CVD)、远程等离子CVD(RP-CVD)、等离子体增强CVD(PE-CVD)、低压CVD(LP-CVD)、原子层CVD(AL-CVD)、常压CVD(AP-CVD)、其他合适的方法或它们的组合。在一个实施例中，首先将栅极结构140的各个层沉积为毯式层。之后通过一系列光刻和蚀刻工艺图案化毯式层，从而去除部分毯式层并且将保持在隔离结构130和鳍120上方的剩余部分作为栅极结构140。
沿着栅极结构140的侧壁形成间隔件层230，并且在间隔件层230上方设置间隔件层240。间隔件层230和240均包括与包括在栅极结构140中的材料不同的材料。在一些实施例中，间隔件层230和240可以是硅、氧、氮和/或碳。间隔件层230和240在材料成分方面也可以彼此不同。例如，间隔件层230可以包括比间隔件层240更大量的碳。在一个非限制性实例中，间隔件层230可以包括碳氮化硅(SiCN)并且具有在约2纳米(nm)和约5nm之间的范围内的厚度，间隔件层240可以包括碳氮氧化硅(SiCON)，并且具有在约2纳米(nm)和约5nm之间的范围内的厚度。这些材料成分被配置为在后面的蚀刻工艺中优化蚀刻选择性，并且厚度范围被配置为调整稍后要形成的栅极间隔件的尺寸。然而，在其他实施例中，可以使用其他材料(或其他厚度)来实现间隔件层230和240。
间隔件层230和240的每个可以通过首先通过诸如CVD、PVD、ALD、其他合适的方法或它们的组合的方法在半导体结构90上方沉积毯式间隔材料来形成，并且之后实施各向异性蚀刻工艺以去除部分间隔件材料以形成间隔件层230和240。在一些实施例中，可以在栅极结构140和间隔件层230-240之间包括额外的间隔件层。
在间隔件层240上方形成伪层250。伪层250具有与间隔件层240不同的材料成分。作为非限制性实例，伪层250包括氮化硅(SiN)。伪层250可以用作后续N区域和P区域外延层生长工艺中的掩模。
现在参考图3，间隔件层230和240以及伪层250被图案化为设置在栅极结构140的侧壁上的栅极间隔件230和240。之后可以通过任何合适的技术形成S/D部件122，诸如蚀刻工艺以及随后的一个或多个外延工艺。在一个实例中，实施一个或多个蚀刻工艺(其中，图案化的伪层250用作掩模)以去除鳍结构120的部分以在其中形成凹槽(未示出)。可以实施清洁工艺以用氢氟酸(HF)溶液或其他合适的溶液清洁凹槽。随后实施一个或多个外延生长工艺以在凹槽中生长外延部件。每个S/D部件122可以适合于p型FinFET(例如p型外延材料)，或可选地适合于n型FinFET(例如n型外延材料)。p型外延材料可以包括一个或多个硅锗外延层(epi SiGe)，其中，硅锗掺杂有p型掺杂剂，诸如硼、锗、铟和/或其他p型掺杂剂。n型外延材料可以包括一个或多个硅(外延Si)或硅碳(外延SiC)的外延层，其中，硅或硅碳掺杂有n型掺杂剂，诸如砷、磷和/或其他n型掺杂剂。
图4A和图4B分别示出了器件区域100A和器件区域100B的截面图。器件区域100A和100B对应于不同类型的器件。例如，在一些实施例中，器件区域100A包括功能器件(例如功能晶体管)，而器件区域100B包括伪器件(例如伪晶体管)。在一些实施例中，伪器件不导电或不是电路的一部分，但是它是被配置为转变半导体结构90的总图案密度的组件。在一些其他实施例中，器件区域100A和100B中的一个包括存储器件(例如SRAM器件)，而器件区域100A和100B中的另一个包括逻辑器件(例如环形振荡器器件)。
如图4A至图4B所示，器件区域100A和100B中的半导体结构的部分包括栅极结构140(包括栅电极200和硬掩模层210-220)、栅极间隔件230-240和伪层250。然而，器件区域100A包括S/D部件122和栅极结构140设置在其上方的有源区域120，而器件区域100B包括栅极结构140设置在其上方的隔离结构130(例如STI)。注意，在该制造阶段已经去除了器件区域100A和100B中的伪层250。
参考图5A和图5B，在器件区域100A和100B中的栅极结构140上方形成衬垫270。衬垫270被配置为具有与栅极间隔件230和240不同的材料成分，从而使得在随后实施的蚀刻工艺中在衬垫270和栅极间隔件230和240之间存在蚀刻选择性。由于蚀刻选择性，可以在不去除栅极间隔件230-240的情况下去除衬垫270。衬垫270的去除将形成空气间隔件的部分，如下面更详细地讨论。
在一些实施例中，衬垫270包含SiO2。在一些实施例中，衬垫270具有在约0.3nm和约5nm之间的厚度280。选择衬垫270的材料成分以使其与栅极间隔件230和240具有足够的蚀刻选择性，而衬垫270的厚度范围被配置为控制稍后要形成的空气间隔件的尺寸(因为衬垫270的去除有利于形成气隙)。换句话说，衬垫270的厚度可以与稍后要形成的空气间隔件的横向尺寸正相关。
现在参考图6A和图6B，图案化的光刻胶掩模300形成在器件区域100A中，但不形成在器件区域100B中。在一些实施例中，形成图案化的光刻胶掩模300可以包括在半导体结构90上方形成底层，诸如底部抗反射涂层(BARC)，并且随后在底层上方形成光刻胶层。可以使用任何合适的方法图案化光刻胶层以形成暴露器件区域100B的图案化的光刻胶掩模300。在图案化工艺之后，之后可以通过任何合适的方法从器件区域100B去除底层，诸如使用任何合适的溶剂(例如高温硫酸过氧化物混合物(HTSPM)、稀释的氢氟酸(DHF)、其他合适的溶剂或它们的组合)的湿清洁工艺。
之后实施蚀刻工艺310。图案化的光刻胶掩模300在蚀刻工艺310期间用作蚀刻掩模，并且保护设置在其下方的各个层不被蚀刻。蚀刻工艺310还被配置为在衬垫270与栅极间隔件240和隔离结构130之间具有蚀刻选择性。因此，基本上去除了设置在器件区域100B中的衬垫270，而不损坏位于器件区域100B中的栅极间隔件240或隔离结构130。
现在参考图7A和图7B，去除图案化的光刻胶掩模300，例如使用光刻胶灰化或光刻胶剥离工艺。此后，实施蚀刻工艺330。蚀刻工艺330包括干蚀刻工艺或湿蚀刻工艺，并且被配置为部分地去除器件区域100A中的衬垫270，从而使得设置在S/D部件122上方的衬垫270的部分被去除，但是在实施蚀刻工艺330之后，仍然保留设置在栅极间隔件240的侧壁上的衬垫270的部分。蚀刻工艺330还可以减小衬垫270的厚度。因此，在实施蚀刻工艺330之前，衬垫270的剩余部分可以具有小于衬垫270的厚度280的厚度340(沿X方向测量)。在一些实施例中，厚度340在约0.3nm和约3nm之间的范围内。该厚度范围部分地解决了待形成的空气间隔件的横向尺寸(例如通过去除衬垫270)。换句话说，控制厚度340也将部分地调整空气间隔件的横向尺寸。注意，如果在实施蚀刻工艺330之前存在的话，则蚀刻工艺330还可以基本上去除器件区域100B中的衬垫270的残余物。
现在参考图8A和图8B，在器件区域100A和器件区域100B中沉积另一间隔件层350。间隔件层350可以通过合适的沉积工艺沉积，诸如CVD、PVD、ALD或它们的组合。间隔件层350沉积在栅极结构140、S/D部件122和隔离结构130上方。间隔件层350也沉积在器件区域100A中的衬垫层270的侧壁上以及器件区域100B中的栅极间隔件240的侧壁上。间隔件层350包括与栅极间隔件240的介电材料不同的介电材料，从而使得在随后的蚀刻工艺中在它们之间存在蚀刻选择性。间隔件层350还可以用作蚀刻停止层。在一些实施例中，间隔件层350的厚度在约2nm和约5nm之间的范围内。厚度范围被配置为使得间隔件层350可以充分地起到蚀刻停止层以及栅极间隔件的作用。
现在参考图9A和图9B，在器件区域100A和器件区域100B中的间隔件层350上方形成介电层370。在一些实施例中，介电层370包括氧化硅。在一些实施例中，使用例如可流动化学汽相沉积(FCVD)工艺的沉积工艺形成介电层370。
现在参考图10A和图10B，实施化学机械抛光(CMP)工艺390以平坦化器件区域100A和器件区域100B中的各个层的上表面。CMP工艺390去除硬掩模层210和220，并且部分地去除栅极间隔件230-240、衬垫270、间隔件层350和介电层370。间隔件层350现在被分解成栅极间隔件350。在实施CMP工艺390之后，栅极间隔件230-240、衬垫270、栅极间隔件350和介电层370都具有基本上共面的上表面。
现在参考图11A和图11B，可以实施一个或多个蚀刻工艺400以去除器件区域100A和器件区域100B中的栅电极200。蚀刻工艺400可以被配置为在栅电极200和其他层之间具有蚀刻选择性，从而使得栅电极200被蚀刻掉而基本上不影响其他层。因此，在器件区域100A和器件区域100B中都形成开口420。
现在参考图12A和图12B，实施栅极替换工艺430以在每个开口420中形成金属栅电极440。金属栅电极440可以包括功函金属层和体导电层(也称为填充金属)。在一些实施例中，功函金属层可以包括p型或n型功函材料，诸如TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr或它们的组合。在一些实施例中，体导电层可以包括Cu、W、Al、Ru、Co或它们的组合。
虽然为了简单起见未在此具体示出，但是可以在栅极替换工艺430之前或期间在金属栅电极440之下形成高k介电层。高k介电层包括介电常数大于氧化硅的介电材料。在一些实施例中，高k介电层可以包括氧化铪(HfO2)、氧化锆(ZrO2)、氧化镧(La2O3)、氧化钛(TiO2)、氧化钇(Y2O3)、钛酸锶(SrTiO3)或它们的组合。此外，可以形成诸如界面层、阻挡层、硬掩模层或它们的组合的附加层。还应当理解，栅极替换工艺可以包括实施CMP工艺以从金属栅电极440(或其他材料)去除多余材料，以平坦化半导体结构90的顶面。
现在参考图13A和图13B，可以实施一个或多个蚀刻工艺450。蚀刻工艺可以使用HF、H2O、He和/或N2作为蚀刻剂。衬垫270被配置为在蚀刻工艺450中具有高蚀刻速率，例如蚀刻速率大于介电层370、栅极间隔件350和230以及金属栅电极440。因此，可以非常快速地去除器件区域100A中的衬垫270。因此，衬垫270的去除在器件区域100A中的栅极间隔件240旁边形成沟槽，这允许栅极间隔件240不仅从顶部而且也从侧面蚀刻。换句话说，栅极间隔件240以二维方式被蚀刻：从顶部到底部方向，以及从侧面方向。因此，也可以快速去除器件区域100A中的栅极间隔件240。在一些实施例中，器件区域100A中的栅极间隔件240被完全去除。因此，与器件区域100A中的栅极结构140相邻地形成空气间隔件(气隙)470。
同时，器件区域100B没有衬垫270。因此，在蚀刻工艺450期间，从顶部(但不是从侧面)蚀刻器件区域100B中的栅极间隔件240。因此，即使掉器件区域100A中的栅极间隔件240可以被完全蚀刻掉之后，器件区域100B中的栅极间隔件240也仅被部分地蚀刻。如图13B所示，栅极间隔件240的部分去除使得在器件区域100B中形成与栅极结构140相邻的较浅(与空气间隔件470相比)的空气间隔件480。换句话说，器件区域100A中的空气间隔件470形成为比器件区域100B中的空气间隔件480更深和更宽。例如，空气间隔件470的每个均可以具有垂直尺寸(例如深度)475和横向尺寸(例如宽度)476，并且空气间隔件480的每个均可以具有垂直尺寸(例如深度)485和横向尺寸(例如宽度)486。根据本发明的各个方面，垂直尺寸475大于垂直尺寸485，并且在一些实施例中横向尺寸476大于横向尺寸486，但在其他实施例中横向尺寸476小于横向尺寸486。在一些实施例中，尺寸485和475之间的比率(例如尺寸485除以尺寸475)在约0:1和约3:10之间的范围内。在一些实施例中，尺寸486和476之间的比率(例如尺寸486除以尺寸476)在约1:10和约4:1之间的范围内。调整这些范围以优化空气间隔件470和480的介电值。
可以通过调整蚀刻工艺450的参数来至少部分地调整垂直尺寸475和485，并且可以通过配置衬垫270和栅极间隔件240的厚度来至少部分地调整横向尺寸476和486。为了优化不同器件区域100A和100B中的器件性能，空气间隔件470和480的不同(和可调整的)深度和宽度允许空气间隔件470和480的介电值对于器件区域100A和100B中的不同类型的器件分别不同地配置。
在空气间隔件470的高宽比较高的实施例中，衬垫270的实施方式有助于形成空气间隔件470。在这方面，高宽比可以定义为垂直尺寸475除以横向尺寸476。当高宽比高时，例如大于或等于约10:1，可能难以完全蚀刻掉器件区域100A中的栅极间隔件240(在完全去除栅极间隔件240可能是期望的情况下)。如上所述，衬垫270被配置为易于蚀刻，并且其在栅极间隔件240之前的去除允许更高效并且更有效地实施间隔件240的蚀刻。此外，除了栅极间隔件240之外，衬垫270的存在降低了高宽比(因为它有效地增加了空气间隔件的横向尺寸476)，这使得蚀刻也更容易。由于这些原因，根据本发明，空气间隔件470的形成更容易。另外，在器件区域100A中而不在器件区域100B中选择性地实现衬垫270允许空气间隔件470和480的深度或垂直尺寸被单独或分开调整。例如，空气间隔件470可以形成为具有一种尺寸，而空气间隔件480可以形成为具有另一尺寸，这是由于器件区域100B中的栅极间隔件240的不完全去除。
除了在不同的器件区域中实现高高宽比的空气间隔件和可调整的空气间隔件尺寸，本发明还减少了栅极结构140的潜在坍塌。在这方面，在一些实施例中，栅极结构140也可能需要以高高宽比(栅极结构的高度超过栅极结构的宽度)形成，特别是器件区域100B中的栅极结构。高高宽比转换成栅极结构140的高重心，并且栅极结构140在半导体制造期间也可能更容易受到各种力的影响，诸如毛细管力或其他运动，这可能导致栅极结构140的坍塌。在一些情况下，蚀刻工艺450还可能有助于栅极结构140的潜在坍塌，特别是在传统工艺中，为了形成所需的空气间隔件必须在更长的时间内实施蚀刻工艺。本发明解决了这些问题，因为蚀刻工艺450不需要实施很长时间以形成所需的空气间隔件470和480。另外，空气间隔件480形成为不具有这种深的垂直尺寸485(由于栅极间隔件240的不完全去除)的事实也降低了栅极结构140在器件区域100B中坍塌的可能性，因为栅极结构140的下部至少部分地被器件区域100B中的栅极间隔件240的其余部分有效地“保持”在适当位置。
图14A至图14B和图15A至图15B分别示出了对应于图12A至图12B和图13A至图13B的半导体结构90的顶视图。如图14A所示，衬垫270设置在器件区域100A中的栅极间隔件240和350之间。如图14B所示，器件区域100B没有衬垫270(因为它已经在上面参考图6B讨论的早期蚀刻工艺310中被去除)。因此，栅极间隔件240设置在栅极间隔件230和350之间。
如图15A所示，衬垫270的去除有利于栅极间隔件240的蚀刻(例如从顶部方向和从侧面方向)，这在器件区域100A中的栅极间隔件230和350之间形成空气间隔件470。同时，如图15B所示，器件区域100B中缺少衬垫270意味着与器件区域100A相比栅极间隔件240被更慢地蚀刻。因此，空气间隔件480形成在器件区域100B中的栅极间隔件230和350之间。如上面参考图13A至图13B所讨论的，空气间隔件480比空气间隔件470更浅并且更窄。
应当理解，虽然上面的讨论示出了衬垫270形成在栅极间隔件240和栅极间隔件350之间，但是不需要。在其他实施例中，衬垫270也可以形成在栅极间隔件230和栅极间隔件240之间。例如，衬垫270可以形成在栅极间隔件230上，并且之后栅极间隔件240可以形成在衬垫270上。这不会影响衬垫270的预期功能，因为衬垫270的去除仍将有助于栅极间隔件240的侧向蚀刻，尽管是从不同的侧向方向。下面参考图31A至图35A和图31B至图35B更详细地讨论本发明的该实施例。
图16A至图16B至图22A至图22B示出了本发明的可选实施例。出于一致性和清楚性的原因，在所有实施例中出现的类似元件标记为相同。在该可选实施例中，除了没有形成衬垫270之外，该工艺与对应于图3A至图3B至图15A至图15B的实施例基本相同。更详细地，图16A和16B中所示的半导体结构对应于图4A和4B中所示的半导体结构。例如，栅极间隔件230和240已经形成在器件区域100A和器件区域100B中。
现在参考图17A和图17B，形成图案化的光刻胶掩模500以覆盖器件区域100B但不覆盖器件区域100A。之后将掺杂工艺510施加到在器件区域100A中暴露的半导体结构90。掺杂工艺510将掺杂剂注入到栅极间隔件240中以将器件区域100A中的栅极间隔件240转换成在后面的蚀刻工艺中也易于蚀刻的材料。换句话说，转换的栅极间隔件240的功能类似于上面讨论的衬垫层270，因为它们具有比诸如栅极间隔件230或350的其他组件更高的蚀刻速率，这有利于形成空气间隔件。
在一些实施例中，掺杂工艺510将氧或磷作为掺杂剂注入到栅极间隔件240中。在一些实施例中，器件区域100A中的栅极间隔件240的总厚度的20％-100％被转换。同时，由于器件区域100B中的栅极间隔件240受到图案化的光刻胶掩模500的保护，所以它们没有注入掺杂剂。因此，器件区域100A中的栅极间隔件240具有与器件区域100B中的栅极间隔件240不同的特性(例如关于蚀刻速率)。
现在参考图18A和图18B，例如通过灰化或剥离工艺去除图案化的光刻胶掩模500。此后，在器件区域100A和器件区域100B中形成间隔件层350(以上参考图8A至图8B讨论)。由于在器件区域100A中没有形成衬垫270，所以间隔件层350形成在间隔件层240上。
现在参考图19A和图19B，在器件区域100A和器件区域100B中的间隔件层350上方形成介电层370。实施CMP工艺以平坦化器件区域100A和器件区域100B中的各个层的上表面。间隔件层350现在被分解成栅极间隔件350，其具有与栅极间隔件230-240和介电层370基本上共面的上表面。此后，实施一个或多个蚀刻工艺400以去除器件区域100A和器件区域100B中的栅电极200，其在器件区域100A和器件区域100B中形成开口420。
现在参考图20A和图20B，实施栅极替换工艺430以在每个开口420中形成金属栅电极440。金属栅电极440可以包括功函金属层和体导电层(也称为填充金属)。
现在参考图21A和图21B，可以实施一个或多个蚀刻工艺450。蚀刻工艺可以使用HF、H2O、He和/或N2作为蚀刻剂。如上所述，在用掺杂剂处理之后，器件区域100A中的栅极间隔件240在蚀刻工艺450中具有高蚀刻速率，例如蚀刻速率大于器件区域100B中的栅极间隔件240、介电层370、栅极间隔件230和金属栅电极440。这样，可以非常快速地去除器件区域100A中的栅极间隔件240。
栅极间隔件240的去除在器件区域100A中形成空气间隔件(气隙)570。每个空气间隔件570具有垂直尺寸575和横向尺寸576。与先前实施例中形成的空气间隔件470相比(如图13A所示)，空气间隔件570可以具有基本相似的垂直尺寸但是具有较小的横向尺寸，这是由于缺少衬垫270。换句话说，垂直尺寸575可以近似等于垂直尺寸475(见图13A)，而横向尺寸576可以小于横向尺寸476(见图13A)。当然，这仅是一个非限制性的实例。在其他实施例中，可以通过最初沉积较厚的间隔件层240来增加空气间隔件570的横向尺寸576。
同时，器件区域100B中的栅极间隔件240未用掺杂剂处理。因此，在蚀刻工艺450期间以较慢的蚀刻速率(与器件区域100A中的栅极间隔件240相比)蚀刻器件区域100B中的栅极间隔件240。因此，即使在器件区域100A中的栅极间隔件240被完全蚀刻掉之后，器件区域100B中的栅极间隔件240也仅被部分蚀刻。
如图21B所示，部分去除器件区域100B中的栅极间隔件240使得在器件区域100B中形成较浅的空气间隔件580，与器件区域100A中的较深的空气间隔件570相对。换句话说，器件区域100A中的空气间隔件570形成为比器件区域100B中的空气间隔件580更深(但不一定更宽)。例如，空气间隔件580的每个可以具有垂直尺寸585和横向尺寸586。根据本发明的各个方面，垂直尺寸575大于垂直尺寸585，但是横向尺寸576可以与横向尺寸586大致相同。在一些实施例中，垂直尺寸585和垂直尺寸575之间的比率可以在约0:1和约3:10之间的范围内。
同样，可以通过调整蚀刻工艺450的参数来至少部分地调整垂直尺寸575和585，并且可以通过配置初始沉积的间隔件层240的厚度来至少部分地调整横向尺寸576和586。为了优化不同器件区域100A和100B中的器件性能，空气间隔件570和580的不同(和可调整的)深度和宽度允许空气间隔件570和580的介电值对于器件区域100A和100B中的不同类型的器件而分别不同地配置。另外，可选实施例还减小了栅极结构140坍塌的可能性，其原因类似于上面结合图3A至图15A和图3B至图15B的实施例所讨论的。
在这个制造阶段的半导体结构的顶视图也在图22A和图22B中示出。图22A至图22B中的顶视图基本上类似于图15A至图15B中所示的顶视图，除了图22A中所示的空气间隔件570可以比图15A中所示的空气间隔件470窄之外。
图22A至图22B至图23A至图23B示出了本发明的又一可选实施例。出于一致性和清楚性的原因，在所有实施例中出现的相同元件标记为相同。在该可选实施例中，工艺步骤类似于对应于图16A至图16B至图22A至图22B的实施例，除了应用掺杂工艺来处理器件区域100B中的栅极间隔件240，而不是处理器件区域100A中的栅极间隔件240之外。更详细地，图23A和图23B中所示的半导体结构对应于图16A和图16B(或图4A和图4B)中所示的半导体结构。例如，栅极间隔件230和240已经形成在器件区域100A和器件区域100B中的栅极结构140的侧壁上。
现在参考图24A和24B，形成图案化的光刻胶掩模600以覆盖器件区域100A但不覆盖器件区域100B。之后将掺杂工艺610施加到在器件区域100B中暴露的半导体结构90。掺杂工艺610将掺杂剂注入到栅极间隔件240中，以将器件区域100B中的栅极间隔件240转换为在后面的蚀刻工艺中难以蚀刻的材料。换句话说，掺杂工艺610延迟器件区域100B中处理的栅极间隔件240的蚀刻速率。
在一些实施例中，掺杂工艺610将碳、氮、硼或氟作为掺杂剂注入到栅极间隔件240中。在一些实施例中，器件区域100B中的栅极间隔件240的总厚度的20％-100％被转换。同时，由于器件区域100A中的栅极间隔件240受到图案化的光刻胶掩模600的保护，因此它们没有注入掺杂剂。因此，器件区域100A中的栅极间隔件240具有比器件区域100B中的栅极间隔件240更低的蚀刻速率。
现在参考图25A和图25B，例如通过灰化或剥离工艺去除图案化的光刻胶掩模600。此后，在器件区域100A和器件区域100B中形成间隔件层350(以上参考图8A至图8B讨论)。由于在器件区域100A中没有形成衬垫270，所以间隔件层350形成在间隔件层240上。
现在参考图26A和图26B，在器件区域100A和器件区域100B中的间隔件层350上方形成介电层370。实施CMP工艺以平坦化器件区域100A和器件区域100B中的各个层的上表面。间隔件层350现在被分解成栅极间隔件350，其具有与栅极间隔件230-240和介电层370基本共面的上表面。此后，实施一个或多个蚀刻工艺400以去除器件区域100A和器件区域100B中的栅电极200，其在器件区域100A和器件区域100B中形成开口420。
现在参考图27A和图27B，实施栅极替换工艺430以在每个开口420中形成金属栅电极440。金属栅电极440可以包括功函金属层和体导电层(也称为填充金属)。
现在参考图28A和图28B，可以实施一个或多个蚀刻工艺450。蚀刻工艺可以使用HF、H2O、He和/或N2作为蚀刻剂。如上所述，在用掺杂剂处理之后，器件区域100B中的栅极间隔件240在蚀刻工艺450中具有较慢的蚀刻速率，例如，蚀刻速率小于器件区域100A中的栅极间隔件、介电层370、栅极间隔件230和金属栅电极440的蚀刻速率。因此，即使在实施蚀刻工艺450之后，可以完全去除器件区域100A中的栅极间隔件240，而栅极间隔件240的部分仍然可以保留在器件区域100B中。
栅极间隔件240的去除在器件区域100A中形成空气间隔件(气隙)670，并且栅极间隔件240的部分去除在器件区域100B中形成气隙680。由于器件区域100B中的栅极间隔件240的更大抗蚀刻性，形成在器件区域100B中的空气间隔件680可以具有比形成在器件区域100A中的空气间隔件670更小的深度。换句话说，对应于图16A至图16B至图22A至图22B的实施例处理器件区域100A中的栅极间隔件240以提高它们的蚀刻速率，图23A至图23B至图28A至图28B中描述的实施例通过处理器件区域100B中的栅极间隔件240来做相反的操作，以使它们更抗蚀刻。然而，两个实施例实现的最终结果可能仍然相似-器件区域100A中的空气间隔件大于器件区域100B中的空气间隔件。
例如，如图28A至图28B所示，器件区域100A中的空气间隔件670的每个均可以具有垂直尺寸675和横向尺寸676，而器件区域100B中的空气间隔件680每个均可以具有垂直尺寸685和横向尺寸686。类似于先前讨论的实施例，垂直尺寸675大于垂直尺寸685，并且横向尺寸676可以类似于横向尺寸686。同样如上所述，这些尺寸的值是可调整的，并且为了优化不同器件区域100A和100B中的器件性能，空气间隔件670和680的不同(和可调整的)深度和宽度允许空气间隔件670和680的介电值对于器件区域100A和100B中的不同类型的器件而分别不同地配置。此外，器件区域100B中的栅极结构140不太可能由于与上面结合先前实施例讨论的那些类似的原因而坍塌。
在这个制造阶段的半导体结构的顶视图也在图29A和图29B中示出。图29A至图29B中的顶视图基本上类似于图22A至图22B中所示的顶视图，除了器件区域100B中的栅极间隔件240是掺杂的，而在图22A至图22B所示的实施例中掺杂器件区域100A中的栅极间隔件240之外。
不论实施哪个实施例来形成空气间隔件，应当理解，可以实施额外的工艺步骤以完成半导体结构90的制造。例如，现在参考图30A和图30B，可以在介电层370、栅极间隔件230和350以及金属栅电极440上方形成覆盖层700。覆盖层700还部分地填充空气间隔件470和480(并且类似地填充空气间隔件570-580和670-680)。在一些实施例中，覆盖层700的部分填充空气间隔件470-480的部分可以构成空气间隔件470或480的总深度(例如垂直尺寸475或485)的约5％至50％。在一些实施例中，覆盖层700可以包括介电材料，例如氮化物材料。
图31A至图35A和图31B至图35B示出了本发明的另一可选实施例的截面侧视图。在该可选实施例中，工艺步骤基本上类似于上面结合图2至图3和图4A至图4B至图15A至图15B讨论的实施例，除了衬垫270形成在间隔件层230和间隔件层240之间，例如在形成间隔件层240之前形成在间隔件层230上之外。更详细地说，图31A至图31B中的制造阶段类似于图4A至图4B中所示的制造阶段，除了衬垫270(而不是间隔件层240)形成在器件区域100A中的间隔件层230上之外。可以通过首先在器件区域100A和器件区域100B中的间隔件层230上沉积衬垫270来实现衬垫270的选择性形成(形成在器件区域100A中但不形成在器件区域100B中)，并且之后使用光刻胶掩模来保护器件区域100A中的衬垫270的部分，同时蚀刻掉器件区域100B中的衬垫270的部分。还当理解，尚未在该制造阶段形成源极/漏极部件122。
现在参考图32A至图32B，在器件区域100A中的衬垫270上和器件区域100B中的间隔件层230上沉积间隔件层240。之后，在间隔件层240上形成伪层250。如上所述，伪层250可以包括诸如氮化硅的介电材料，并且可以用于限定N外延层和P外延层。
现在参考图33A至图33B，在P和N外延层限定之后去除伪层250，并且在器件区域100A中形成源/漏部件122。之后在间隔件层240上方形成间隔件层350，并且之后在间隔件层350上方形成介电层370。
现在参考图34A至图34B，实施类似于上述CMP工艺390的CMP工艺以平坦化层230、240、270、350和370的上表面。之后实施栅极替换工艺430以用金属栅电极440替换器件区域100A和器件区域100B中的伪栅电极200。
现在参考图35A至图35B，实施一个或多个蚀刻工艺450以蚀刻掉器件区域100A中的衬垫270和间隔件层240，以及部分地蚀刻掉器件区域100B中的间隔件层240。分别在器件区域100A和100B中形成空气间隔件470和480。在该制造阶段，半导体结构90基本上类似于图13A至图13B中形成的半导体结构90。同样，图13A至图13B所示实施例和图35A至图35B所示实施例之间的区别在于衬垫270的位置被切换。然而，由于最终通过蚀刻工艺450去除衬垫270，所以两个实施例中的半导体结构90不仅在截面图中而且在图15A至图15B所示的顶视图中，具有基本相同的器件结构。
图36是示出根据本发明的实施例的制造半导体器件的方法800的流程图。方法800包括步骤810，在第一器件区域中形成第一器件，该第一器件包括：第一栅极、第一介电间隔件、第二介电间隔件、第三介电间隔件、以及设置在第一介电间隔件和第二介电间隔件之间或者设置在第二介电间隔件和第三介电间隔件之间的衬垫。在一些实施例中，第一器件是功能器件，第二器件是伪器件。在一些实施例中，第一器件形成在有源区域上方，第二器件形成在电隔离区域上方。
方法800包括步骤820，在第二器件区域中形成第二器件，该第二器件包括：第二栅极、第四介电间隔件、第五介电间隔件和第六介电间隔件。
方法800包括对第一器件和第二器件实施一个或多个蚀刻工艺的步骤830。一个或多个蚀刻工艺通过去除衬垫和第二介电间隔件而在第一器件区域中形成第一空气间隔件。一个或多个蚀刻工艺还通过部分地去除第二器件区域中的第五介电间隔件而在第二器件区域中形成第二空气间隔件。在一些实施例中，一个或多个蚀刻工艺形成第一空气间隔件和第二空气间隔件，以具有不同的垂直尺寸或不同的横向尺寸。
在一些实施例中，形成第一器件包括在一个或多个蚀刻工艺中形成具有比第一介电间隔件、第二介电间隔件和第三介电间隔件更大的蚀刻速率的衬垫。
在一些实施例中，衬垫通过以下方式形成：在第一器件区域和第二器件区域中沉积衬垫层；并且去除设置在第二器件区域中的衬垫的部分，而不去除设置在第一器件区域中的衬垫的部分。
图37是示出根据本发明另一实施例的制造半导体器件的方法900的流程图。方法900包括在第一栅极上方和第二栅极上方形成第一介电间隔件的步骤910。第一栅极设置在第一器件区域中，并且第二栅极设置在第二器件区域上方。
方法900包括在第一介电间隔件上方形成第二介电间隔件的步骤920。
方法900包括掺杂第二介电间隔件的部分的步骤930。第二介电间隔件的掺杂部分和未掺杂部分具有不同的蚀刻速率。
方法900包括在第二介电间隔件的掺杂部分和未掺杂部分上方形成第三介电间隔件的步骤940。
方法900包括步骤950：蚀刻第一器件区域中的第二介电间隔件以形成第一空气间隔件并且蚀刻第二器件区域中的第二介电间隔件以形成第二空气间隔件。由于第二介电间隔件的掺杂和未掺杂部分之间的不同蚀刻速率，第一空气间隔件和第二空气间隔件蚀刻为具有不同的尺寸。在一些实施例中，第一空气间隔件和第二空气间隔件形成为具有不同的垂直尺寸。
在一些实施例中，掺杂第二介电间隔件的部分包括掺杂第一器件区域中的第二介电间隔件的部分。第二介电间隔件的掺杂部分比第二介电间隔件的未掺杂部分具有更大的蚀刻速率。在一些实施例中，掺杂包括用氧或磷作为掺杂剂来掺杂第二介电间隔件的部分。
在一些其它实施例中，掺杂第二介电间隔件的部分包括掺杂第二器件区域中的第二介电间隔件的部分。第二介电间隔件的掺杂部分比第二介电间隔件的未掺杂部分具有更低的蚀刻速率。在一些实施例中，掺杂包括用碳、氮、硼或氟作为掺杂剂来掺杂第二介电间隔件的部分。
总之，本发明采用多种技术来促进空气间隔件的形成。例如，在第一实施例中，本发明在半导体结构的所选第一区域中的介电栅极间隔件之间形成衬垫。衬垫的材料成分被配置为具有高蚀刻速率。因此，可以在蚀刻工艺中容易地去除衬垫以形成空气间隔件。衬垫的去除还暴露了一个栅极间隔件的侧壁，这允许栅极间隔件在半导体结构的第一区域中被更有效地蚀刻掉。在第二实施例中，实施掺杂工艺以选择性地处理半导体结构的第一区域(但不是第二区域)中的介电栅极间隔件，其中，需要去除处理的介电栅极间隔件以形成空气间隔件。掺杂工艺加速了处理的介电栅极间隔件的蚀刻速率。因此，当实施蚀刻工艺以形成空气间隔件时，可以在第一区域中形成比在第二区域中更大的空气间隔件。在第三实施例中，实施掺杂工艺以选择性地处理半导体结构的第二区域(但不是第一区域)中的介电栅极间隔件，其中需要去除处理的介电栅极间隔件以形成空气间隔件。掺杂工艺延迟了处理的介电栅极间隔件的蚀刻速率。因此，当实施蚀刻工艺以形成空气间隔件时，可以在第一区域中形成比在第二区域中更大的空气间隔件。
基于以上讨论，可以看出，本发明提供优于传统空气间隔件的许多优势。然而，应当理解，不是所有的优势都已经在此处讨论，不同的实施例可以提供不同的优势，并且没有特定的优势对所有实施例都是需要的。一个优势是本发明更容易形成空气间隔件，特别是当空气间隔件需要高高宽比时。而传统的空气间隔件形成方法可能难以利用所需的蚀刻来形成空气间隔件，本发明的实施例通过实施可易于去除的衬垫来促进空气间隔件蚀刻工艺，并且衬垫的去除允许介电间隔件不仅从顶部而且从侧面(使用衬垫的位置)被蚀刻。因此，可以更高效且更有效地实施空气间隔件蚀刻工艺。另一个优势是本发明允许空气间隔件的深度和/或宽度针对不同的器件区域灵活地调整。例如，在实施衬垫的实施例中，具有衬垫的器件区域可以最终具有空气间隔件，该空气间隔件比没有衬垫的器件区域更深并且更宽。作为另一实例，在实施掺杂工艺以处理要去除的介电间隔件的实施例中，处理介电间隔件的器件区域可能最终有比未处理介电间隔件的其他器件区域更深或更浅的空气间隔件，取决于掺杂工艺是否加速或延迟处理的介电间隔件的蚀刻速率。无论如何，具有不同并且可以配置的空气间隔件尺寸允许介电值针对其相应的器件区域中的间隔件进行优化。另一个优势是降低了栅极结构(特别是高而窄的栅极结构)坍塌的风险。这可能至少部分归因于更有效的空气间隔件蚀刻，和/或实际上，即使在空气间隔件蚀刻到适当的位置之后，介电间隔件的一些部分可以保留在一些区域中，这可以帮助将栅极结构保持在适当的位置。其他优势可以包括与现有制造工艺的兼容性以及实施的简易性和低成本。
上述先进的光刻工艺、方法和材料可以用于许多应用，包括鳍式场效应晶体管(FinFET)。例如，可以图案化鳍以在部件之间产生相对紧密的间隔，对于该间隙，上述公开内容非常适合。另外，可以根据上述公开内容工艺用于形成FinFET的鳍的间隔件，也称为芯轴。
本发明的一个方面涉及半导体器件。半导体器件包括第一器件和第二器件。第一器件包括形成在有源区域上方的第一栅极结构和与第一栅极结构相邻设置的第一空气间隔件。第二器件包括形成在隔离结构上方的第二栅极结构和第二栅极结构相邻设置的第二空气间隔件。第一空气间隔件和第二空气间隔件具有不同的尺寸。
在一些实施例中，所述第一空气间隔件具有比所述第二空气间隔件更大的垂直尺寸。在一些实施例中，所述第一空气间隔件具有比所述第二空气间隔件更大的横向尺寸。在一些实施例中，半导体器件还包括：第一介电间隔件、第二介电间隔件、第三介电间隔件和第四介电间隔件，其中：所述第一空气间隔件设置在所述第一介电间隔件和所述第二介电间隔件之间；以及所述第二空气间隔件设置在所述第三介电间隔件和所述第四介电间隔件之间。在一些实施例中，所述第一介电间隔件和所述第二介电间隔件具有不同的材料成分；以及所述第三介电间隔件和所述第四介电间隔件具有不同的材料成分。在一些实施例中，半导体器件还包括：设置在所述第二空气间隔件下方但不设置在所述第一空气间隔件下方的第五介电间隔件，其中，所述第五介电间隔件具有与所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件或所述第四介电间隔件不同的材料成分。在一些实施例中，所述第五介电间隔件含有一种或多种掺杂剂。在一些实施例中，所述第一器件是功能器件，并且所述第二器件是伪器件。本发明的另一方面涉及方法。该方法包括在第一器件区域中形成第一器件，该第一器件包括：第一栅极、第一介电间隔件、第二介电间隔件、第三介电间隔件以及设置在第一介电间隔件和第二介电间隔件之间或者设置在第二介电间隔件和第三介电间隔件之间的衬垫。该方法还包括在第二器件区域中形成第二器件，该第二器件包括：第二栅极、第四介电间隔件、第五介电间隔件和第六介电间隔件。该方法还包括对第一器件和第二器件实施一个或多个蚀刻工艺。一个或多个蚀刻工艺通过去除衬垫和第二介电间隔件在第一器件区域中形成第一空气间隔件。一个或多个蚀刻工艺通过部分地去除第二器件区域中的第五介电间隔件而在第二器件区域中形成第二空气间隔件。
在一些实施例中，所述第一器件是功能器件，并且所述第二器件是伪器件。在一些实施例中，所述第一器件形成在有源区域上方；以及所述第二器件形成在电隔离区域上方。在一些实施例中，形成所述第一器件包括形成衬垫，所述衬垫在一个或多个蚀刻工艺中形成比所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件具有更大的蚀刻速率。在一些实施例中，所述衬垫通过以下形成：在所述第一器件区域和所述第二器件区域中沉积衬垫层；以及去除所述衬垫的设置在所述第二器件区域中的部分，但不去除所述衬垫的设置在所述第一器件区域中的部分。在一些实施例中，所述一个或多个蚀刻工艺形成具有不同的垂直尺寸或不同的横向尺寸的所述第一空气间隔件和所述第二空气间隔件。
本发明的又一方面涉及方法。该方法包括在第一栅极上方和第二栅极上方形成第一介电间隔件，第一栅极设置在第一器件区域中，以及第二栅极设置在第二器件区域上方。该方法包括在第一介电间隔件上方形成第二介电间隔件。该方法包括掺杂第二介电间隔件的部分。第二介电间隔件的掺杂部分和未掺杂部分具有不同的蚀刻速率。该方法包括在第二介电间隔件的掺杂部分和未掺杂部分上方形成第三介电间隔件。该方法包括在第一器件区域中蚀刻第二介电间隔件以形成第一空气间隔件并且在第二器件区域中蚀刻第二介电间隔件以形成第二空气间隔件。由于第二介电间隔件的掺杂和未掺杂部分之间的不同蚀刻速率，第一空气间隔件和第二空气间隔件蚀刻为具有不同的尺寸。
在一些实施例中，掺杂所述第二介电间隔件的部分包括掺杂所述第一器件区域中的所述第二介电间隔件的部分，并且其中，所述第二介电间隔件的掺杂部分比所述第二介电间隔件的未掺杂部分具有更大的蚀刻速率。在一些实施例中，所述掺杂包括用氧或磷作为掺杂剂来掺杂所述第二介电间隔件的部分。在一些实施例中，掺杂所述第二介电间隔件的部分包括掺杂所述第二器件区域中的所述第二介电间隔件的部分，并且其中，所述第二介电间隔件的掺杂部分的蚀刻速率低于所述第二介电间隔件的未掺杂部分的蚀刻速率。在一些实施例中，所述掺杂包括用碳、氮、硼或氟作为掺杂剂来掺杂所述第二介电间隔件的部分。在一些实施例中，所述第一空气间隔件和所述第二空气间隔件形成为具有不同的垂直尺寸。
上面概述了若干实施例的部件，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种半导体器件，包括：
第一器件，包括：
第一栅极结构，形成在有源区域上方；以及
第一空气间隔件，与所述第一栅极结构相邻设置；以及
第二器件，包括：
第二栅极结构，形成在隔离结构上方，所述第二栅极结构包括栅电极；以及
第二空气间隔件，与所述第二栅极结构相邻设置；
其中，所述第一空气间隔件所具有的垂直尺寸大于所述第二空气间隔件所具有的垂直尺寸，并且所述第二空气间隔件高于所述栅电极的底面。
2.根据权利要求1所述的半导体器件，其中，所述第二空气间隔件的垂直尺寸和所述第一空气间隔件的垂直尺寸之间的比率在0:1和3:10之间的范围内。
3.根据权利要求1所述的半导体器件，其中，所述第一空气间隔件具有比所述第二空气间隔件更大的横向尺寸。
4.根据权利要求1所述的半导体器件，还包括：第一介电间隔件、第二介电间隔件、第三介电间隔件和第四介电间隔件，其中：
所述第一空气间隔件设置在所述第一介电间隔件和所述第二介电间隔件之间；以及
所述第二空气间隔件设置在所述第三介电间隔件和所述第四介电间隔件之间。
5.根据权利要求4所述的半导体器件，其中：
所述第一介电间隔件和所述第二介电间隔件具有不同的材料成分；以及
所述第三介电间隔件和所述第四介电间隔件具有不同的材料成分。
6.根据权利要求5所述的半导体器件，还包括：设置在所述第二空气间隔件下方但不设置在所述第一空气间隔件下方的第五介电间隔件，其中，所述第五介电间隔件具有与所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件或所述第四介电间隔件不同的材料成分。
7.根据权利要求6所述的半导体器件，其中，所述第五介电间隔件含有一种或多种掺杂剂。
8.根据权利要求1所述的半导体器件，其中，所述第一器件是功能器件，并且所述第二器件是伪器件。
9.一种形成半导体器件的方法，包括：
在第一器件区域中形成第一器件，所述第一器件包括：第一栅极、第一介电间隔件、第二介电间隔件、第三介电间隔件以及设置在所述第一介电间隔件和所述第二介电间隔件之间或在所述第二介电间隔件和所述第三介电间隔件之间的衬垫；
在第二器件区域中形成第二器件，所述第二器件包括：第二栅极、第四介电间隔件、第五介电间隔件和第六介电间隔件；以及
对所述第一器件和所述第二器件实施一个或多个蚀刻工艺，其中，所述一个或多个蚀刻工艺通过去除所述衬垫和所述第二介电间隔件在所述第一器件区域中形成第一空气间隔件，并且其中一个或多个蚀刻工艺通过部分地去除所述第二器件区域中的所述第五介电间隔件而在所述第二器件区域中形成第二空气间隔件，
其中，所述第一空气间隔件所具有的垂直尺寸大于所述第二空气间隔件所具有的垂直尺寸，并且所述第二空气间隔件高于所述第二栅极的底面。
10.根据权利要求9所述的方法，其中，所述第一器件是功能器件，并且所述第二器件是伪器件。
11.根据权利要求10所述的方法，其中：
所述第一器件形成在有源区域上方；以及
所述第二器件形成在电隔离区域上方。
12.根据权利要求9所述的方法，其中，形成所述第一器件包括形成衬垫，所述衬垫在一个或多个蚀刻工艺中比所述第一介电间隔件、所述第二介电间隔件、所述第三介电间隔件具有更大的蚀刻速率。
13.根据权利要求9所述的方法，其中，所述衬垫通过以下形成：
在所述第一器件区域和所述第二器件区域中沉积衬垫层；以及
去除所述衬垫的设置在所述第二器件区域中的部分，但不去除所述衬垫的设置在所述第一器件区域中的部分。
14.根据权利要求9所述的方法，其中，所述一个或多个蚀刻工艺形成具有不同的横向尺寸的所述第一空气间隔件和所述第二空气间隔件。
15.一种形成半导体器件的方法，包括：
在第一栅极和第二栅极上方形成第一介电间隔件，所述第一栅极设置在第一器件区域中，所述第二栅极设置在第二器件区域上方；
在所述第一介电间隔件上方形成第二介电间隔件；
掺杂所述第二介电间隔件的部分，其中，所述第二介电间隔件的掺杂部分和未掺杂部分具有不同的蚀刻速率；
在所述第二介电间隔件的掺杂部分和未掺杂部分上方形成第三介电间隔件；以及
蚀刻所述第一器件区域中的所述第二介电间隔件以形成第一空气间隔件并且蚀刻所述第二器件区域中的所述第二介电间隔件以形成第二空气间隔件，其中，由于所述第二介电间隔件的掺杂部分和未掺杂部分之间的不同蚀刻速率，所述第一空气间隔件和所述第二空气间隔件蚀刻为具有不同的尺寸，其中，所述第一空气间隔件所具有的垂直尺寸大于所述第二空气间隔件所具有的垂直尺寸，并且所述第二空气间隔件高于所述第二栅极的底面。
16.根据权利要求15所述的方法，其中，掺杂所述第二介电间隔件的部分包括掺杂所述第一器件区域中的所述第二介电间隔件的部分，并且其中，所述第二介电间隔件的掺杂部分比所述第二介电间隔件的未掺杂部分具有更大的蚀刻速率。
17.根据权利要求16所述的方法，其中，所述掺杂包括用氧或磷作为掺杂剂来掺杂所述第二介电间隔件的部分。
18.根据权利要求15所述的方法，其中，掺杂所述第二介电间隔件的部分包括掺杂所述第二器件区域中的所述第二介电间隔件的部分，并且其中，所述第二介电间隔件的掺杂部分的蚀刻速率低于所述第二介电间隔件的未掺杂部分的蚀刻速率。
19.根据权利要求18所述的方法，其中，所述掺杂包括用碳、氮、硼或氟作为掺杂剂来掺杂所述第二介电间隔件的部分。
20.根据权利要求15所述的方法，其中，所述第二空气间隔件的垂直尺寸和所述第一空气间隔件的垂直尺寸之间的比率在0:1和3:10之间的范围内。
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