KR20220152978A - 트랜지스터의 게이트 구조물용 에어 스페이서 - Google Patents

트랜지스터의 게이트 구조물용 에어 스페이서 Download PDF

Info

Publication number
KR20220152978A
KR20220152978A KR1020220143543A KR20220143543A KR20220152978A KR 20220152978 A KR20220152978 A KR 20220152978A KR 1020220143543 A KR1020220143543 A KR 1020220143543A KR 20220143543 A KR20220143543 A KR 20220143543A KR 20220152978 A KR20220152978 A KR 20220152978A
Authority
KR
South Korea
Prior art keywords
spacer
gate
dielectric
air
device region
Prior art date
Application number
KR1020220143543A
Other languages
English (en)
Other versions
KR102627966B1 (ko
Inventor
이-시우 리우
옌-팅 첸
층-린 리
웨이-양 리
펭-쳉 양
옌-밍 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220152978A publication Critical patent/KR20220152978A/ko
Application granted granted Critical
Publication of KR102627966B1 publication Critical patent/KR102627966B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/515—Insulating materials associated therewith with cavities, e.g. containing a gas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H01L27/1104—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H01L29/4991—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material comprising an air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Thin Film Transistor (AREA)

Abstract

반도체 구조물은 제1 디바이스 및 제2 디바이스를 포함한다. 제1 디바이스는 활성 영역 위에 형성된 제1 게이트 구조물 및 제1 게이트 구조물에 인접하게 배치된 제1 에어 스페이서를 포함한다. 제2 디바이스는 격리 구조물 위에 형성된 제2 게이트 구조물 및 제2 게이트 구조물에 인접하게 배치된 제2 에어 스페이서를 포함한다. 제1 에어 스페이서와 제2 에어 스페이서는 상이한 사이즈를 갖는다.

Description

트랜지스터의 게이트 구조물용 에어 스페이서{AIR SPACER FOR A GATE STRUCTURE OF A TRANSISTOR}
[우선권 데이터]
본 출원은 2018년 9월 26일에 출원된 미국 가특허 출원 일련 번호 제62/736,565호에 대한 우선권을 주장하며, 이 미국 가특허 출원의 개시는 전체로서 참조로 본원에 통합된다. 본 출원은 또한 발명의 명칭이 "Methods of Forming Metal Gate Spacer(금속 게이트 스페이서를 형성하는 방법)"이고 2018년 12월 12일에 출원된 미국 특허 출원 제16/218,330호에 관한 것이며, 이 미국 특허 출원의 개시는 전체로서 참조로 본원에 통합된다.
반도체 집적 회로(IC) 산업은 기하 급수적 성장을 경험하였다. IC 물질 및 설계에서의 기술적 진보로 인해, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는, 여러 세대의 IC가 생산되었다. IC 발전 과정에서, 기능적 밀도(즉, 칩 면적 당 상호 연결된 디바이스의 수)는 일반적으로 증가한 반면 지오메트리 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소했다. 이 축소 프로세스는 일반적으로 생산 효율성을 높이고 연관 비용을 낮춤으로써 이점을 제공한다. 이러한 축소는 또한 IC 프로세싱 및 제조의 복잡성을 증가시켰다.
예를 들면, 저 유전 상수를 가진 게이트 스페이서를 형성하는 방법이 개발되었다. 그러나, 저-k 유전체 게이트 스페이서를 형성하는 종래의 방법은 일반적으로 적절했지만, 모든 양상에서 만족스럽지는 않았다.
본 개시는 다음의 상세한 설명을 첨부 도면과 함께 읽음으로써 가장 잘 이해된다. 업계의 표준 관행에 따라서, 다양한 피처가 비례에 맞게 도시지 않았으며 예시의 목적으로만 사용된다는 것이 강조된다. 실제로, 설명의 명료함을 위해, 다양한 피처의 치수가 임의적으로 증가 또는 감소될 수 있다.
도 1a는 본 개시의 다양한 양태에 따른 FinFET 디바이스의 사시도이다.
도 1b는 본 개시의 다양한 양태에 따른 FinFET 디바이스의 상면도이다.
도 2 내지 도 3, 도 4a 내지 도 13a, 도 4b 내지 도 13b, 도 16a 내지 도 21a, 도 16b 내지 도 21b, 도 23a 내지 도 28a, 도 23b 내지 도 28b, 도 30a 내지 도 35a, 및 도 30b 내지 도 35b는, 본 개시의 다양한 양태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 한 실시예의 단면도이다.
도 14a 내지 도 15a, 도 14b 내지 도 15b, 도 22a 내지 도 22b, 및 도 29a 내지 도 29b는, 본 개시의 다양한 양태에 따른 다양한 제조 단계에서의 FinFET 디바이스의 한 실시예의 상면도이다.
도 36은, 본 개시의 다양한 양태에 따른, 반도체 디바이스를 제조하는 방법의 플로우차트이다.
도 37은, 본 개시의 다양한 양태에 따른, 반도체 디바이스를 제조하는 다른 방법의 플로우차트이다.
이하의 설명은 본 개시의 상이한 피처를 구현하기 위한 여러 상이한 실시예 또는 예를 제공한다. 본 개시를 간략화하기 위해, 컴포넌트 및 배열의 특정한 예가 하기에서 설명된다. 이는, 물론, 예에 불과하며 제한하도록 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 추가적인 피처들이 제1 및 제2 피처 사이에 형성되어 제1 및 제2 피처가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수도 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수도 있다. 이러한 반복은 단순성 및 명료성을 위한 것이며, 그 자체로는, 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순성 및 명료성을 위한 것이며, 그 자체로는, 논의되는 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다. 또한, 후속하는 본 개시에서 다른 피처 상에 존재하거나, 다른 피처에 연결 및/또는 결합된 피처의 형성은, 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 피처가 직접적으로 접촉하지 않을 수도 있도록 피처 사이에 추가적인 피처가 개재되어 형성될 수도 있는 실시예를 포함할 수도 있다. 또한, 다른 피처에 대한 한 피처의 관계에 대한 본 개시를 용이하게 하기 위하여, 공간적으로 상대적인 용어들, 예컨대, "하부", "상부", "수평", "수직", "위로", "위에", "아래에", "밑에", "위", "아래", "상단", "하단" 등, 및 이들의 파생어(예컨대, "수평적으로", "아래를 향하여", "위를 향하여" 등)가 사용된다. 공간적으로 상대적인 용어들은, 피처를 포함하는 디바이스의 상이한 배향을 포괄하도록 의도된다. 또한, 수 또는 수의 범위가 "약", "대략" 등으로 기술될 때, 해당 용어는, 당업자에 의해 이해되는 바와 같은 다른 값 또는 설명된 수의 +/- 10% 내에서와 같이, 설명된 수를 포함하는 합리적인 범위 내에 있는 수를 망라하도록 의도된다. 예를 들면, 용어 "약 5nm"는 4.5nm 내지 5.5nm의 치수 범위를 망라한다.
본 개시는 일반적으로 반도체 디바이스, 특히 평면형 FET 또는 3차원 핀-라인 FET(FinFET)와 같은 전계 효과 트랜지스터(FET)에 관한 것이다. 본 개시의 일 양태는 반도체 디바이스 제조의 일부로서 고-k(high-k) 금속 게이트 스페이서를 형성하는 단계를 포함한다.
FinFET 구조물을 제조하는 동안, 에어 갭(에어 스페이서로 지칭됨)이, 게이트 구조물(예를 들면, 고-k 금속 게이트 구조물(high-k metal gate structure, HKMG))의 측벽 상에 배치되는 게이트 스페이서 대신에 형성될 수 있다. 일부 실시예에서, 게이트 구조물과 활성 디바이스 영역의 추가 유전체층 사이에 형성된 에어 스페이서가 게이트 구조물의 커패시턴스를 낮추어 FinFET 구조물의 전체 성능(예를 들면, 속도)을 개선시킨다. 그러나, 에어 스페이서를 형성하는 종래의 방법은 여전히 개선이 필요할 수 있다. 예를 들면, 높은 종횡비(예를 들면, 트렌치의 높이와 폭의 비) 상황에서 에어 스페이서를 형성하는 것이 어려울 수 있다. 다른 예로서, 에어 스페이서 형성 프로세스의 결과로서, 격리 영역 위에 형성된 게이트 구조물은 활성 영역 위에 형성된 게이트 구조물보다 더 쉽게 붕괴될 수도 있으며, 이는 바람직하지 않다.
본 개시는 이하에 더 상세히 설명된 바와 같이, 제1 영역에서는 게이트 스페이서 옆에 고도로 에칭 가능한 라이너를 형성하고 제2 영역에서는 그렇게 하지 않음으로써, 또는 한 영역에서는 유전체 게이트 스페이서를 선택적으로 도핑하고 다른 영역에서는 그렇게 하지 않음으로써, 적어도 부분적으로 종래의 에어 스페이서 형성 프로세스를 개선시킨다.
도 1a 및 도 1b는 각기 반도체 구조물(90)의 일부의 3차원 사시도 및 상면도를 도시한다. 반도체 구조물(90)은 정적 랜덤 액세스 메모리(SRAM) 및/또는 다른 논리 회로, 저항기, 커패시터, 및 인덕터와 같은 수동 컴포넌트, p-형 FET(PFET), n-형 FET(NFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor, MOSFET), 상보성 금속 산화물 반도체(complementary metal-oxide semiconductor, CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파 트랜지스터, 및/또는 다른 메모리 셀과 같은 능동 컴포넌트를 포함할 수 있는 IC 또는 그 일부의 프로세싱 동안 제조된 중간 디바이스 일 수 있다. 본 개시는 달리 청구되지 않는 한, 임의의 특정 수의 디바이스 또는 디바이스 영역, 또는 임의의 특정 디바이스 구성으로 제한되지 않는다. 예를 들면, 도시된 바와 같은 반도체 구조물(90)은 3차원 FinFET 디바이스이지만, 본 개시는 평면형 FET 디바이스에도 적용될 수 있다.
도 1a를 참조하면, 반도체 구조물(90)은 기판(110)을 포함한다. 기판(110)은 실리콘, 게르마늄, 및/또는 다른 적절한 물질과 같은 단원소(단일 원소) 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물, 및/또는 다른 적절한 물질과 같은 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 다른 적절한 물질과 같은 혼정 반도체를 포함할 수 있다. 기판(110)은 균일한 조성을 갖는 단일-층 물질일 수 있다. 대안으로, 기판(110)은 IC 디바이스 제조에 적절한 유사하거나 상이한 조성을 갖는 다중 물질층을 포함할 수 있다. 한 예에서, 기판(110)은 실리콘 산화물층 상에 형성된 반도체 실리콘층을 갖는 SOI(silicon-on-insulator) 기판일 수 있다. 다른 예에서, 기판(110)은 전도성층, 반도체층, 유전체층, 다른 층, 또는 이들의 조합을 포함할 수 있다. 소스/드레인 영역과 같이, 다양한 도핑된 영역이 기판(110) 내에 또는 기판(110) 상에 형성될 수 있다. 도핑된 영역은 설계 요건에 따라 인 또는 비소와 같은 n-형 도펀트 및/또는 붕소와 같은 p-형 도펀트로 도핑될 수 있다. 도핑된 영역은 기판(110) 상에 직접 형성되거나, p-웰 구조물로, n-웰 구조물로, 이중-웰 구조물로, 또는 융기된 구조물을 사용하여 형성될 수 있다. 도핑된 영역은 도펀트 원자의 주입, 인시츄(in-situ) 도핑되는 에피택셜 성장, 및/또는 다른 적절한 기법에 의해 형성될 수 있다.
3차원 활성 영역(120)이 기판(110) 상에 형성된다. 활성 영역(120)은 기판(110)으로부터 상향으로 돌출되는 세장형 핀형 구조물이다. 그러므로, 활성 영역(120)은 이후 핀(120) 또는 핀 구조물(120)로서 지칭될 수 있다. 핀 구조물(120)은 포토리소그래피 및 에칭 프로세스를 포함하는 적절한 프로세스를 사용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(110) 위에 포토레지스트층을 형성하는 단계, 포토레지스트를 패턴에 노광시키는 단계, 노광 후 베이크 프로세스를 실행하는 단계, 및 레지스트를 포함하는 마스킹 요소(도시되지 않음)를 형성하기 위해 포토레지스트를 현상하는 단계를 포함할 수 있다. 마스킹 요소는 그 후에 기판(110) 내에 리세스를 에칭하여, 기판(110) 상에 핀 구조물(120)을 남기기 위해 사용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE), 및/또는 다른 적절한 프로세스를 포함할 수 있다. 일부 실시예에서, 핀 구조물(120)은 이중 패터닝 또는 다중 패터닝 프로세스에 의해 형성될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스(self-aligned process)를 결합하여, 예를 들면, 다른 경우에 단일 직접 포토리소그래피 프로세스를 사용하여 획득할 수 있는 것보다 더 작은 피치를 갖는 패턴이 형성되게 할 수 있다. 예로서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 자기 정렬 프로세스를 사용하여 스페이서는 패터닝된 희생층과 나란히 형성된다. 희생층이 그 후에 제거되고, 잔여 스페이서 또는 맨드릴(mandrel)은 그 후에 핀 구조물(120)을 패터닝하기 위해 사용될 수 있다.
반도체 구조물(90)은 또한 핀(120) 위에 형성된 소스/드레인(S/D) 피처(122)를 포함한다. 소스/드레인 피처(122)는 핀 구조물(120) 상에 에피택셜 성장되는 에피층(epi-layer)을 포함할 수 있다.
반도체 구조물(90)은 기판(110) 위에 형성된 격리 구조물(130)을 더 포함한다. 격리 구조물(130)은 반도체 구조물(90)의 다양한 컴포넌트를 전기적으로 분리한다. 격리 구조물(130)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불화물 도핑 실리케이트 유리(fluoride-doped silicate glass, FSG), 저-k 유전체 물질, 및/또는 다른 적절한 물질을 포함할 수 있다. 일부 실시예에서, 격리 구조물(130)은 얕은 트렌치 격리(shallow trench isolation, STI) 피처를 포함할 수 있다. 일 실시예에서, 격리 구조물(130)은 핀 구조물(120)의 형성 동안 기판(110)에 트렌치를 에칭함으로써 형성된다. 트렌치는 그 후 전술한 격리 물질로 충전될 수 있고, 후속하여 화학적 기계적 평탄화(chemical mechanical planarization, CMP) 프로세스가 이어질 수 있다. 필드 산화물, 실리콘의 국소 산화(local oxidation of silicon, LOCOS), 및/또는 다른 적절한 구조물과 같은 다른 격리 구조물이 또한 격리 구조물(130)로서 구현될 수도 있다. 대안으로, 격리 구조물(130)은 예를 들면, 하나 이상의 열 산화물 라이너층(thermal oxide liner layer)을 갖는 다층 구조물을 포함할 수 있다.
반도체 구조물(90)은 또한 각각의 핀(120) 위에 형성되고 각각의 핀(120)의 채널 영역 내의 3개의 측면 상에서 핀(120)과 맞물리는 게이트 구조물(140)을 포함한다. 게이트 구조물(140)은 더미 게이트 구조물(예를 들면, 산화물 게이트 유전체 및 폴리실리콘 게이트 전극을 포함)일 수 있거나, 또는 고-k 게이트 유전체 및 금속 게이트 전극을 포함하는 HKMG 구조물일 수 있는데, HKMG 구조물은 더미 게이트 구조물을 대체함으로써 형성된다. 본원에서 도시되지는 않았지만, 게이트 구조물(140)은 핀(120) 위의 계면층, 캐핑층, 다른 적절한 층, 또는 이들의 조합과 같은 추가 물질층을 포함할 수 있다.
도 1b를 참조하면, 게이트 구조물(140)은 Y 방향을 따르는 길이방향으로 배향되고 핀 길이의 방향, 즉 X 방향을 따라 서로 분리된다. 구체적으로, 일부 게이트 구조물(140)은 디바이스 영역(100A)에 배치되며, 여기서 게이트 구조물(140)은 각각의 핀(120)의 채널 영역에서 핀(120)과 맞물린다. 다른 게이트 구조물(140)은 디바이스 영역(100A)에 인접하게 배치된 디바이스 영역(100B)에 배치되며, 여기서 디바이스 영역(100B)은 격리 구조물(130)을 포함한다. 많은 실시예에서, 금속 게이트 구조물의 형성에 뒤이어 디바이스 영역(100A)은 다수의 FinFET 디바이스를 제공한다.
본원에서 도시된 바와 같이, 반도체 구조물(90)은 X 방향을 따르는 길이방향으로 배향된 다수의 핀(120) 및 Y 방향을 따르는 길이방향으로 배향된, 즉 일반적으로 핀(120)에 수직인 다수의 게이트 구조물(140)을 포함할 수 있다. 많은 실시예에서, 아래에서 상세히 논의될 바와 같이, 반도체 구조물(90)은 게이트 구조물(140)의 측벽을 따라 배치되는 게이트 스페이서, 게이트 구조물(140) 위에 배치된 하드 마스크층(들), 및 수많은 다른 피처와 같은 추가 피처를 포함한다. 단순성을 위해, 본 개시의 프로세싱 단계는 도 2 내지 도 3, 도 4a 내지 도 13a, 도 4b 내지 도 13b, 도 16a 내지 도 21a, 도 16b 내지 도 21b, 도 23a 내지 도 28a, 도 23b 내지 도 28b, 및 도 30a 내지 도 30b에 대응하는 단면도를 참조하여 설명되며, 여기서 반도체 구조물(90)의 단면은 도 1a 내지 도 1b에서 도시된 바와 같은 파선 AA'를 따라 취해진다.
이제 도 2를 참조하면, 게이트 구조물(140)은 더미 게이트 전극(200)을 포함할 수 있다. 더미 게이트 전극(200)은 폴리실리콘 물질을 포함할 수 있으며, 폴리실리콘 물질은 더미 게이트 전극(200)은 아래에서 더 상세히 논의되는 게이트 대체 프로세스에서 제거될 것이다. 게이트 구조물(140)은 또한 게이트 전극(200) 아래에 배치된 게이트 유전체를 포함할 수 있으며, 게이트 유전체는 일부 실시예에서 더미 게이트 유전체(예를 들면, 실리콘 산화물 게이트 유전체) 또는 다른 실시예에서 고-k 게이트 유전체를 포함할 수 있다. 게이트 유전체는 단순성의 이유로 본원에서 구체적으로 도시되지 않는다.
게이트 구조물(140)은 더미 게이트 전극(200) 위에 배치된 하드 마스크층(210 및 220)을 포함한다. 일부 실시예에서, 하드 마스크층(210 및 220)은 후속 프로세싱 단계로부터 더미 게이트 전극(200)을 보호하도록 구성된다. 하드 마스크층(210 및 220)은 질소 함유 유전체 물질, 산소 함유 유전체 물질, 다른 적절한 물질, 또는 이들의 조합과 같은 임의의 적절한 유전체 물질을 각각 포함할 수 있다. 비제한적 예로서, 하드 마스크층(210)은 실리콘 질화물 또는 금속 질화물과 같은 질소 함유 유전체 물질을 포함하고, 하드 마스크층(220)은 실리콘 산화물 또는 금속 산화물과 같은 산소 함유 유전체 물질을 포함한다.
게이트 구조물(140)에 포함된 하드 마스크층(210 및 220) 및 다른 다양한 물질층은 화학적 산화, 열 산화, 원자층 퇴적(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 저압 화학적 기상 증착(LP-CVD), 플라즈마 강화 CVD(PE-CVD), 고밀도 플라즈마 CVD(HDP-CVD), 금속 유기 CVD(MO-CVD), 원격 플라즈마 CVD(RP-CVD), 플라즈마 강화 CVD(PE-CVD), 저압 CVD(LP-CVD), 원자층 CVD(AL-CVD), 대기압 CVD(AP-CVD), 다른 적절한 방법, 또는 이들의 조합과 같은 임의의 적절한 방법에 의해 형성될 수 있다. 일 실시예에서, 게이트 구조물(140)의 다양한 층은 먼저 블랭킷층으로서 퇴적된다. 블랭킷층은 그 후 일련의 리소그래피 및 에칭 프로세스를 통해 패터닝되어서, 블랭킷층의 부분을 제거하고 게이트 구조물(140)로서 격리 구조물(130) 및 핀(120) 위에 잔여 부분을 유지시킨다.
스페이서층(230)이 게이트 구조물(140)의 측벽을 따라 형성되고, 스페이서층(240)이 스페이서층(230) 위에 배치된다. 스페이서층(230 및 240)은 게이트 구조물(140)에 포함된 물질(들)과 상이한 물질을 각각 포함한다. 일부 실시예에서, 스페이서층(230 및 240)은 실리콘, 산소, 질소, 및/또는 탄소일 수 있다. 스페이서층(230 및 240)은 또한 물질 조성이 서로 상이할 수 있다. 예를 들면, 스페이서층(230)은 스페이서층(240)보다 많은 양의 탄소를 포함할 수 있다. 한 비제한적인 예에서, 스페이서층(230)은 실리콘 탄소 질화물(SiCN)을 포함할 수 있고 약 2나노미터(nm)와 약 5nm 사이의 범위의 두께를 가지며, 스페이서층(240)은 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있고 약 2나노미터(nm)와 약 5nm 사이의 범위의 두께를 갖는다. 이들 물질 조성물은 이후의 에칭 프로세스에서의 에칭 선택비를 최적화하도록 구성되고, 두께 범위는 나중에 형성될 게이트 스페이서의 치수를 튜닝하도록 구성된다. 그러나, 다른 실시예에서 다른 물질(또는 다른 두께)이 사용되어, 스페이서층(230 및 240)을 구현할 수도 있다.
스페이서층(230 및 240)은 CVD, PVD, ALD, 다른 적절한 방법, 또는 이들의 조합과 같은 방법에 의해 반도체 구조물(90) 위에 스페이서 물질의 블랭킷을 먼저 퇴적시킨 후에 이방성 에칭 프로세스를 수행하여, 스페이서층(230 및 240)을 형성하기 위해 스페이서 물질의 부분을 제거함으로써 각각 형성될 수 있다. 일부 실시예에서, 추가 스페이서층(들)이 게이트 구조물(140)과 스페이서층(230 내지 240) 사이에 포함될 수 있다.
더미층(250)이 스페이서층(240) 위에 형성된다. 더미층(250)은 스페이서층(240)과는 상이한 물질 조성을 갖는다. 비제한적 예로서, 더미층(250)은 실리콘 질화물(SiN)을 포함한다. 더미층(250)은 후속 N 영역 및 P 영역 에피층 성장 프로세스에서 마스크로 사용될 수 있다.
이제 도 3을 참조하면, 스페이서층(230 및 240) 및 더미층(250)은 게이트 구조물(140)의 측벽 상에 배치되는 게이트 스페이서(230 및 240)로 패터닝된다. S/D 피처(122)는 그 후에, 하나 이상의 에피택시 프로세스가 뒤따르는 에칭 프로세스와 같은 임의의 적절한 기법에 의해 형성될 수 있다. 한 예에서, (패터닝된 더미층(250)이 마스크로서 소용되어) 하나 이상의 에칭 프로세스가 수행되어, 핀 구조물(120)의 부분을 제거하여 그 안에 리세스(도시되지 않음)를 형성한다. 세척 프로세스가 수행되어, 플루오르화 수소산(hydrofluoric acid, HF) 용액 또는 다른 적절한 용액으로 리세스를 세척할 수 있다. 후속하여, 하나 이상의 에피택셜 성장 프로세스가 수행되어, 리세스에서 에피택셜 피처를 성장시킨다. S/D 피처(122) 각각은 p-형 FinFET(예를 들면, p-형 에피택셜 물질) 또는 대안으로 n-형 FinFET(예를 들면, n-형 에피택셜 물질)에 대해 적합할 수 있다. p-형 에피택셜 물질은 실리콘 게르마늄(epi SiGe)의 하나 이상의 에피택셜층을 포함할 수 있으며, 여기서 실리콘 게르마늄은 붕소, 게르마늄, 인듐과 같은 p-형 도펀트 및/또는 다른 p-형 도펀트로 도핑된다. n-형 에피택셜 물질은 실리콘(epi Si) 또는 실리콘 탄소(epi SiC)의 하나 이상의 에피택셜층을 포함할 수 있으며, 여기서 실리콘 또는 실리콘 탄소는 비소, 인과 같은 n-형 도펀트 및/또는 다른 n-형 도펀트로 도핑된다.
도 4a 및 도 4b는 각기 디바이스 영역(100A) 및 디바이스 영역(100B)에 대한 단면도를 도시한다. 디바이스 영역(100A 및 100B)은 상이한 타입의 디바이스에 대응한다. 예를 들면, 일부 실시예에서, 디바이스 영역(100A)은 기능성 디바이스(예를 들면, 기능성 트랜지스터)를 포함하는 반면, 디바이스 영역(100B)은 더미 디바이스(예를 들면, 더미 트랜지스터)를 포함한다. 일부 실시예에서, 더미 디바이스는 전기를 전도하지 않거나 또는 전기 회로의 일부가 아니지만, 반도체 구조물(90)의 전체 패턴 밀도를 변화시키도록 구성된 컴포넌트이다. 일부 다른 실시예에서, 디바이스 영역(100A 및 100B) 중 하나는 메모리 디바이스(예를 들면, SRAM 디바이스)를 포함하는 반면, 디바이스 영역(100A 및 100B) 중 다른 하나는 로직 디바이스(예를 들면, 링 발진기 디바이스)를 포함한다.
도 4a 내지 도 4b에 도시된 바와 같이, 디바이스 영역(100A 및 100B) 둘 다에서 반도체 구조물의 일부는 게이트 구조물(140)(게이트 전극(200) 및 하드 마스크층(210 내지 220)을 포함), 게이트 스페이서(230 내지 240), 및 더미층(250)을 포함한다. 그러나, 디바이스 영역(100A)은 게이트 구조물(140)이 그 위에 배치되는 S/D 피처(122) 및 활성 영역(120)을 포함하는 반면, 디바이스 영역(100B)은 게이트 구조물(140)이 그 위에 배치되는 격리 구조물(130)(예를 들면, STI)을 포함한다. 더미층(250)은 이 제조 단계에서 디바이스 영역(100A 및 100B) 둘 다에서 제거되었음에 유의한다.
도 5a 및 도 5b를 참조하면, 라이너(270)가 디바이스 영역(100A 및 100B) 둘 다에서 게이트 구조물(140) 위에 형성된다. 라이너(270)는 나중에 수행되는 에칭 프로세스에서 라이너(270)와 게이트 스페이서(230 및 240) 사이에 에칭 선택비가 존재하도록 게이트 스페이서(230 및 240)와는 상이한 물질 조성을 갖도록 구성된다. 에칭 선택비로 인해, 라이너(270)는 게이트 스페이서(230 내지 240)를 제거하지 않고도 제거될 수 있다. 라이너(270)의 제거는 아래에서 더 상세히 논의되는 바와 같이 에어 스페이서의 일부를 형성할 것이다.
일부 실시예에서, 라이너(270)는 SiO2를 포함한다. 일부 실시예에서, 라이너(270)는 약 0.3nm와 약 5nm 사이의 두께(280)를 갖는다. 라이너(270)의 물질 조성은 라이너(270)가 게이트 스페이서(230 및 240)에 대해 충분한 에칭 선택비를 갖게 하도록 선택되는 반면, (라이너(270)의 제거는 에어 스페이서의 형성을 용이하게 하므로) 라이너(270)의 두께 범위는 나중에 형성될 에어 스페이서의 사이즈를 제어하도록 구성된다. 즉, 라이너(270)의 두께는 나중에 형성될 에어 스페이서의 측방향 치수와 양의 상관관계를 가질 수 있다.
이제 도 6a 및 도 6b를 참조하면, 패터닝된 포토레지스트 마스크(300)가 디바이스 영역(100A)에는 형성되나, 디바이스 영역(100B)에는 형성되지 않는다. 일부 실시예에서, 패터닝된 포토레지스트 마스크(300)를 형성하는 단계는 반도체 구조물(90) 위에 BARC(bottom anti-reflective coating)와 같은 하단층을 형성하는 단계 및 후속하여 하단층 위에 레지스트층을 형성하는 단계를 포함할 수 있다. 레지스트층은 임의의 적절한 방법을 사용하여 패터닝되어, 디바이스 영역(100B)을 노출시키는 패터닝된 포토레지스트 마스크(300)를 형성할 수 있다. 패터닝 프로세스 후에, 하단층은 그 후에 임의의 적절한 용매(예를 들면, 고온 황 과산화물 혼합물(high-temperature sulfuric peroxide mix, HTSPM), 묽은 플루오르화 수소산(dilute hydrofluoric acid, DHF), 다른 적절한 용매, 또는 이들의 조합)을 사용하는 습식 세척 프로세스와 같은 임의의 적절한 방법에 의해 디바이스 영역(100B)으로부터 제거될 수 있다.
에칭 프로세스(310)가 그 후에 수행된다. 패터닝된 포토레지스트 마스크(300)는 에칭 프로세스(310) 동안 에칭 마스크로서 소용되고, 그 아래에 배치된 다양한 층이 에칭되지 않도록 보호한다. 에칭 프로세스(310)는 또한 라이너(270)와 게이트 스페이서(240)와 격리 구조물(130) 사이에 에칭 선택비를 갖도록 구성된다. 결과로서, 디바이스 영역(100B)에 배치되는 라이너(270)는 디바이스 영역(100B)에 위치한 게이트 스페이서(240) 또는 격리 구조물(130)을 손상시키지 않고 실질적으로 제거된다.
이제 도 7a 및 도 7b를 참조하면, 패터닝된 포토레지스트 마스크(300)는 예를 들면, 포토레지스트 애싱(ashing) 또는 포토레지스트 스트리핑(stripping) 프로세스를 사용하여 제거된다. 그 후, 에칭 프로세스(330)가 수행된다. 에칭 프로세스(330)는 건식 에칭 프로세스 또는 습식 에칭 프로세스를 포함하고, 디바이스 영역(100A)에서 라이너(270)를 부분적으로 제거하도록 구성되어, S/D 피처(122) 위에 배치된 라이너(270)의 부분은 제거되지만 게이트 스페이서(240)의 측벽 상에 배치된 라이너(270)의 부분은 에칭 프로세스(330)의 수행 이후에도 여전히 남아있도록 한다. 에칭 프로세스(330)는 또한 라이너(270)의 두께를 감소시킬 수 있다. 그러므로, 라이너(270)의 잔여 부분은 에칭 프로세스(330)가 수행되기 이전의 라이너(270)의 두께(280)보다 더 작은 두께(340)(X 방향으로 측정)를 가질 수 있다. 일부 실시예에서, 두께(340)는 약 0.3nm와 약 3nm 사이의 범위에 있다. 이 두께 범위는 (예를 들면, 라이너(270)의 제거에 의해) 형성될 에어 스페이서의 측방향 치수를 부분적으로 설명한다. 즉, 두께(340)를 제어하는 것은, 에어 스페이서의 측방향 치수도 부분적으로 또한 조정할 것이다. 에칭 프로세스(330)의 수행 이전에 디바이스 영역(100B) 내에 임의의 라이너(270)의 잔존물이 존재하더라도, 에칭 프로세스(330)는 이 또한 실질적으로 제거할 수 있음에 유의한다.
이제 도 8a 및 도 8b를 참조하면, 다른 스페이서층(350)이 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 퇴적된다. 스페이서층(350)은 CVD, PVD, ALD, 또는 이들의 조합과 같은 적절한 퇴적 프로세스를 통해 퇴적될 수 있다. 스페이서층(350)은 게이트 구조물(140), S/D 피처(122), 및 격리 구조물(130) 위에 퇴적된다. 스페이서층(350)은 또한 디바이스 영역(100A) 내의 라이너층(270)의 측벽 상에 그리고 디바이스 영역(100B) 내의 게이트 스페이서(240)의 측벽 상에 퇴적된다. 스페이서층(350)은 게이트 스페이서(240)의 유전체 물질과는 상이한 유전체 물질을 포함하여, 후속 에칭 프로세스에서 스페이서층(350)과 게이트 스페이서(240) 사이에 에칭 선택비가 존재하도록 한다. 스페이서층(350)은 또한 에칭 스톱층으로서 소용될 수 있다. 일부 실시예에서, 스페이서층(350)은 약 2nm 내지 약 5nm 사이의 범위의 두께를 갖는다. 두께 범위는 스페이서층(350)이 게이트 스페이서뿐만 아니라 에칭 스톱층으로서의 역할도 적절히 수행할 수 있도록 구성된다.
이제 도 9a 및 도 9b를 참조하면, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 스페이서층(350) 위에 유전체층(370)이 형성된다. 일부 실시예에서, 유전체층(370)은 실리콘 산화물을 포함한다. 일부 실시예에서, 유전체층(370)은 퇴적 프로세스, 예를 들면, 유동성 화학적 기상 증착(flowable chemical vapor deposition, FCVD) 프로세스를 사용하여 형성된다.
이제 도 10a 및 도 10b를 참조하면, 화학적 기계적 연마(chemical mechanical polishing, CMP) 프로세스(390)가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 내의 다양한 층의 상부 표면을 평탄화한다. CMP 프로세스(390)는 하드 마스크층(210 및 220)을 제거하고 게이트 스페이서(230 내지 240), 라이너(270), 스페이서층(350), 및 유전체층(370)을 부분적으로 제거한다. 스페이서층(350)은 이제 게이트 스페이서들(350)로 나누어졌다. CMP 프로세스(390)의 수행 이후에, 게이트 스페이서(230 내지 240), 라이너(270), 게이트 스페이서(350), 및 유전체층(370)은 모두 실질적으로 동일 평면 내의 상부 표면을 갖는다.
이제 도 11a 및 도 11b를 참조하면, 하나 이상의 에칭 프로세스(400)가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 게이트 전극(200)을 제거할 수 있다. 에칭 프로세스(400)는 게이트 전극(200)과 다른 층 사이에 에칭 선택비를 갖도록 구성되어, 다른 층에 실질적으로 영향을 끼치지 않으면서 게이트 전극(200)이 에칭되어 없어질 수 있다. 결과로서, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 개구(420)가 형성된다.
이제 도 12a 및 도 12b를 참조하면, 게이트 대체 프로세스(430)가 수행되어 개구(420) 각각에 금속 게이트 전극(440)을 형성한다. 금속 게이트 전극(440)은 일 함수 금속층 및 벌크 전도성층(충전 금속으로도 지칭됨)을 포함할 수 있다. 일부 실시예에서, 일 함수 금속층은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 또는 이들의 조합과 같은 p-형 또는 n-형 일 함수 물질을 포함할 수 있다. 일부 실시예에서, 벌크 전도성층은 Cu, W, Al, Ru, Co, 또는 이들의 조합을 포함할 수 있다.
단순성의 이유로, 본원에서 구체적으로 도시되지 않았지만, 고-k 유전체층은 게이트 대체 프로세스(430) 이전이나 도중에 금속 게이트 전극(440) 아래에 형성될 수 있다. 고-k 유전체층은 실리콘 산화물보다 더 큰 유전 상수를 가진 유전체 물질을 포함한다. 일부 실시예에서, 고-k 유전체층은 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 란타늄 산화물(La2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3), 또는 이들의 조합을 포함할 수 있다. 또한, 계면층, 배리어층, 하드 마스크층, 또는 이들의 조합과 같은 추가적인 층이 형성될 수 있다. 또한, 게이트 대체 프로세스는, 금속 게이트 전극(440)으로부터 과잉 물질(또는 다른 물질)을 제거하기 위해 수행되는 CMP 프로세스를 포함하여, 반도체 구조물(90)의 상단 표면을 평탄화할 수 있음이 이해된다.
이제 도 13a 및 도 13b를 참조하면, 하나 이상의 에칭 프로세스(450)가 수행될 수 있다. 에칭 프로세스는 에천트로서 HF, H2O, He, 및/또는 N2를 사용할 수 있다. 라이너(270)는 에칭 프로세스(450)에서 높은 에칭 속도, 예를 들면, 유전체층(370), 게이트 스페이서(350 및 230), 및 금속 게이트 전극(440)보다 더 큰 에칭 속도를 갖도록 구성된다. 그러므로, 디바이스 영역(100A)의 라이너(270)는 매우 빠르게 제거될 수 있다. 따라서, 라이너(270)의 제거는 디바이스 영역(100A)에서 게이트 스페이서(240)와 나란히 트렌치를 형성하며, 이는 게이트 스페이서(240)가 상단으로부터뿐만 아니라 측면으로부터도 에칭될 수 있게 한다. 즉, 게이트 스페이서(240)는 상단으로부터 하단으로의 방향 및 측면 방향으로의 2차원 방식으로 에칭된다. 결과적으로, 게이트 스페이서(240) 또한 디바이스 영역(100A)에서 신속하게 제거될 수 있다. 일부 실시예에서, 디바이스 영역(100A)의 게이트 스페이서(240)는 완전히 제거된다. 따라서, 디바이스 영역(100A)에서 게이트 구조물(140)에 인접하게 에어 스페이서(에어 갭)(470)가 형성된다.
한편, 디바이스 영역(100B)에는 라이너(270)가 없다. 결과로서, 디바이스 영역(100B)의 게이트 스페이서(240)는 에칭 프로세스(450) 동안 상단으로부터 에칭된다(그러나 측면으로부터는 에칭되지 않음). 따라서, 디바이스 영역(100A)의 게이트 스페이서(240)가 완전하게 에칭되어 없어진 이후에라도, 게이트 스페이서(240)는 디바이스 영역(100B)에서 부분적으로 에칭된다. 도 13b에 도시된 바와 같이, 게이트 스페이서(240)의 부분적 제거는 디바이스 영역(100B)에서 게이트 구조물(140)에 인접한 더 얕은(에어 스페이서(470)와 비교 시) 에어 스페이서(480)의 형성을 초래한다. 대안적으로 서술하면, 디바이스 영역(100A)의 에어 스페이서(470)는 디바이스 영역(100B)의 에어 스페이서(480)보다 더 깊고 더 넓도록 형성된다. 예를 들면, 에어 스페이서(470)는 수직 치수(예를 들면, 깊이)(475) 및 측방향 치수(예를 들면, 폭)(476)를 각각 가질 수 있고, 에어 스페이서(480)는 수직 치수(예를 들면, 깊이)(485) 및 측방향 치수(예를 들면, 폭)(486)를 각각 가질 수 있다. 본 개시의 다양한 양태에 따르면, 수직 치수(475)는 수직 치수(485)보다 더 크고, 측방향 치수(476)는 일부 실시예에서 측방향 치수(486)보다 더 크지만 다른 실시예에서는 측방향 치수(486)보다 더 작다. 일부 실시예에서, 치수(485)와 치수(475) 사이의 비(예를 들면, 치수(485)를 치수(475)로 나눈 값)는 약 0:1과 약 3:10 사이의 범위에 있다. 일부 실시예에서, 치수(486)와 치수(476) 사이의 비(예를 들면, 치수(486)를 치수(476)로 나눈 값)는 약 1:10과 약 4:1 사이의 범위에 있다. 이들 범위는 에어 스페이서(470 및 480)의 유전 값(dielectric value)을 최적화하도록 튜닝된다.
수직 치수(475 및 485)는 에칭 프로세스(450)의 파라미터를 조정함으로써 적어도 부분적으로 튜닝될 수 있고, 측방향 치수(476 및 486)는 라이너(270) 및 게이트 스페이서(240)의 두께를 구성함으로써 적어도 부분적으로 튜닝될 수 있다. 에어 스페이서(470 및 480)의 상이한 (그리고 튜닝가능한) 깊이 및 폭은, 상이한 디바이스 영역(100A 및 100B)에서의 디바이스 성능을 최적화하기 위해, 에어 스페이서(470 및 480)의 유전 값이 각 디바이스 영역(100A 및 100B) 내의 상이한 타입의 디바이스에 대해 상이하게 구성될 수 있게 한다.
에어 스페이서(470)의 형성을 용이하게 하기 위한 라이너(270)의 구현은 에어 스페이서(470)의 종횡비가 높은 실시예에서 특히 유용하다. 그런 점에서, 종횡비는 수직 치수(475)를 측방향 치수(476)로 나눈 값으로서 정의될 수 있다. 종횡비가 높을 때, 예를 들면, 약 10:1 이상일 때, (게이트 스페이서(240)의 완전한 제거가 요구될 수 있는) 디바이스 영역(100A)에서 게이트 스페이서(240)를 완전히 에칭하여 없애는 것이 어려울 수 있다. 전술한 바와 같이, 라이너(270)는, 쉽게 에칭가능 되도록 구성되고, 게이트 스페이서(240)보다 먼저 라이너(270)를 제거하는 것은 스페이서(240)의 에칭이 더 효율적이고 더 유효하게 수행될 수 있게 한다. 또한, 게이트 스페이서(240) 외에 라이너(270)의 존재는 (에어 스페이서의 측방향 치수(476)를 유효하게 증가시키므로) 종횡비를 낮추며, 이는 또한 에칭을 더 쉽게 한다. 이러한 이유로, 본 개시에 따르면 에어 스페이서(470)의 형성이 더 쉽다. 또한, 디바이스 영역(100A)에서는 라이너(270)를 선택적 구현하고 디바이스 영역(100B)에서는 그렇게 하지 않는 것은, 에어 스페이서(470 및 480)의 깊이 또는 수직 치수가 개별적으로 또는 분리되어 튜닝될 수 있게 한다. 예를 들면, 에어 스페이서(470)는 하나의 사이즈를 갖도록 형성될 수 있는 반면, 에어 스페이서(480)는 디바이스 영역(100B)에서의 게이트 스페이서(240)의 불완전한 제거로 인해 다른 사이즈를 갖도록 형성될 수 있다.
상이한 디바이스 영역에서 높은 종횡비의 에어 스페이서 및 튜닝가능한 에어 스페이서 사이즈를 달성하는 것 외에도, 본 개시는 또한 게이트 구조물(140)의 잠재적 붕괴를 감소시킨다. 그런 점에서, 게이트 구조물(140)도, 특히 일부 실시예에서의 디바이스 영역(100B)의 게이트 구조물도, 높은 종횡비(게이트 구조물의 높이를 게이트 구조물의 폭으로 나눈 값)로 형성될 필요가 있을 수 있다. 높은 종횡비는 게이트 구조물(140)의 높은 무게 중심으로 해석되고, 게이트 구조물(140)은 또한 반도체 제조 동안 모세관 힘(capillary force) 또는 다른 움직임과 같은 다양한 힘에 더 민감할 수 있으며, 이는 게이트 구조물(140)의 붕괴를 초래할 수 있다. 일부 경우에, 에칭 프로세스(450)는 또한 게이트 구조물(140)의 잠재적 붕괴에 기여할 수 있으며, 특히 원하는 에어 스페이서를 형성하기 위해 에칭 프로세스가 훨씬 더 긴 지속시간 동안 수행되어야 할 수 있는 종래의 프로세스에서 그러하다. 본 개시는 이러한 문제점을 완화시키는데, 왜냐하면 원하는 에어 스페이서(470 및 480)가 형성되도록 하기 위해 에칭 프로세스(450)가 매우 오래 수행될 필요가 없기 때문이다. 또한, 에어 스페이서(480)가 (게이트 스페이서(240)의 불완전한 제거로 인한) 이러한 깊은 수직 치수(485)를 갖지 않도록 형성된다는 사실 또한 디바이스 영역(100B)에서 게이트 구조물(140)이 붕괴될 가능성을 감소시키는데, 이는 게이트 구조물(140)의 하부 부분이 적어도 부분적으로 디바이스 영역(100B) 내의 게이트 스페이서(240)의 잔여 부분에 의해 제자리에 유효하게 "유지"되기 때문이다.
도 14a 내지 도 14b 및 도 15a 내지 도 15b는 각기 도 12a 내지 도 12b 및 도 13a 내지 도 13b에 대응하는 반도체 구조물(90)의 상면도를 도시한다. 도 14a에 도시된 바와 같이, 라이너(270)는 디바이스 영역(100A)에서 게이트 스페이서(240 및 350) 사이에 배치된다. 도 14b에 도시된 바와 같이, 디바이스 영역(100B)에는 라이너(270)가 없다(왜냐하면 도 6b를 참조하여 전술한 이전의 에칭 프로세스(310)에서 라이너(270)가 이미 제거되었기 때문). 따라서, 게이트 스페이서(240)는 게이트 스페이서(230 및 350) 사이에 배치된다.
도 15a에 도시된 바와 같이, 라이너(270)의 제거는, 디바이스 영역(100A)에서 게이트 스페이서(230 및 350) 사이에 에어 스페이서(470)를 형성하는, 게이트 스페이서(240)의 에칭(예를 들면, 상단 방향으로부터 및 측면 방향으로부터의 에칭)을 용이하게 한다. 한편, 도 15b에 도시된 바와 같이, 디바이스 영역(100B)에서의 라이너(270)의 부재는 게이트 스페이서(240)가 디바이스 영역(100A)에 비해 더 느리게 에칭됨을 의미한다. 결과적으로, 에어 스페이서(480)는 디바이스 영역(100B)에서 게이트 스페이서(230 및 350) 사이에 형성된다. 도 13a 내지 도 13b를 참조하여 전술한 바와 같이, 에어 스페이서(480)는 에어 스페이서(470)보다 더 얕고 더 좁다.
상기 논의는 라이너(270)가 게이트 스페이서(240)와 게이트 스페이서(350) 사이에 형성되는 것으로서 도시하더라도, 이는 요구되지는 않음이 이해된다. 다른 실시예에서, 라이너(270)는 또한 게이트 스페이서(230)와 게이트 스페이서(240) 사이에 형성될 수 있다. 예를 들면, 라이너(270)가 게이트 스페이서(230) 상에 형성될 수 있고, 그 후에 게이트 스페이서(240)가 라이너(270) 상에 형성될 수 있다. 이는 라이너(270)의 의도된 기능성에 영향을 끼치지 않을 것인데, 왜냐하면, 비록 다른 측면 방향으로부터일지라도, 라이너(270)의 제거는 여전히 게이트 스페이서(240)의 측면방향 에칭을 용이하게 할 것이기 때문이다. 본 개시의 이 실시예는 도 31a 내지 도 35a 및 도 31b 내지 도 35b를 참조하여 아래에서 더 상세히 논의된다.
도 16a 내지 도 16b에서부터 도 22a 내지 도 22b는 본 개시의 대안적인 실시예를 도시한다. 일관성 및 명료성의 이유로, 모든 실시예에서 나타나는 유사한 요소는 동일하게 레이블링된다. 이 대안적인 실시예에서, 어떠한 라이너(270)도 형성되지 않는 것을 제외하면, 프로세싱은 도 3a 내지 도 3b에서부터 도 15a 내지 도 15b에 대응하는 실시예와 실질적으로 동일하다. 더 상세하게는, 도 16a 및 도 16b에 도시된 반도체 구조물은 도 4a 및 도 4b에 도시된 반도체 구조물에 대응한다. 예를 들면, 게이트 스페이서(230 및 240)는 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 형성되었다.
이제 도 17a 및 도 17b를 참조하면, 패터닝된 포토레지스트 마스크(500)가, 디바이스 영역(100B)을 덮지만 디바이스 영역(100A)을 덮지 않도록 형성된다. 도핑 프로세스(510)가 그 후 디바이스 영역(100A) 내의 노출된 반도체 구조물(90)에 적용된다. 도핑 프로세스(510)는 도펀트를 게이트 스페이서(240)에 주입하여, 디바이스 영역(100A)의 게이트 스페이서(240)를, 나중의 에칭 프로세스에서 또한 쉽게 에칭가능한 물질로 변환시킨다. 즉, 변환된 게이트 스페이서(240)는 게이트 스페이서(230 또는 350)와 같은 다른 컴포넌트보다 더 높은 에칭 속도를 갖는다는 점에서 전술한 라이너층(270)과 유사하게 기능하며, 이는 에어 스페이서의 형성을 용이하게 한다.
일부 실시예에서, 도핑 프로세스(510)는 도펀트로서 산소 또는 인을 게이트 스페이서(240)에 주입한다. 일부 실시예에서, 디바이스 영역(100A) 내의 게이트 스페이서(240)의 총 두께의 20% 내지 100%가 변환된다. 한편, 디바이스 영역(100B) 내의 게이트 스페이서(240)는, 패터닝된 포토레지스트 마스크(500)에 의해 보호되기 때문에, 도펀트가 주입되지 않는다. 그러므로, 디바이스 영역(100A) 내의 게이트 스페이서(240)는 디바이스 영역(100B) 내의 게이트 스페이서(240)와는 상이한 특성(예를 들면, 에칭 속도에 관한 특성)을 갖는다.
이제 도 18a 및 도 18b를 참조하면, 패터닝된 포토레지스트 마스크(500)는 예를 들면, 애싱 또는 스트리핑 프로세스를 통해 제거된다. 그 후, (도 8a 내지 도 8b를 참조하여 전술한) 스페이서층(350)이 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 형성된다. 디바이스 영역(100A)에는 어떠한 라이너(270)도 형성되지 않았기 때문에, 스페이서층(350)은 그 대신에 스페이서층(240) 상에 형성된다.
이제 도 19a 및 도 19b를 참조하면, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 스페이서층(350) 위에 유전체층(370)이 형성된다. CMP 프로세스가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 내의 다양한 층의 상부 표면을 평탄화한다. 스페이서층(350)은 이제 게이트 스페이서(230 내지 240) 및 유전체층(370)과 실질적으로 동일 평면 내의 상부 표면을 갖는 게이트 스페이서(350)로 나누어졌다. 그 후, 하나 이상의 에칭 프로세스(400)가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 게이트 전극(200)을 제거하며, 이는 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 개구(420)를 형성한다.
이제 도 20a 및 도 20b를 참조하면, 게이트 대체 프로세스(430)가 수행되어, 개구(420) 각각에 금속 게이트 전극(440)을 형성한다. 금속 게이트 전극(440)은 일 함수 금속층 및 벌크 전도성층(충전 금속으로도 지칭됨)을 포함할 수 있다.
이제 도 21a 및 도 21b를 참조하면, 하나 이상의 에칭 프로세스(450)가 수행될 수 있다. 에칭 프로세스는 에천트로서 HF, H2O, He, 및/또는 N2를 사용할 수 있다. 전술한 바와 같이, 도펀트로 처리된 후에, 디바이스 영역(100A)의 게이트 스페이서(240)는 에칭 프로세스(450)에서 높은 에칭 속도, 예를 들면, 디바이스 영역(100B)의 게이트 스페이서(240), 유전체층(370), 게이트 스페이서(230), 및 금속 게이트 전극(440)보다 더 큰 에칭 속도를 갖는다. 그러므로, 디바이스 영역(100A)의 게이트 스페이서(240)는 매우 빠르게 제거될 수 있다.
게이트 스페이서(240)의 제거는 디바이스 영역(100A) 내에 에어 스페이서(에어 갭)(570)를 형성한다. 에어 스페이서(570)는 수직 치수(575) 및 측방향 치수(576)를 각각 갖는다. (도 13a에 도시된) 이전 실시예에서 형성된 에어 스페이서(470)와 비교하여, 에어 스페이서(570)는 실질적으로 유사한 수직 치수를 갖지만 더 작은 측방향 치수를 가질 수도 있는데, 이는 라이너(270)의 부재로 인한 것이다. 즉, 수직 치수(575)는 수직 치수(475)(도 13a 참조)와 대략적으로 같을 수 있는 반면에, 측방향 치수(576)는 측방향 치수(476)(도 13a 참조)보다 더 작을 수도 있다. 물론, 이것은 단지 비제한적 예이다. 다른 실시예에서, 에어 스페이서(570)의 측방향 치수(576)는 더 두꺼운 스페이서층(240)을 초기에 퇴적하는 것에 의해 증가될 수 있다.
한편, 디바이스 영역(100B)의 게이트 스페이서(240)는 도펀트로 처리되지 않는다. 결과로서, 에칭 프로세스(450) 동안 디바이스 영역(100B) 내의 게이트 스페이서(240)는 더 느린 에칭 속도(디바이스 영역(100A) 내의 게이트 스페이서(240)와 비교 시)로 에칭된다. 결과적으로, 디바이스 영역(100A)의 게이트 스페이서(240)가 완전히 에칭되어 없어진 이후에라도, 게이트 스페이서(240)는 디바이스 영역(100B)에서 부분적으로만 에칭된다.
도 21b에 도시된 바와 같이, 디바이스 영역(100B) 내의 게이트 스페이서(240)의 부분적 제거는, 디바이스 영역(100A) 내의 더 깊은 에어 스페이서(570)와는 대조적으로, 디바이스 영역(100B) 내의 더 얕은 에어 스페이서(580)의 형성을 초래한다. 대안적으로 서술하면, 디바이스 영역(100A)의 에어 스페이서(570)는 디바이스 영역(100B)의 에어 스페이서(580)보다 더 깊게(그러나 반드시 더 넓지는 않음) 형성된다. 예를 들면, 에어 스페이서(580)는 수직 치수(585) 및 측방향 치수(586)를 각각 가질 수 있다. 본 개시의 다양한 양태에 따르면, 수직 치수(575)는 수직 치수(585)보다 더 크지만, 측방향 치수(576)는 측방향 치수(586)와 대략적으로 동일할 수 있다. 일부 실시예에서, 수직 치수(585)와 수직 치수(575) 사이의 비는 약 0:1과 약 3:10 사이의 범위일 수 있다.
또, 수직 치수(575 및 585)는, 적어도 부분적으로, 에칭 프로세스(450)의 파라미터를 조정함으로써 튜닝될 수 있고, 측방향 치수(576 및 586)는, 적어도 부분적으로, 초기에 퇴적된 스페이서층(240)의 두께를 구성함으로써 튜닝될 수 있다. 에어 스페이서(570 및 580)의 상이한 (그리고 튜닝가능한) 깊이 및 폭은, 상이한 디바이스 영역(100A 및 100B)에서의 디바이스 성능을 최적화하기 위해, 에어 스페이서(570 및 580)의 유전 값이 각 디바이스 영역(100A 및 100B) 내의 상이한 타입의 디바이스에 대해 상이하게 구성될 수 있게 한다. 게다가, 본 대안적인 실시예는 또한, 도 3a 내지 도 15a 및 도 3b 내지 도 15b의 실시예와 연관하여 전술한 것과 유사한 이유로 게이트 구조물(140)이 붕괴할 가능성을 감소시킨다.
이 제조 단계에서의 반도체 구조물의 상면도가 또한 도 22a 및 도 22b에 도시되어 있다. 도 22a에 도시된 에어 스페이서(570)가 도 15a에 도시된 에어 스페이서(470)보다 더 좁을 수 있는 것을 제외하면, 도 22a 내지 도 22b의 상면도는 도 15a 내지 도 15b에 도시된 상면도와 실질적으로 유사하다.
도 23a 내지 도 23b에서부터 도 22a 내지 도 22b는 본 개시의 또 다른 대안적인 실시예를 도시한다. 일관성 및 명료성의 이유로, 모든 실시예에서 나타나는 유사한 요소는 동일하게 레이블링된다. 이 대안적인 실시예에서, 디바이스 영역(100A) 내의 게이트 스페이서(240)를 처리하기보다는 디바이스 영역(100B) 내의 게이트 스페이서(240)를 처리하기 위해 도핑 프로세스가 적용된다는 점을 제외하면, 프로세싱 단계는 도 16a 내지 도 16b에서부터 도 22a 내지 도 22b에 대응하는 실시예와 유사하다. 더 상세하게는, 도 23a 및 도 23b에 도시된 반도체 구조물은 도 16a 및 도 16b(또는 도 4a 및 도 4b)에 도시된 반도체 구조물에 대응한다. 예를 들면, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 게이트 스페이서(230 및 240)는 게이트 구조물(140)의 측벽 상에 형성되었다.
이제 도 24a 및 도 24b를 참조하면, 패터닝된 포토레지스트 마스크(600)가, 디바이스 영역(100A)을 덮지만 디바이스 영역(100B)을 덮지 않도록 형성된다. 도핑 프로세스(610)가 그 후 디바이스 영역(100B) 내의 노출된 반도체 구조물(90)에 적용된다. 도핑 프로세스(610)는 도펀트를 게이트 스페이서(240)에 주입하여, 디바이스 영역(100B)의 게이트 스페이서(240)를, 나중의 에칭 프로세스에서 에칭하기 어려운 물질로 변환시킨다. 즉, 도핑 프로세스(610)는 디바이스 영역(100B) 내의 처리된 게이트 스페이서(240)의 에칭 속도를 지연시킨다.
일부 실시예에서, 도핑 프로세스(610)는 도펀트로서 탄소, 질소, 붕소, 또는 불소를 게이트 스페이서(240)에 주입한다. 일부 실시예에서, 디바이스 영역(100B) 내의 게이트 스페이서(240)의 총 두께의 20% 내지 100%가 변환된다. 한편, 디바이스 영역(100A)의 게이트 스페이서(240)는 패터닝된 포토레지스트 마스크(600)에 의해 보호되기 때문에, 도펀트가 주입되지 않는다. 그러므로, 디바이스 영역(100A)의 게이트 스페이서(240)는 디바이스 영역(100B)의 게이트 스페이서(240)보다 더 낮은 에칭 속도를 갖는다.
이제 도 25a 및 도 25b를 참조하면, 패터닝된 포토레지스트 마스크(600)는 예를 들면, 애싱 또는 스트리핑 프로세스를 통해 제거된다. 그 후, (도 8a 내지 도 8b를 참조하여 전술한) 스페이서층(350)이 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 형성된다. 디바이스 영역(100A)에는 어떠한 라이너(270)도 형성되지 않았기 때문에, 스페이서층(350)은 그 대신에 스페이서층(240) 상에 형성된다.
이제 도 26a 및 도 26b를 참조하면, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 스페이서층(350) 위에 유전체층(370)이 형성된다. CMP 프로세스가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 내의 다양한 층의 상부 표면을 평탄화한다. 스페이서층(350)은 이제 게이트 스페이서(230 내지 240) 및 유전체층(370)과 실질적으로 동일 평면 내에 있는 상부 표면을 갖는 게이트 스페이서(350)로 나누어졌다. 그 후, 하나 이상의 에칭 프로세스(400)가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 게이트 전극(200)을 제거하며, 이는 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에 개구(420)를 형성한다.
이제 도 27a 및 도 27b를 참조하면, 게이트 대체 프로세스(430)가 수행되어, 개구(420) 각각에 금속 게이트 전극(440)을 형성한다. 금속 게이트 전극(440)은 일 함수 금속층 및 벌크 전도성층(충전 금속으로도 지칭됨)을 포함할 수 있다.
이제 도 28a 및 도 28b를 참조하면, 하나 이상의 에칭 프로세스(450)가 수행될 수 있다. 에칭 프로세스는 에천트로서 HF, H2O, He, 및/또는 N2를 사용할 수 있다. 전술한 바와 같이, 도펀트로 처리된 후에, 디바이스 영역(100B)의 게이트 스페이서(240)는 에칭 프로세스(450)에서 더 느린 에칭 속도, 예를 들면, 디바이스 영역(100A)의 게이트 스페이서, 유전체층(370), 게이트 스페이서(230), 및 금속 게이트 전극(440)보다 낮은 에칭 속도를 갖는다. 그러므로, 디바이스 영역(100A) 내의 게이트 스페이서(240)는 완전히 제거될 수 있으며, 에칭 프로세스(450)의 수행 이후에라도 디바이스 영역(100B)에는 게이트 스페이서(240)의 일부가 여전히 남아있을 수 있다.
게이트 스페이서(240)의 제거는 디바이스 영역(100A) 내에 에어 스페이서(에어 갭)(670)를 형성하고, 게이트 스페이서(240)의 부분적 제거는 디바이스 영역(100B) 내에 에어 갭(680)을 형성한다. 디바이스 영역(100B) 내의 게이트 스페이서(240)의 더 큰 에칭 저항으로 인해, 디바이스 영역(100B)에 형성된 에어 스페이서(680)는 디바이스 영역(100A)에 형성된 에어 스페이서(670)보다 더 작은 깊이를 가질 수 있다. 즉, 도 16a 내지 도 16b에서부터 도 22a 내지 도 22b에 대응하는 실시예는, 디바이스 영역(100A)의 게이트 스페이서(240)를, 이들의 에칭 속도가 향상되도록 처리하는 데 반하여, 도 23a 내지 도 23b에서부터 도 28a 내지 도 28b에 설명된 실시예는, 디바이스 영역(100B)의 게이트 스페이서(240)를, 더 높은 에칭 내성을 갖도록 처리함으로써 정반대를 행한다. 그러나, 두 실시예에 의해 달성된 최종 결과는 여전히 유사할 수 있다 - 디바이스 영역(100B)에서보다 디바이스 영역(100A)에서 에어 스페이서가 더 큼 -.
예를 들면, 도 28a 내지 도 28b에 도시된 바와 같이, 디바이스 영역(100A)의 에어 스페이서(670)는 각각 수직 치수(675) 및 측방향 치수(676)를 가질 수 있는 반면에, 디바이스 영역(100B)의 에어 스페이서(680)는 각각 수직 치수(685) 및 측방향 치수(686)를 가질 수 있다. 전술한 실시예와 유사하게, 수직 치수(675)는 수직 치수(685)보다 더 크고, 측방향 치수(676)는 측방향 치수(686)와 유사할 수 있다. 또한, 전술한 바와 같이, 이들 치수의 값은 튜닝가능하고, 에어 스페이서(670 및 680)의 상이한 (그리고 튜닝가능한) 깊이 및 폭은, 상이한 디바이스 영역(100A 및 100B)에서의 디바이스 성능을 최적화하기 위해, 에어 스페이서(670 및 680)의 유전 값이 각 디바이스 영역(100A 및 100B) 내의 상이한 타입의 디바이스에 대해 상이하게 구성될 수 있게 한다. 또한, 디바이스 영역(100B) 내의 게이트 구조물(140)은, 이전 실시예와 연관하여 전술한 것과 유사한 이유로 붕괴할 가능성이 더 적다.
이 제조 단계에서의 반도체 구조물의 상면도가 또한 도 29a 및 도 29b에 도시된다. 디바이스 영역(100B)의 게이트 스페이서(240)가 도핑되지만, 도 22a 내지 도 22b에 도시된 실시예에서는 디바이스 영역(100A)의 게이트 스페이서(240)가 도핑된다는 것을 제외하면, 도 29a 내지 도 29b의 상면도는 도 22a 내지 도 22b에 도시된 상면도와 실질적으로 유사하다.
에어 스페이서를 형성하기 위해 어떤 실시예가 수행되는지에 관계없이, 추가 프로세싱 단계가 수행되어, 반도체 구조물(90)의 제조를 완료할 수 있음이 이해된다. 예를 들면, 이제 도 30a 및 도 30b를 참조하면, 캐핑층(700)이 유전체층(370), 게이트 스페이서(230 및 350), 및 금속 게이트 전극(440) 위에 형성될 수 있다. 캐핑층(700)은 또한 에어 스페이서(470 및 480)를 (그리고 에어 스페이서(570 내지 580 및 670 내지 680)에 대해서 유사하게) 부분적으로 충전한다. 일부 실시예에서, 에어 스페이서(470 내지 480)를 부분적으로 충전하는 캐핑층(700)의 일부는 에어 스페이서(470 또는 480)의 총 깊이(예를 들면, 수직 치수(475 또는 485))의 약 5% 내지 50%를 구성할 수 있다. 캐핑층(700)은 일부 실시예에서 유전체 물질, 예를 들면, 질화물 물질을 포함할 수 있다.
도 31a 내지 도 35a 및 도 31b 내지 도 35b는 본 개시의 다른 대안적인 실시예의 단면 측면도를 도시한다. 이 대안적인 실시예에서, 라이너(270)가 스페이서층(230)과 스페이서층(240) 사이에 형성된다는 것, 예를 들면, 스페이서층(240)이 형성되기 전에 스페이서층(230) 상에 형성되는 것을 제외하면, 프로세싱 단계는 도 2 내지 도 3 및 도 4a 내지 도 4b에서부터 도 15a 내지 도 15b와 연관하여 전술한 실시예와 사실상 유사하다. 더 상세하게는, 라이너(270)가 디바이스 영역(100A)의 스페이서층(230) 상에 형성되는 것(그리고 스페이서층(240)은 형성되지 않는 것)을 제외하면, 도 31a 내지 도 31b의 제조 단계는 도 4a 내지 도 4b에 도시된 제조 단계와 유사하다. 라이너(270)의 선택적인 형성(디바이스 영역(100A)에는 선택적으로 형성되나, 디바이스 영역(100B)에는 선택적으로 형성되지 않음)은, 디바이스 영역(100A)과 디바이스 영역(100B) 둘 다의 스페이서층(230) 상에 먼저 라이너(270)를 퇴적한 후에 디바이스 영역(100B) 내의 라이너(270)의 일부가 에칭되어 없어지는 동안 디바이스 영역(100A) 내의 라이너(270)의 일부를 보호하기 위해 포토레지스트 마스크를 사용함으로써 달성될 수 있다. 이 제조 단계에서는 소스/드레인 피처(122)가 아직 형성되지 않았다는 것이 이해된다.
이제 도 32a 내지 도 32b를 참조하면, 디바이스 영역(100A)의 라이너(270) 상에 그리고 디바이스 영역(100B)의 스페이서층(230) 상에 스페이서층(240)이 퇴적된다. 그 후, 스페이서층(240) 상에 더미층(250)이 형성된다. 전술한 바와 같이, 더미층(250)은 실리콘 질화물과 같은 유전체 물질을 포함할 수 있고 N 에피-층 및 P 에피-층을 규정하는데 사용될 수 있다.
이제 도 33a 내지 도 33b를 참조하면, P 및 N 에피-층 규정 후에 더미층(250)이 제거되고, 디바이스 영역(100A)에 소스/드레인 피처(122)가 형성된다. 그 후에 스페이서층(240) 위에 스페이서층(350)이 형성되고, 그 후에 스페이서층(350) 위에 유전체층(370)이 형성된다.
이제 도 34a 내지 도 34b를 참조하면, 전술한 CMP 프로세스(390)와 유사한 CMP 프로세스가 수행되어, 층(230, 240, 270, 350, 및 370)의 상부 표면을 평탄화한다. 그 후에 게이트 대체 프로세스(430)가 수행되어, 디바이스 영역(100A) 및 디바이스 영역(100B) 둘 다에서 더미 게이트 전극(200)을 금속 게이트 전극(440)으로 대체한다.
이제 도 35a 내지 도 35b를 참조하면, 하나 이상의 에칭 프로세스(450)가 수행되어, 디바이스 영역(100A) 내의 라이너(270) 및 스페이서층(240)을 에칭하여 없애고, 디바이스 영역(100B) 내의 스페이서층(240)을 부분적으로 에칭하여 없앤다. 디바이스 영역(100A 및 100B)에 에어 스페이서(470 및 480)가 각기 형성된다. 이 제조 단계에서, 반도체 구조물(90)은 도 13a 내지 도 13b에 형성된 반도체 구조물(90)과 실질적으로 유사하다. 또, 도 13a 내지 도 13b에 도시된 실시예와 도 35a 내지 도 35b에 도시된 실시예 사이의 차이점은 라이너(270)의 위치가 스위칭되었다는 점이다. 그러나, 라이너(270)는 에칭 프로세스(450)에 의해 결국 제거되므로, 단면도뿐만 아니라 도 15a 내지 도 15b에 도시된 상면도의 관점에서도 두 실시예에서의 반도체 구조물(90)은 실질적으로 동일한 디바이스 구조물을 갖는다.
도 36은 본 개시의 일 실시예에 따른 반도체 디바이스를 제조하는 방법(800)을 도시하는 플로우차트이다. 방법(800)은, 제1 디바이스 영역 내에, 제1 게이트, 제1 유전체 스페이서, 제2 유전체 스페이서, 제3 유전체 스페이서, 및 제1 유전체 스페이서와 제2 유전체 스페이서 사이 또는 제2 유전체 스페이서와 제3 유전체 스페이서 사이에 배치된 라이너를 포함하는 제1 디바이스를 형성하는 단계(810)를 포함한다. 일부 실시예에서, 제1 디바이스는 기능성 디바이스고, 제2 디바이스는 더미 디바이스다. 일부 실시예에서, 제1 디바이스는 활성 영역 위에 형성되고, 제2 디바이스는 전기 격리 영역 위에 형성된다.
방법(800)은, 제2 디바이스 영역 내에, 제2 게이트, 제4 유전체 스페이서, 제5 유전체 스페이서, 및 제6 유전체 스페이서를 포함하는 제2 디바이스를 형성하는 단계(820)를 포함한다.
방법(800)은 제1 디바이스 및 제2 디바이스에 하나 이상의 에칭 프로세스를 수행하는 단계(830)를 포함한다. 하나 이상의 에칭 프로세스는 라이너 및 제2 유전체 스페이서를 제거함으로써 제1 디바이스 영역 내에 제1 에어 스페이서를 형성한다. 하나 이상의 에칭 프로세스는 또한 제2 디바이스 영역 내의 제5 유전체 스페이서를 부분적으로 제거함으로써 제2 디바이스 영역 내에 제2 에어 스페이서를 형성한다. 일부 실시예에서, 하나 이상의 에칭 프로세스는, 상이한 수직 치수 또는 상이한 측방향 치수를 갖도록 제1 에어 스페이서 및 제2 에어 스페이서를 형성한다.
일부 실시예에서, 제1 디바이스를 형성하는 단계는, 하나 이상의 에칭 프로세스에서 제1 유전체 스페이서, 제2 유전체 스페이서, 및 제3 유전체 스페이서보다 더 큰 에칭 속도를 갖는 라이너를 형성하는 단계를 포함한다.
일부 실시예에서, 라이너는, 제1 디바이스 영역 및 제2 디바이스 영역 둘 다에 라이너층을 퇴적하는 단계; 및 제2 디바이스 영역에 배치된 라이너의 부분은 제거하지만 제1 디바이스 영역에 배치된 라이너의 부분은 제거하지 않는 단계에 의해 형성된다.
도 37은 본 개시의 다른 실시예에 따른 반도체 디바이스를 제조하는 방법(900)을 도시하는 플로우차트이다. 방법(900)은 제1 게이트 위에 그리고 제2 게이트 위에 제1 유전체 스페이서를 형성하는 단계(910)를 포함한다. 제1 게이트는 제1 디바이스 영역 내에 배치되고, 제2 게이트는 제2 디바이스 영역 위에 배치된다.
방법(900)은 제1 유전체 스페이서 위에 제2 유전체 스페이서를 형성하는 단계(920)를 포함한다.
방법(900)은 제2 유전체 스페이서의 일부를 도핑하는 단계(930)를 포함한다. 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분은 상이한 에칭 속도를 갖는다.
방법(900)은 제2 유전체 스페이서의 도핑된 부분 및 도핑되지 않은 부분 위에 제3 유전체 스페이서를 형성하는 단계(940)를 포함한다.
방법(900)은 제1 에어 스페이서를 형성하기 위해 제1 디바이스 영역 내의 제2 유전체 스페이서를 에칭하고 제2 에어 스페이서를 형성하기 위해 제2 디바이스 영역 내의 제2 유전체 스페이서를 에칭하는 단계(950)를 포함한다. 제1 에어 스페이서 및 제2 에어 스페이서는 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분 사이의 상이한 에칭 속도로 인해 상이한 사이즈를 갖도록 에칭된다. 일부 실시예에서, 제1 에어 스페이서 및 제2 에어 스페이서는 상이한 수직 치수를 갖도록 형성된다.
일부 실시예에서, 제2 유전체 스페이서의 일부를 도핑하는 단계는, 제1 디바이스 영역 내의 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함한다. 제2 유전체 스페이서의 도핑된 부분은 제2 유전체 스페이서의 도핑되지 않은 부분보다 더 큰 에칭 속도를 갖는다. 일부 실시예에서, 도핑하는 단계는, 산소 또는 인을 도펀트로서 사용하여 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함한다.
일부 다른 실시예에서, 제2 유전체 스페이서의 일부를 도핑하는 단계는, 제2 디바이스 영역 내의 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함한다. 제2 유전체 스페이서의 도핑된 부분은 제2 유전체 스페이서의 도핑되지 않은 부분보다 더 낮은 에칭 속도를 갖는다. 일부 실시예에서, 도핑하는 단계는, 탄소, 질소, 붕소, 또는 불소를 도펀트로서 사용하여 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함한다.
요약하면, 본 개시는 다양한 기법을 사용하여 에어 스페이서의 형성을 용이하게 한다. 예를 들면, 제1 실시예에서, 본 개시는 반도체 구조물의 선택된 제1 영역 내의 유전체 게이트 스페이서 사이에 라이너를 형성한다. 라이너의 물질 조성은 높은 에칭 속도를 갖도록 구성된다. 그러므로, 라이너는 에칭 프로세스에서 용이하게 제거되어 에어 스페이서를 형성할 수 있다. 라이너의 제거는 또한 게이트 스페이서 중 하나의 측벽을 노출시키며, 이는 상기 게이트 스페이서가 반도체 구조물의 제1 영역에서 더 효율적으로 에칭되어 없어질 수 있게 한다. 제2 실시예에서, 도핑 프로세스가 수행되어, 반도체 구조물의 제1 영역에서 유전체 게이트 스페이서를 선택적으로 처리하며(그러나 제2 영역에서는 선택적으로 처리하지 않음), 처리된 유전체 게이트 스페이서는 에어 스페이서를 형성하기 위해 제거될 필요가 있다. 도핑 프로세스는 처리된 유전체 게이트 스페이서의 에칭 속도를 가속화시킨다. 그러므로, 에어 스페이서를 형성하기 위해 에칭 프로세스가 수행될 때, 제2 영역에서보다 제1 영역에서 더 큰 에어 스페이서가 형성될 수 있다. 제3 실시예에서, 도핑 프로세스가 수행되어, 반도체 구조물의 제2 영역에서 유전체 게이트 스페이서를 선택적으로 처리하며(그러나 제1 영역에서는 선택적으로 처리하지 않음), 처리된 유전체 게이트 스페이서는 에어 스페이서를 형성하기 위해 제거될 필요가 있다. 도핑 프로세스는 처리된 유전체 게이트 스페이서의 에칭 속도를 지연시킨다. 그러므로, 에어 스페이서를 형성하기 위해 에칭 프로세스가 수행될 때, 제2 영역에서보다 제1 영역에서 더 큰 에어 스페이서가 형성될 수 있다.
상기 논의에 기초하여, 본 개시가 종래의 에어 스페이서에 비해 장점을 제공한다는 것을 알 수 있다. 그러나, 모든 장점이 본원에서 설명되지는 않았고, 상이한 실시예가 상이한 장점을 제공할 수 있으며, 특정한 장점이 임의의 실시예에 대해 요구되지 않는다는 것이 이해된다. 하나의 장점은, 본 개시는 에어 스페이서를 더 쉽게 형성한다는 것이며, 특히 에어 스페이서에 대해 높은 종횡비가 요구될 때 그러하다. 종래의 에어 스페이서 형성 방법은 에어 스페이서를 형성하는 데 필요한 에칭과 관련하여 어려움을 겪을 수 있는데 반해, 본 개시의 실시예는, 쉽게 제거 가능한 라이너를 구현함으로써 에어 스페이서 에칭 프로세스를 용이하게 하고, 라이너의 제거는 유전체 스페이서가 상단으로부터뿐만 아니라 측면(라이너가 존재했던 곳)으로부터도 에칭되게 한다. 그러므로, 에어 스페이서 에칭 프로세스는 더 유효하게 그리고 더 효율적으로 수행될 수 있다. 다른 장점은, 본 개시는 상이한 디바이스 영역에 대해 에어 스페이서의 깊이 및/또는 폭이 유연하게 튜닝될 수 있게 한다는 것이다. 예를 들면, 라이너가 구현되는 실시예에서, 라이너를 갖는 디바이스 영역은 결국, 라이너가 없는 디바이스 영역보다 더 깊고 더 넓은 에어 스페이서를 갖게 될 수 있다. 다른 예로서, 제거될 유전체 스페이서를 처리하기 위해 도핑 프로세스가 수행되는 실시예에서, 유전체 스페이서가 처리되는 디바이스 영역은 결국, 처리되는 유전체 스페이서의 에칭 속도를 도핑 프로세스가 가속하거나 지연시키는지의 여부에 따라, 유전체 스페이서가 처리되지 않은 다른 디바이스 영역보다 더 깊거나 또는 더 얕은 에어 스페이서를 갖게 될 수 있다. 그럼에도 불구하고, 상이하고 구성가능한 에어 스페이서 사이즈를 갖는 것은, 각각의 디바이스 영역 내의 스페이서에 대해 유전 값이 최적화되게 한다. 또 다른 장점은, 게이트 구조물, 특히 높고 좁은 게이트 구조물이, 감소된 붕괴 위험을 갖는다는 것이다. 이는, 더 효율적인 에어 스페이서 에칭에 적어도 부분적으로 기인할 수 있고 그리고/또는 에어 스페이서가 적소에 에칭된 이후에라도, 유전체 스페이서의 일부 부분이 일부 영역에 남아있을 수 있고, 이는 게이트 구조물을 제자리에 유지하게 도울 수 있다는 사실에 적어도 부분적으로 기인할 수 있다. 다른 장점은 기존 제조 프로세스와의 호환성 및 구현의 용이함 및 낮은 비용을 포함할 수 있다.
전술한 진보된 리소그래피 프로세스, 방법, 및 물질은 핀형 전계 효과 트랜지스터(fin-type field effect transistors, FinFET)를 포함하는 많은 응용예에서 사용될 수 있다. 예를 들면, 핀은 피처 사이에 상대적으로 가까운 간격을 생성하도록 패터닝될 수 있으며, 상기 개시는 이에 대해 매우 적합하다. 게다가, 맨드릴이라고도 또한 지칭되는, FinFET의 핀을 형성할 때 사용되는 스페이서는, 상기 개시에 따라 프로세스될 수 있다.
본 개시의 일 양태는 반도체 디바이스에 관한 것이다. 반도체 디바이스는 제1 디바이스 및 제2 디바이스를 포함한다. 제1 디바이스는 활성 영역 위에 형성된 제1 게이트 구조물 및 제1 게이트 구조물에 인접하게 배치된 제1 에어 스페이서를 포함한다. 제2 디바이스는 격리 구조물 위에 형성된 제2 게이트 구조물 및 제2 게이트 구조물에 인접하게 배치된 제2 에어 스페이서를 포함한다. 제1 에어 스페이서와 제2 에어 스페이서는 상이한 사이즈를 갖는다.
본 개시의 다른 양태는 방법에 관한 것이다. 본 방법은, 제1 디바이스 영역 내에, 제1 게이트, 제1 유전체 스페이서, 제2 유전체 스페이서, 제3 유전체 스페이서, 및 제1 유전체 스페이서와 제2 유전체 스페이서 사이에 또는 제2 유전체 스페이서와 제3 유전체 스페이서 사이에 배치된 라이너를 포함하는 제1 디바이스를 형성하는 단계를 포함한다. 본 방법은 또한, 제2 디바이스 영역 내에, 제2 게이트, 제4 유전체 스페이서, 제5 유전체 스페이서, 및 제6 유전체 스페이서를 포함하는 제2 디바이스를 형성하는 단계를 포함한다. 본 방법은, 제1 디바이스 및 제2 디바이스에 하나 이상의 에칭 프로세스를 수행하는 단계를 더 포함한다. 하나 이상의 에칭 프로세스는 라이너 및 제2 유전체 스페이서를 제거함으로써 제1 디바이스 영역 내에 제1 에어 스페이서를 형성한다. 하나 이상의 에칭 프로세스는 제2 디바이스 영역 내의 제5 유전체 스페이서를 부분적으로 제거함으로써 제2 디바이스 영역 내에 제2 에어 스페이서를 형성한다.
본 개시의 또 다른 양태는 방법에 관한 것이다. 본 방법은, 제1 게이트 위에 그리고 제2 게이트 위에 제1 유전체 스페이서를 형성하는 단계를 포함하며, 제1 게이트는 제1 디바이스 영역 내에 배치되고, 제2 게이트는 제2 디바이스 영역 위에 배치된다. 본 방법은, 제1 유전체 스페이서 위에 제2 유전체 스페이서를 형성하는 단계를 포함한다. 본 방법은, 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함한다. 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분은 상이한 에칭 속도를 갖는다. 본 방법은, 제2 유전체 스페이서의 도핑된 부분 및 도핑되지 않은 부분 위에 제3 유전체 스페이서를 형성하는 단계를 포함한다. 본 방법은, 제1 에어 스페이서를 형성하기 위해 제1 디바이스 영역 내의 제2 유전체 스페이서를 에칭하고 제2 에어 스페이서를 형성하기 위해 제2 디바이스 영역 내의 제2 유전체 스페이서를 에칭하는 단계를 포함한다. 제1 에어 스페이서 및 제2 에어 스페이서는, 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분 사이의 상이한 에칭 속도로 인해 상이한 사이즈를 갖도록 에칭된다.
상기의 내용은, 당업자가 본 개시의 양상을 더 잘 이해할 수도 있도록 여러 실시예의 특징을 개설한다. 당업자는, 동일한 목적을 수행하기 위해 그리고/또는 본원에서 소개되는 실시예의 동일한 이점을 달성하기 위해 다른 프로세스 및 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 수월하게 사용할 수도 있다는 것을 이해해야 한다. 또한, 당업자는 또한, 그러한 등가적 구성이 본 개시의 취지와 범위를 벗어나지 않는다는 것, 및 본 개시의 취지와 범위를 벗어나지 않으면서 본원에서 다양한 변경, 대체, 및 수정을 가할 수도 있다는 것을 인지해야 한다.
<부기>
1. 반도체 디바이스에 있어서,
제1 디바이스로서,
활성 영역 위에 형성된 제1 게이트 구조물; 및
상기 제1 게이트 구조물에 인접하게 배치된 제1 에어 스페이서
를 포함하는 상기 제1 디바이스; 및
제2 디바이스로서,
격리 구조물 위에 형성된 제2 게이트 구조물; 및
상기 제2 게이트 구조물에 인접하게 배치된 제2 에어 스페이서
를 포함하는 상기 제2 디바이스
를 포함하며;
상기 제1 에어 스페이서와 상기 제2 에어 스페이서는 상이한 사이즈를 갖는,
반도체 디바이스.
2. 제1항에 있어서, 상기 제1 에어 스페이서는 상기 제2 에어 스페이서보다 더 큰 수직 치수를 갖는, 반도체 디바이스.
3. 제1항에 있어서, 상기 제1 에어 스페이서는 상기 제2 에어 스페이서보다 더 큰 측방향 치수를 갖는, 반도체 디바이스.
4. 제1항에 있어서, 제1 유전체 스페이서, 제2 유전체 스페이서, 제3 유전체 스페이서, 및 제4 유전체 스페이서를 더 포함하며;
상기 제1 에어 스페이서는 상기 제1 유전체 스페이서와 상기 제2 유전체 스페이서 사이에 배치되고;
상기 제2 에어 스페이서는 상기 제3 유전체 스페이서와 상기 제4 유전체 스페이서 사이에 배치되는, 반도체 디바이스.
5. 제4항에 있어서,
상기 제1 유전체 스페이서와 상기 제2 유전체 스페이서는 상이한 물질 조성을 가지며;
상기 제3 유전체 스페이서와 상기 제4 유전체 스페이서는 상이한 물질 조성을 갖는, 반도체 디바이스.
6. 제5항에 있어서, 상기 제2 에어 스페이서 아래에는 배치되지만 상기 제1 에어 스페이서 아래에는 배치되지 않는 제5 유전체 스페이서를 더 포함하며, 상기 제5 유전체 스페이서는 상기 제1 유전체 스페이서, 상기 제2 유전체 스페이서, 상기 제3 유전체 스페이서, 또는 상기 제4 유전체 스페이서와는 상이한 물질 조성을 갖는, 반도체 디바이스.
7. 제6항에 있어서, 상기 제5 유전체 스페이서는 하나 이상의 도펀트를 포함하는, 반도체 디바이스.
8. 제1항에 있어서, 상기 제1 디바이스는 기능 디바이스이고, 상기 제2 디바이스는 더미 디바이스인, 반도체 디바이스.
9. 방법에 있어서,
제1 디바이스 영역 내에, 제1 게이트, 제1 유전체 스페이서, 제2 유전체 스페이서, 제3 유전체 스페이서, 및 상기 제1 유전체 스페이서와 상기 제2 유전체 스페이서 사이 또는 상기 제2 유전체 스페이서와 상기 제3 유전체 스페이서 사이에 배치된 라이너를 포함하는 제1 디바이스를 형성하는 단계;
제2 디바이스 영역 내에, 제2 게이트, 제4 유전체 스페이서, 제5 유전체 스페이서, 및 제6 유전체 스페이서를 포함하는 제2 디바이스를 형성하는 단계; 및
상기 제1 디바이스 및 상기 제2 디바이스에 하나 이상의 에칭 프로세스를 수행하는 단계를 포함하며, 상기 하나 이상의 에칭 프로세스는, 상기 라이너 및 상기 제2 유전체 스페이서를 제거함으로써 상기 제1 디바이스 영역 내에 제1 에어 스페이서를 형성하고, 상기 하나 이상의 에칭 프로세스는, 상기 제2 디바이스 영역 내의 상기 제5 유전체 스페이서를 부분적으로 제거함으로써 상기 제2 디바이스 영역 내에 제2 에어 스페이서를 형성하는, 방법.
10. 제9항에 있어서, 상기 제1 디바이스는 기능 디바이스이고, 상기 제2 디바이스는 더미 디바이스인, 방법.
11. 제10항에 있어서,
상기 제1 디바이스는 활성 영역 위에 형성되고;
상기 제2 디바이스는 전기 격리 영역 위에 형성되는, 방법.
12. 제9항에 있어서, 상기 제1 디바이스를 형성하는 단계는, 상기 하나 이상의 에칭 프로세스에서 상기 제1 유전체 스페이서, 상기 제2 유전체 스페이서, 및 상기 제3 유전체 스페이서보다 더 큰 에칭 속도를 갖는 상기 라이너를 형성하는 단계를 포함하는, 방법.
13. 제9항에 있어서, 상기 라이너는,
상기 제1 디바이스 영역 및 상기 제2 디바이스 영역 둘 다에 라이너층을 퇴적하는 단계; 및
상기 제2 디바이스 영역 내에 배치된 상기 라이너의 부분은 제거하지만, 상기 제1 디바이스 영역 내에 배치된 상기 라이너의 부분은 제거하지 않는 단계에 의해 형성되는, 방법.
14. 제9항에 있어서, 상기 하나 이상의 에칭 프로세스는, 상이한 수직 치수 또는 상이한 측방향 치수를 갖도록 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서를 형성하는, 방법.
15. 방법에 있어서,
제1 게이트 위에 그리고 제2 게이트 위에 제1 유전체 스페이서를 형성하는 단계로서, 상기 제1 게이트는 제1 디바이스 영역 내에 배치되고, 상기 제2 게이트는 제2 디바이스 영역 위에 배치되는, 상기 제1 유전체 스페이서를 형성하는 단계;
상기 제1 유전체 스페이서 위에 제2 유전체 스페이서를 형성하는 단계;
상기 제2 유전체 스페이서의 일부를 도핑하는 단계로서, 상기 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분은 상이한 에칭 속도를 갖는, 상기 제2 유전체 스페이서의 일부를 도핑하는 단계;
상기 제2 유전체 스페이서의 도핑된 부분 및 도핑되지 않은 부분 위에 제3 유전체 스페이서를 형성하는 단계; 및
제1 에어 스페이서를 형성하기 위해 상기 제1 디바이스 영역 내의 상기 제2 유전체 스페이서를 에칭하고 제2 에어 스페이서를 형성하기 위해 상기 제2 디바이스 영역 내의 상기 제2 유전체 스페이서를 에칭하는 단계를 포함하며, 상기 제1 에어 스페이서 및 상기 제2 에어 스페이서는, 상기 제2 유전체 스페이서의 도핑된 부분과 도핑되지 않은 부분 사이의 상이한 에칭 속도로 인해 상이한 사이즈를 갖도록 에칭되는, 방법.
16. 제15항에 있어서, 상기 제2 유전체 스페이서의 일부를 도핑하는 단계는, 상기 제1 디바이스 영역 내의 상기 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함하며, 상기 제2 유전체 스페이서의 도핑된 부분은 상기 제2 유전체 스페이서의 도핑되지 않은 부분보다 더 큰 에칭 속도를 갖는, 방법.
17. 제16항에 있어서, 상기 도핑하는 단계는, 산소 또는 인을 도펀트로서 사용하여 상기 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함하는, 방법.
18. 제15항에 있어서, 상기 제2 유전체 스페이서의 일부를 도핑하는 단계는, 상기 제2 디바이스 영역 내의 상기 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함하며, 상기 제2 유전체 스페이서의 도핑된 부분은 상기 제2 유전체 스페이서의 도핑되지 않은 부분보다 더 낮은 에칭 속도를 갖는, 방법.
19. 제18항에 있어서, 상기 도핑하는 단계는, 탄소, 질소, 붕소, 또는 불소를 도펀트로서 사용하여 상기 제2 유전체 스페이서의 일부를 도핑하는 단계를 포함하는, 방법.
20. 제15항에 있어서, 상기 제1 에어 스페이서와 상기 제2 에어 스페이서는 상이한 수직 치수를 갖도록 형성되는, 방법.

Claims (9)

  1. 반도체 디바이스에 있어서,
    제1 디바이스로서,
    반도체 물질을 함유하는 제1 영역 위에 배치되는 제1 게이트 구조물; 제1 유전체 게이트 스페이서 및 상기 제1 유전체 게이트 스페이서와는 상이한 물질 조성을 갖는 제2 유전체 게이트 스페이서; 및
    상기 제1 유전체 게이트 스페이서와 상기 제2 유전체 게이트 스페이서 사이에 위치되는 제1 에어 스페이서 - 상기 제1 에어 스페이서의 측벽 전체가 상기 제1 게이트 구조물의 측벽 옆에 배치됨 -
    를 포함하는 상기 제1 디바이스; 및
    제2 디바이스로서,
    유전체 물질을 함유하는 제2 영역 위에 배치되는 제2 게이트 구조물;
    제3 유전체 게이트 스페이서 및 상기 제3 유전체 게이트 스페이서와는 상이한 물질 조성을 갖는 제4 유전체 게이트 스페이서; 및
    상기 제3 유전체 게이트 스페이서와 상기 제4 유전체 게이트 스페이서 사이에 위치되는 제2 에어 스페이서 - 상기 제2 에어 스페이서의 측벽 전체가 상기 제2 게이트 구조물의 측벽 옆에 배치됨 -
    를 포함하는 상기 제2 디바이스
    를 포함하며;
    상기 제1 에어 스페이서는 상기 제2 에어 스페이서보다 크고, 상기 제1 에어 스페이서의 하단 표면 및 상기 제2 에어 스페이서의 하단 표면은 상이한 수직 상승을 갖고, 상기 제2 에어 스페이서의 상부 경계는 상기 제2 게이트 구조물의 하단 표면보다 수직으로 더 상승되되 상기 제2 게이트 구조물의 상부 표면보다 더 적게 수직으로 상승되는 것인, 반도체 디바이스.
  2. 제1항에 있어서, 상기 제1 에어 스페이서는 상기 제2 에어 스페이서보다 큰 수직 치수 또는 큰 측방향 치수를 갖는 것인, 반도체 디바이스.
  3. 제1항에 있어서, 상기 제1 디바이스는 정적 랜덤 액세스 메모리(SRAM) 셀의 컴포넌트이고, 상기 제2 디바이스는 상기 SRAM 셀의 외부에 있는 컴포넌트인 것인, 반도체 디바이스.
  4. 제1항에 있어서, 상기 제2 디바이스는 상기 제2 에어 스페이서 아래에 위치되는 유전체 물질을 더 포함하는 것인, 반도체 디바이스.
  5. 제4항에 있어서, 상기 유전체 물질은 도핑된 것인, 반도체 디바이스.
  6. 반도체 디바이스에 있어서,
    정적 랜덤 액세스 메모리(SRAM) 디바이스로서,
    활성 영역 위에 배치되는 제1 게이트; 및
    상기 제1 게이트의 측벽 상에 배치되는 제1 게이트 스페이서 구조물 - 상기 제1 게이트 스페이서 구조물은 제1 유전체 스페이서, 제2 유전체 스페이서, 및 상기 제1 유전체 스페이서와 상기 제2 유전체 스페이서 사이에 배치되는 제1 에어 스페이서를 포함함 -
    을 포함하는, 상기 SRAM 디바이스; 및
    비-SRAM(non-SRAM) 디바이스로서,
    격리 구조물 위에 배치되는 제2 게이트; 및
    상기 제2 게이트의 측벽 상에 배치되는 제2 게이트 스페이서 구조물 - 상기 제2 게이트 스페이서 구조물은 제3 유전체 스페이서, 제4 유전체 스페이서, 제5 유전체 스페이서, 및 상기 제3 유전체 스페이서와 상기 제4 유전체 스페이서 사이에 그리고 상기 제5 유전체 스페이서 위에 배치되는 제2 에어 스페이서를 포함하고, 상기 제2 에어 스페이서의 어떠한 부분도 상기 제2 게이트의 하단 표면 아래에 위치되지 않고, 상기 제1 에어 스페이서의 수직 치수는 상기 제2 에어 스페이서의 수직 치수보다 큼 -
    을 포함하는, 비-SRAM 디바이스
    를 포함하는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 유전체 스페이서와 상기 제2 유전체 스페이서는 상이한 물질 조성을 갖고;
    상기 제3 유전체 스페이서와 상기 제4 유전체 스페이서는 상이한 물질 조성을 갖고;
    상기 제5 유전체 스페이서는 도핑되되, 상기 제1, 제2, 제3 및 제4 유전체 스페이서와 상이한 물질 조성을 갖는 것인, 반도체 디바이스.
  8. 제6항에 있어서, 상기 제1 에어 스페이서는 상기 제2 에어 스페이서보다 측방향으로 더 넓은 것인, 반도체 디바이스.
  9. 제6항에 있어서,
    상기 제1 에어 스페이서의 최하단 지점은 상기 제1 게이트의 최하단 표면보다 수직으로 더 상승된 것이고,
    상기 제2 에어 스페이서의 최하단 지점은 상기 제2 게이트의 최하단 표면보다 수직으로 더 상승된 것인, 반도체 디바이스.
KR1020220143543A 2018-09-26 2022-11-01 트랜지스터의 게이트 구조물용 에어 스페이서 KR102627966B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201862736565P 2018-09-26 2018-09-26
US62/736,565 2018-09-26
US16/523,453 2019-07-26
US16/523,453 US11508827B2 (en) 2018-09-26 2019-07-26 Air spacer for a gate structure of a transistor
KR1020210093411A KR20210092712A (ko) 2018-09-26 2021-07-16 트랜지스터의 게이트 구조물용 에어 스페이서

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020210093411A Division KR20210092712A (ko) 2018-09-26 2021-07-16 트랜지스터의 게이트 구조물용 에어 스페이서

Publications (2)

Publication Number Publication Date
KR20220152978A true KR20220152978A (ko) 2022-11-17
KR102627966B1 KR102627966B1 (ko) 2024-01-19

Family

ID=69725091

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020190118905A KR20200035893A (ko) 2018-09-26 2019-09-26 트랜지스터의 게이트 구조물용 에어 스페이서
KR1020210093411A KR20210092712A (ko) 2018-09-26 2021-07-16 트랜지스터의 게이트 구조물용 에어 스페이서
KR1020220143543A KR102627966B1 (ko) 2018-09-26 2022-11-01 트랜지스터의 게이트 구조물용 에어 스페이서

Family Applications Before (2)

Application Number Title Priority Date Filing Date
KR1020190118905A KR20200035893A (ko) 2018-09-26 2019-09-26 트랜지스터의 게이트 구조물용 에어 스페이서
KR1020210093411A KR20210092712A (ko) 2018-09-26 2021-07-16 트랜지스터의 게이트 구조물용 에어 스페이서

Country Status (5)

Country Link
US (2) US11508827B2 (ko)
KR (3) KR20200035893A (ko)
CN (1) CN110957367B (ko)
DE (1) DE102019121117A1 (ko)
TW (1) TWI731422B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018004687A1 (en) 2016-07-01 2018-01-04 Intel Corporation Field effect transistor with a hybrid gate spacer including a low-k dielectric material
EP3570317A1 (en) * 2018-05-17 2019-11-20 IMEC vzw Area-selective deposition of a mask material
EP3621107A1 (en) * 2018-09-10 2020-03-11 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component with dielectric layer for embedding in component carrier
US11031485B2 (en) * 2019-06-04 2021-06-08 International Business Machines Corporation Transistor with airgap spacer
US11145540B2 (en) * 2019-08-08 2021-10-12 Nanya Technology Corporation Semiconductor structure having air gap dielectric and the method of preparing the same
US11437490B2 (en) * 2020-04-08 2022-09-06 Globalfoundries U.S. Inc. Methods of forming a replacement gate structure for a transistor device
US11404537B2 (en) * 2020-04-17 2022-08-02 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with air-void in spacer
US11715780B2 (en) * 2020-10-19 2023-08-01 Applied Materials, Inc. High performance and low power semiconductor device
CN114695270A (zh) * 2020-12-30 2022-07-01 长鑫存储技术有限公司 半导体器件的制备方法及半导体器件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150095044A (ko) * 2014-02-12 2015-08-20 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20160012826A (ko) * 2014-07-25 2016-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20160074306A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20170003830A (ko) * 2015-06-30 2017-01-10 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US20170323824A1 (en) * 2016-05-05 2017-11-09 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712486B1 (ko) 2000-09-09 2007-04-30 삼성전자주식회사 이온 주입을 이용한 식각 선택비 조절방법
CN102110650A (zh) 2009-12-29 2011-06-29 中国科学院微电子研究所 一种半导体器件及其制造方法
EP2526922B1 (en) 2010-01-22 2018-10-03 Dai-Ichi Kogyo Seiyaku Co., Ltd. Viscous composition
US8288296B2 (en) 2010-04-20 2012-10-16 International Business Machines Corporation Integrated circuit with replacement metal gates and dual dielectrics
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20130025207A (ko) * 2011-09-01 2013-03-11 삼성전자주식회사 반도체 장치 및 그의 형성방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
KR101967614B1 (ko) * 2012-07-20 2019-04-10 삼성전자 주식회사 반도체 소자 제조 방법
KR20140020146A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 제조방법
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102036345B1 (ko) 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
KR102046987B1 (ko) 2013-08-30 2019-11-20 삼성전자 주식회사 반도체 소자 및 그 제조방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9349740B2 (en) * 2014-01-24 2016-05-24 Sandisk Technologies Inc. Non-volatile storage element with suspended charge storage region
US9331072B2 (en) * 2014-01-28 2016-05-03 Samsung Electronics Co., Ltd. Integrated circuit devices having air-gap spacers defined by conductive patterns and methods of manufacturing the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9673293B1 (en) * 2016-02-18 2017-06-06 International Business Machines Corporation Airgap spacers
US9748389B1 (en) * 2016-03-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Method for semiconductor device fabrication with improved source drain epitaxy
US9831346B1 (en) * 2016-07-27 2017-11-28 GlobalFoundries, Inc. FinFETs with air-gap spacers and methods for forming the same
KR102460862B1 (ko) 2016-08-04 2022-10-28 삼성전자주식회사 반도체 장치
US10727297B2 (en) * 2016-09-12 2020-07-28 Samsung Electronics Co., Ltd. Complimentary metal-oxide-semiconductor circuit having transistors with different threshold voltages and method of manufacturing the same
US10115808B2 (en) 2016-11-29 2018-10-30 Taiwan Semiconductor Manufacturing Company, Ltd. finFET device and methods of forming
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
US10211100B2 (en) * 2017-03-27 2019-02-19 Globalfoundries Inc. Methods of forming an air gap adjacent a gate of a transistor and a gate contact above the active region of the transistor
US10229983B1 (en) * 2017-11-16 2019-03-12 International Business Machines Corporation Methods and structures for forming field-effect transistors (FETs) with low-k spacers
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
US11450675B2 (en) * 2018-09-14 2022-09-20 Intel Corporation One transistor and one ferroelectric capacitor memory cells in diagonal arrangements

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150095044A (ko) * 2014-02-12 2015-08-20 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20160012826A (ko) * 2014-07-25 2016-02-03 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20160074306A (ko) * 2014-12-18 2016-06-28 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20170003830A (ko) * 2015-06-30 2017-01-10 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
US20170323824A1 (en) * 2016-05-05 2017-11-09 United Microelectronics Corp. Semiconductor device and method for fabricating the same

Also Published As

Publication number Publication date
US20200098886A1 (en) 2020-03-26
DE102019121117A1 (de) 2020-03-26
TWI731422B (zh) 2021-06-21
KR20210092712A (ko) 2021-07-26
US11984489B2 (en) 2024-05-14
US11508827B2 (en) 2022-11-22
CN110957367A (zh) 2020-04-03
KR102627966B1 (ko) 2024-01-19
CN110957367B (zh) 2023-09-22
KR20200035893A (ko) 2020-04-06
US20230088288A1 (en) 2023-03-23
TW202030887A (zh) 2020-08-16

Similar Documents

Publication Publication Date Title
KR102627966B1 (ko) 트랜지스터의 게이트 구조물용 에어 스페이서
US20230275093A1 (en) Structure And Method For Mosfet Device
US10629737B2 (en) Method for fabricating FinFET including forming an oxide layer
US11889674B2 (en) Structure and method for SRAM FinFET device having an oxide feature
KR101709392B1 (ko) 하이-k 금속 게이트 스택을 구비한 finfet 구조물, 디바이스 및 그 제조 방법
US20180175036A1 (en) Multi-Gate Device and Method of Fabrication Thereof
US8466027B2 (en) Silicide formation and associated devices
US11996483B2 (en) FET with wrap-around silicide and fabrication methods thereof
KR101656952B1 (ko) Ｆｉｎ 피처의 구조물 및 그 제조 방법
KR101656151B1 (ko) ＦｉｎＦＥＴ 디바이스를 위한 구조물 및 방법
US11527444B2 (en) Air spacer formation for semiconductor devices
US10658372B2 (en) Cutting metal gates in fin field effect transistors
US11676869B2 (en) Semiconductor device and manufacturing method thereof
US20200006158A1 (en) Methods of Forming Metal Gate Spacer
KR102184595B1 (ko) 개선된 에피택셜 소스/드레인 근접도 제어를 갖춘 반도체 디바이스 제조 방법
US20220352345A1 (en) Semiconductor device and manufacturing method thereof
US10396156B2 (en) Method for FinFET LDD doping
CN112447596A (zh) 半导体装置结构的制造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant