CN102522388B - 电感及形成方法 - Google Patents

Abstract

一种电感及形成方法，所述电感包括：衬底，位于所述衬底表面的低K层间介质层，位于所述低K层间介质层上的电感线圈，位于所述电感线圈表面的保护层。由于位于半导体衬底和电感线圈的层间介质层为低K层间介质层，降低了电感线圈和衬底之间的介电常数，降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。

Description

电感及形成方法

技术领域

本发明涉及半导体制造技术，特别涉及一种高Q值的电感及形成方法。

背景技术

电感、电阻、电容等无源器件在集成电路中扮演着非常重要的角色。例如在CMOS射频集成电路(RFIC)中，电感是非常必要的一种电学器件。但是在集成电路中集成电感器件的工艺比较困难，现有技术中在集成电路上形成的电感多为平面螺旋电感，所述平面螺旋电感是无源器件中最难集成的元件。而且为了提高电感的性能，提高射频模块电路的可靠性和电路设计的效率，集成电路需要高Q(品质因数)值的电感，如何在半导体制作工艺上实现足够高Q值的电感是一大难题。

品质因数Q的定义为：存储于电感器中的能量和每一个振荡周期损耗能量的比值。品质因子Q越高，电感器的效率就越高。由于实际工作状态中，流经电感金属线的电流产生的磁通量变化会在衬底上感应出镜像电流，而由镜像电流形成的磁通变化会抵消电感本身的部分磁通量，造成实际电感值和Q值的下降。因此，现有提高电感Q值的方法多为改变衬底材料特性和结构、增加衬底屏蔽等。公开号为CN1979851A的中国专利文献公开了一种提高电感品质因子的版图结构，在电感版图中的衬底和金属层之间增加衬底屏蔽层，所述衬底屏蔽层采用十字型封闭结构对称线结构。由于所述版图结构采用了互补电流方向十字型封闭对称线组成的衬底屏蔽结构，可减小衬底镜像电流的产生，且所述结构的互补流动的电流使得衬底镜像电流磁通变化互相抵消，部分消除衬底镜像电流的磁通量对电感Q值的影响，从而提高了电感的Q值。

但是通过增加衬底屏蔽层只能少量地提高Q值，且需要额外的工艺形成衬底屏蔽层，增加了工艺步骤。

发明内容

本发明解决的问题是提供一种电感及形成方法，通过降低层间介质层的K(介电常数)值，降低电感和半导体衬底的寄生电容，从而提高了电感的Q值。

为解决上述问题，本发明实施例提供了一种电感，包括：衬底，位于所述衬底表面的低K层间介质层，位于所述低K层间介质层上的电感线圈，位于所述电感线圈表面的保护层。

可选的，所述低K层间介质层为多层堆叠结构，所述多层堆叠结构中至少一层的材料为氟硅玻璃、无定形碳、多孔介质材料其中一种。

可选的，所述低K层间介质层包括位于衬底表面的富硅氧化物层，位于所述富硅氧化物层表面的氟硅玻璃层，位于所述氟硅玻璃层表面的氧化硅层。

可选的，所述富硅氧化物层的厚度范围为所述氟硅玻璃层的厚度范围为所述氧化硅层的厚度范围为

可选的，还包括，位于所述氧化硅层内的金属互连层，位于所述金属互连层表面的导电插塞，所述导电插塞与电感线圈的两端电学连接，利用所述金属互连层和导电插塞将电感线圈与外电路电学连接。

可选的，所述电感线圈为平面螺旋线圈。

可选的，所述电感线圈为单层的电感线圈或多层堆叠线圈。

本发明实施例还提供了一种电感的形成方法，包括：

提供衬底，在所述衬底表面形成低K层间介质层；

在所述低K层间介质层上形成电感线圈；

在所述电感线圈表面形成保护层。

可选的，所述低K层间介质层为多层堆叠结构，所述多层堆叠结构中至少一层的材料为氟硅玻璃、无定形碳、多孔介质材料其中一种。

可选的，形成所述低K层间介质层的具体工艺包括：在所述衬底表面形成富硅氧化物层，在所述富硅氧化物层表面形成氟硅玻璃层，在所述氟硅玻璃层表面形成氧化硅层。

可选的，形成所述富硅氧化物层的工艺为化学气相沉积工艺。

可选的，形成所述富硅氧化物层的工艺参数包括：反应气体包括SiH₄和N₂O，所述SiH₄的气流量范围为100sccm～150sccm，所述N₂O的气流量范围为700sccm～800sccm，反应温度的范围为380℃～420℃，反应气压的范围为2.0Torr～2.4Torr。

可选的，形成所述氟硅玻璃层的工艺为高密度等离子体化学气相沉积工艺或等离子体增强化学气相沉积。

可选的，形成所述富硅氧化物层的工艺参数包括：反应气体包括Ar、O₂、SiH₄、SiF₄，所述Ar的气流量范围为60sccm～70sccm，所述O₂的气流量范围为100sccm～130sccm，所述SiH₄的气流量范围为35sccm～50sccm，所述SiF₄的气流量范围为35sccm～50sccm，反应温度的范围为420℃～460℃，反应气压的范围为4mTorr～6mTorr。

可选的，形成所述氧化硅层的工艺包括：在所述氟硅玻璃层表面形成第一氧化硅层，在所述第一氧化硅层表面形成金属互连层，在所述金属互连层和第一氧化硅层表面形成第二氧化硅层，在所述第二氧化硅层内形成导电插塞，使得位于所述氧化硅层上的电感线圈通过所述导电插塞与金属互连层电学连接。

可选的，形成所述第一氧化硅层和第二氧化硅层的工艺为化学气相沉积工艺。

可选的，形成所述第一氧化硅层和第二氧化硅层的工艺参数包括：反应前驱物为TEOS和O₂，所述TEOS的流量范围为1800mgm～2200mgm，所述O₂的气流量范围为1800sccm～2200sccm，反应温度的范围为380℃～420℃，反应气压的范围为8.0Torr～8.4Torr。

可选的，所述电感线圈为单层的电感线圈或多层堆叠线圈。

与现有技术相比，本发明实施例具有以下优点：

在本发明实施例的电感中，位于半导体衬底和电感线圈的层间介质层为低K层间介质层，降低了电感线圈和衬底之间的介电常数，降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。

附图说明

图1是现有技术的平面螺旋电感的俯视视角的结构示意图；

图2是电感的参数物理模型示意图；

图3是电感Q值与层间介质层的K值之间的实验结果对比图；

图4为本发明实施例的电感的形成方法的流程示意图；

图5至图7为本发明实施例的电感的形成过程的剖面结构示意图。

具体实施方式

在背景技术中提到，如何在半导体制作工艺上实现足够高Q值的电感是一大难题，现有技术中提高电感Q值的方法多为改变衬底材料特性和结构、增加衬底屏蔽等，但由于改变衬底材料需要改变制作工艺，增加衬底屏蔽层又只能少量地提高Q值，且需要额外的工艺形成衬底屏蔽层，都有各自的缺点。

因此，发明人经过研究发现，平面螺旋电感一般采用CMOS工艺在半导体衬底表面的层间介质层上形成单层或多层螺旋状金属线来实现，单层或多层螺旋状金属线作为电感线圈，请参考图1，为现有技术的平面螺旋电感的俯视视角的结构示意图，所述电感线圈10为呈螺旋状分布的金属连线，位于所述电感线圈中心的一端和位于所述电感线圈边缘的另一端与外电路相连，其中，所述电感的两端通过导电插塞连接到金属互连层中，并通过金属互连层与外电路电学连接。电感在高频工作时，由于涡流效应和硅衬底损耗，电感在存储磁场能量的同时，还通过欧姆损耗消耗能量的寄生电阻和存储电场能量的寄生电容，请参考图2，为电感的参数物理模型示意图。其中，所述L和R为金属连线的串联电感和电阻，C_m为金属层间的电容，C_OX1和C_OX2为金属连线和衬底间的寄生电容，R_Si1、R_Si2和C_Si1、C_Si2分别为衬底本身的寄生电阻和寄生电容。而根据品质因数Q值的定义式，再根据上述电感的物理模型，就可以得出Q值的表达式。品质因数Q的定义式如(1)式所示：

其中，

其中， $R_p=\frac{1}{{\mathrm{\ω}}^2{C}_{\mathrm{OX}}^2{R}_{\mathrm{Si}}}+\frac{R_{\mathrm{Si}}{(C_{\mathrm{OX}}+C_{\mathrm{Si}})}^2}{C_{\mathrm{OX}}^2}---\left(5\right)$

$C_p=C_{\mathrm{OX}}\×\frac{1+{\mathrm{\ω}}^2(C_{\mathrm{OX}}+C_{\mathrm{Si}})C_{\mathrm{Si}}{R}_{\mathrm{Si}}^2}{1+{\mathrm{\ω}}^2{(C_{\mathrm{OX}}+C_{\mathrm{Si}})}^2{R}_{\mathrm{Si}}^2}---\left(6\right)$

V₀为通过电感端口的峰值电压。将(2)～(4)式代入到(1)式，可得：

$Q=\frac{\mathrm{\ωL}}{R}\×[1-\frac{R^2(C_m+C_p)}{L}-{\mathrm{\ω}}^{2}L(C_m+C_p)]\×\frac{R_p}{R_p+[{(\mathrm{\ωL}/R)}^2+1]R}---\left(7\right)$

(7)式表明，Q值有等式右边的三项因子决定，其中，第一项表征的存储的磁场能和串联电阻上的能量损耗，即电感的金属连线的电阻损耗，由于金属连线本身很细，再加上高频时产生的趋肤效应，加大了电阻值，因此为了降低Q值，需要降低金属连线的电阻；第二项表征自谐振因素，即电感线圈中的电流所产生的磁场将一部分能量耦合到衬底中形成电流消耗，因此，需要改变衬底材料特性和结构、增加衬底屏蔽等；第三项表征衬底与电感之间的损耗因素，即在衬底与电感线圈之间的寄生电容将一部分能量耦合到衬底中形成电流消耗了，因此，需要降低所述衬底与电感线圈之间的寄生电容。由于改变金属连线的电阻和改变衬底材料特性和结构、增加衬底屏蔽等工艺复杂，与现有的工艺不匹配，且提高品质因数Q值数量有限，因此发明人经过研究，提出了一种电感及形成方法，通过在所述电感线圈和衬底之间形成低K介质层，降低了电感线圈和衬底之间的介电常数，降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。请参考图3，为电感Q值与层间介质层的介电常数K值之间的实验结果对比图，从图中也可清楚地看到，电感的Q值与层间介质层的介电常数K值呈反比关系，当层间介质层的介电常数K值变小时，电感的Q值变大。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实发明的具体实施方式做详细的说明。

本发明实施例首先提供了一种电感的形成方法，请参考图4，为所述电感的形成方法的流程示意图，具体包括：

步骤S101，提供衬底，在所述衬底表面形成低K层间介质层；

步骤S102，在所述低K层间介质层上形成电感线圈；

步骤S103，在所述电感线圈表面形成保护层。

图5至图7为本发明实施例的电感的形成过程的剖面结构示意图。

请参考图5，提供衬底100。所述衬底100为后续形成电感提供基板。在所述衬底100的其他区域表面，还形成有MOS晶体管、电阻、电容等其他电学器件，使得所述衬底100表面的器件组成一个集成电路。所述衬底100的材料为硅衬底、锗硅衬底、碳化硅衬底、氮化镓衬底，绝缘体上硅衬底等，所述衬底100表面还可以形成衬底屏蔽层以减少衬底电流产生的损耗，提高电感的Q值。

请参考图5，在所述衬底100表面形成低K层间介质层200，具体的形成工艺包括：在所述衬底100表面形成富硅氧化物(siliconrichoxide，SRO)层210，在所述富硅氧化物层210表面形成氟硅玻璃(fluorinated-silicate-glass，FSG)层220，在所述氟硅玻璃层220表面形成第一氧化硅层231，在所述第一氧化硅层231表面形成金属互连层233，在所述第一氧化硅层231和金属互连层233表面形成第二氧化硅层232，在所述第二氧化硅层232内形成有导电插塞234，所述导电插塞234位于所述金属互连层233的表面。

为了提高电感的Q值，需要在电感线圈和半导体衬底之间形成低K层间介质层200。但由于低K介质材料与半导体衬底、电学器件的粘附性不佳，且利用所述低K介质材料直接填充高深宽比的沟槽(未图示)有一定困难，难以满足工艺要求，会影响最终形成的器件的电学性能，现有技术很少利用低K介质材料直接作为半导体衬底和第一层金属层之间的层间介质层。因此，发明人经过研究提出，所述低K层间介质层200为多层堆叠结构，且其中至少有一层的材料为低K介质材料，所述低K介质材料为氟硅玻璃、无定形碳、多孔介质材料其中一种。

在本发明实施例中，所述低K层间介质层200包括位于衬底100表面的富硅氧化物层210，位于所述富硅氧化物层210表面的氟硅玻璃层220，位于所述氟硅玻璃层220表面的氧化硅层230，所述氧化硅层230包括位于氟硅玻璃层220表面的第一氧化硅层231，位于所述第一氧化硅层231表面的金属互连层233，位于所述第一氧化硅层231和金属互连层233表面的第二氧化硅层232和位于所述第二氧化硅层232内的导电插塞234。由于氟硅玻璃层220与半导体衬底、电学器件的粘附性不佳，利用所述氟硅玻璃层直接填充高深宽比的沟槽有一定困难，难以满足工艺要求，而且由于氟硅玻璃层220内富含有氟离子，所述氟离子容易从氟硅玻璃层220内逸出，不仅影响氟硅玻璃层220的介电常数，还会在衬底内形成缺陷，并影响衬底和电感线圈的电学性能。因此需要在所述衬底100表面形成一层致密度高、粘附性好的富硅氧化物层210，使得所述衬底100表面的高深宽比的沟槽都能被填充满，同时在所述氟硅玻璃层220表面形成氧化硅层230，所述氧化硅层230和富硅氧化物层210上下包裹住所述氟硅玻璃层220，使得所述氟硅玻璃层220内的氟离子不会逸出，且由于所述介质层的厚度通常为几百纳米至几千纳米，形成几百纳米至几千纳米的介质层需要进行多次沉积工艺才能形成，且形成氟硅玻璃层的工艺成本比形成氧化硅高的多，形成一定厚度的氟硅玻璃层后在所述氟硅玻璃层表面形成氧化硅层，虽然层间介质层的介电常数会变得稍大，但大幅降低了生产时间且降低了生产成本。

在本实施例中，形成所述富硅氧化物层210的工艺为化学气相沉积，采用硅烷(SiH₄)、氧化二氮(N₂O)为反应气体，所述SiH₄的气流量范围为100sccm～150sccm，所述N₂O的气流量范围为700sccm～800sccm，反应温度的范围为380℃～420℃，反应气压的范围为2.0Torr～2.4Torr。利用所述工艺形成的富硅氧化物层210的厚度范围为使得所述富硅氧化物层210能完全填充满衬底100表面的沟槽，有利于后续形成氟硅玻璃层。在其他实施例中，所述氧化二氮还可以利用氧气、臭氧等来代替，所述反应气体还可以包括稀有气体如氩气等。

在本实施例中，形成所述氟硅玻璃层220的工艺为高密度等离子体化学气相沉积工艺(HDPCVD)或等离子体增强化学气相沉积(PECVD)。其中采用HDPCVD工艺形成氟硅玻璃层220采用氧气(O₂)、硅烷(SiH₄)、四氟化硅(SiF₄)和稀有气体如氩气(Ar)等的混合气体为反应气体，所述O₂的气流量范围为100sccm～130sccm，所述SiH₄的气流量范围为35sccm～50sccm，所述SiF₄的气流量范围为35sccm～50sccm，所述Ar的气流量范围为60sccm～70sccm，反应温度的范围为420℃～460℃，反应气压的范围为4mTorr～6mTorr。由于氟硅玻璃的介电常数约为3，而现有技术利用氧化硅形成的层间介质层的介电常数为4.2，本发明实施例中层间介质层的介电常数远远小于现有技术的层间介质层的介电常数，有利于降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。利用所述工艺形成的氟硅玻璃层220的厚度范围为由于提高了层间介质层200的厚度，可降低所述电感线圈和半导体衬底之间的寄生电容，提高电感的Q值，因此可通过适当提高氟硅玻璃层220的厚度，提高层间介质层200的总厚度，有利于提高电感的Q值。由于所述氟硅玻璃层220的厚度较大，为了能有效控制沉积形成的薄膜的表面平整度、应力、温度等，每一次沉积工艺形成的厚度不能太厚，通常为所述总厚度为的氟硅玻璃层220需要分多次进行。

形成所述氧化硅层230的具体工艺步骤包括：在所述氟硅玻璃层220表面形成第一氧化硅层231，在所述第一氧化硅层231表面形成金属互连层233，在所述金属互连层233和第一氧化硅层231表面形成第二氧化硅层232，在所述第二氧化硅层232内形成导电插塞234，所述导电插塞234位于所述金属互连层233表面，使得后续形成与所述氧化硅层230上的电感线圈通过所述导电插塞234与金属互连层233电学连接。

形成所述第一氧化硅层231和第二氧化硅层232的工艺为化学气相沉积工艺。利用化学气相沉积工艺形成所述第一氧化硅层231和第二氧化硅层232的工艺可以利用硅烷(SiH₄)做反应前驱物，也可以用正硅酸乙酯(TEOS)做反应前驱物。在本实施例中，形成所述第一氧化硅层231和第二氧化硅层232利用的工艺为等离子体增强化学气相沉积(PECVD)工艺，采用TEOS和氧气(O₂)做反应前驱物，所述TEOS的流量范围为1800mgm(毫克/立方米)～2200mgm(毫克/立方米)，所述O₂的气流量范围为1800sccm～2200sccm，反应温度的范围为380℃～420℃，反应气压的范围为8.0Torr～8.4Torr。利用所述工艺形成的氧化层230的厚度范围为在所述氟硅玻璃层220表面形成氧化层230可以防止所述氟硅玻璃层220内的氟离子逸出，而且后续在层间介质层表面形成电感线圈、金属互连层时，如果直接对氟硅玻璃层220进行刻蚀、沉积金属，会影响所述电感线圈、金属互连层的电学性能，但如果在所述氧化硅层上进行刻蚀、沉积金属，不会影响所述电感线圈、金属互连层的电学性能。且由于所述衬底与电感线圈之间的寄生电容与层间介质层的总厚度成反比，通过适当提高氧化硅层230的厚度，提高了层间介质层的总厚度，从而降低了所述衬底100与电感线圈之间的寄生电容，提高了电感的Q值。

所述导电插塞234的位置与后续形成的电感线圈的两端的位置相对应，使得所述导电插塞234与后续形成的电感线圈的两端电学连接，且由于所述导电插塞234位于金属互连层233的表面，而所述金属互连层233与外电路相连，使得所述电感线圈与外电路相连。在本实施例中，与后续形成的电感线圈的两端电学连接的两个金属互连层233电学隔离。由于形成所述金属互连层和导电插塞的工艺为本领域技术人员的公知技术，在此不作赘述。

请参考图6，在所述第二氧化硅层232表面形成金属层(未图示)，在所述金属层表面形成图形化的光刻胶层(未图示)，所述光刻胶层的图形与电感线圈的图形相适应，以所述光刻胶层为掩膜，对所述金属层进行刻蚀，形成电感线圈300。其中，所述电感线圈300为平面螺旋线圈，请参考图1，具体可以为正方形的螺旋线圈、六边形的螺旋线圈、八边形的螺旋线圈、圆形螺旋线圈其中的一种，所述螺旋线圈的两端与导电插塞234相连接。在本实施例中，所述电感线圈的厚度为4μm。

在其他实施例中，在所述电感线圈为多层堆叠线圈，在形成一层电感线圈后，在所述电感线圈后表面形成第二层间介质层，在所述第二层间介质层表面形成第二电感线圈，然后再在所述第二电感线圈表面形成第三层间介质层，依次类推，直到形成第N电感线圈，N大于等于2。其中位于不同层的电感线圈的形状大小一致且上下对称排列，位于不同层的电感线圈通过相同图形的导电沟槽电学连接，使得所述电感的电感线圈的总电阻变小，有利于提高电感的Q值。

请参考图7，在所述电感线圈300表面形成保护层400，所述保护层400将所述电感线圈300与外界隔离，避免所述电感线圈300发生短路，且防止外界环境如水汽、温度对电感线圈300造成影响。所述保护层400为氮化硅、氧化硅、氮氧化硅其中几种的叠层结构。在本实施例中，由于所述电感线圈300的厚度较大，所述保护层400仅覆盖电感线圈300的表面，没有填充满电感线圈300之间的沟槽，在其他实施例中，所述保护层不仅覆盖所述电感线圈的表面，还覆盖电感线圈之间的沟槽，使得芯片表面平整，有利于提高了芯片的成品率。

据此，本发明实施例还提供了一种电感，请参考图7，包括：衬底100，位于所述衬底100表面的富硅氧化物层210，位于所述富硅氧化物层210表面的氟硅玻璃层220，位于所述氟硅玻璃层220表面的第一氧化硅层231，位于所述第一氧化硅层231表面的金属互连层233，位于所述金属互连层233和第一氧化硅层231表面的第二氧化硅层232，所述第二氧化硅层232内形成有导电插塞234，位于所述导电插塞234和第二氧化硅层232表面的电感线圈300，所述导电插塞234位于所述金属互连层233表面，且与所述电感线圈300的两端电学连接，位于所述电感线圈300表面的保护层400。其中，所述富硅氧化物层210、氟硅玻璃层220、第一氧化硅层231、金属互连层233、第二氧化硅层232和导电插塞234构成低K层间介质层200。

具体的，所述衬底100的材料为硅衬底、锗硅衬底、碳化硅衬底、氮化镓衬底，绝缘体上硅衬底等。所述衬底100为后续形成电感提供基板。在所述衬底100的其他区域表面，还形成有MOS晶体管、电阻、电容等其他电学器件，使得所述衬底100表面的器件组成一个集成电路。所述衬底100表面还可以形成衬底屏蔽层以减少衬底电流产生的损耗，提高电感的Q值。

所述低K层间介质层200为多层堆叠结构，且其中至少有一层的材料为低K介质材料，所述低K介质材料为氟硅玻璃、无定形碳、多孔介质材料其中一种。

在本发明实施例中，所述低K层间介质层200包括位于衬底100表面的富硅氧化物层210，位于所述富硅氧化物层210表面的氟硅玻璃层220，位于所述氟硅玻璃层220表面的氧化硅层230，其中，所述氧化硅层230包括位于氟硅玻璃层220表面的第一氧化硅层231，位于所述第一氧化硅层231表面的金属互连层233，位于所述第一氧化硅层231和金属互连层233表面的第二氧化硅层232和位于所述第二氧化硅层232内的导电插塞234。所述富硅氧化物层210的厚度范围为所述氟硅玻璃层220的厚度范围为 所述氧化层230的厚度范围为

由于氟硅玻璃的介电常数约为3，而现有技术利用氧化硅形成的层间介质层的介电常数为4.2，本发明实施例中层间介质层的介电常数远远小于现有技术的层间介质层的介电常数，有利于降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。

但所述氟硅玻璃层220与半导体衬底、电学器件的粘附性不佳，利用所述氟硅玻璃层220直接填充高深宽比的沟槽有一定困难，难以满足工艺要求，而且由于氟硅玻璃层220内富含有氟离子，所述氟离子容易从氟硅玻璃层220内逸出，不仅影响氟硅玻璃层220的介电常数，还会在富硅玻璃层内形成缺陷，并影响衬底和电感线圈的电学性能。因此在所述衬底100表面形成一层致密度高、粘附性好的富硅氧化物层210，使得所述衬底100表面的高深宽比的沟槽都能被填充满。

同时，在所述氟硅玻璃层220表面形成氧化硅层230，所述氧化硅层230和富硅氧化物层210上下包裹住所述氟硅玻璃层220，使得所述氟硅玻璃层220内的氟离子不会逸出，且由于所述介质层的厚度通常为几百纳米至几千纳米，形成几百纳米至几千纳米的介质层需要进行多次沉积工艺才能形成，且形成氟硅玻璃层220的工艺成本比形成氧化硅高的多，形成一定厚度的氟硅玻璃层220后在所述氟硅玻璃层220表面形成氧化硅层230，虽然层间介质层的介电常数会变得稍大，但大幅降低了生产时间且降低了生产成本。而且后续在层间介质层表面形成电感线圈、金属互连层时，如果直接对氟硅玻璃层220进行刻蚀、沉积金属，会影响所述电感线圈、金属互连层的电学性能，但如果在所述氧化硅层230上进行刻蚀、沉积金属，不会影响所述电感线圈、金属互连层的电学性能。

所述氧化硅层230内形成有金属互连层233，所述金属互连层233表面形成有导电插塞234，利用所述导电插塞234，所述金属互连层233与电感线圈300的两端电学连接，且所述金属互连层300与外电路相连，使得所述电感线圈与外电路电学连接。在本实施例中，与电感线圈300的两端电学连接的两个金属互连层233电学隔离。

在本实施例中，位于所述导电插塞234和第二氧化硅层232表面的电感线圈300为单层的电感线圈，所述电感线圈300为平面螺旋线圈，具体为正方形的螺旋线圈、六边形的螺旋线圈、八边形的螺旋线圈、圆形螺旋线圈其中的一种。在本实施例中，所述电感线圈的厚度为4μm。

在其他实施例中，在所述电感线圈为多层堆叠线圈，在形成一层电感线圈后，在所述电感线圈后表面形成第二层间介质层，在所述第二层间介质层表面形成第二电感线圈，然后再在所述第二电感线圈表面形成第三层间介质层，依次类推，直到形成第N电感线圈，N大于等于2。其中位于不同层的电感线圈的形状大小一致且上下对称排列，位于不同层的电感线圈通过相同图形的导电沟槽电学连接，使得所述电感的电感线圈的总电阻变小，有利于提高电感的Q值。

所述电感线圈300表面形成有保护层400，所述保护层400将所述电感线圈300与外界隔离，避免所述电感线圈300发生短路，且防止外界环境如水汽、温度对电感线圈300造成影响。所述保护层400为氮化硅、氧化硅、氮氧化硅其中几种的叠层结构。在本实施例中，由于所述电感线圈的厚度较大，所述保护层仅覆盖电感线圈的表面，在其他实施例中，所述保护层不仅覆盖所述电感线圈的表面，还覆盖电感线圈之间的沟槽，有利于提高了芯片的成品率。

综上，在本发明实施例的电感中，位于半导体衬底和电感线圈的层间介质层为低K层间介质层，降低了电感线圈和衬底之间的介电常数，降低了所述衬底与电感线圈之间的寄生电容，从而提高了电感的Q值。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (14)

1.一种电感，包括：衬底，其特征在于，还包括：位于所述衬底表面的低K层间介质层，位于所述低K层间介质层上的电感线圈，位于所述电感线圈表面的保护层；其中，所述低K层间介质层包括位于衬底表面的富硅氧化物层，位于所述富硅氧化物层表面的氟硅玻璃层，位于所述氟硅玻璃层表面的氧化硅层。

2.如权利要求1所述的电感，其特征在于，所述富硅氧化物层的厚度范围为所述氟硅玻璃层的厚度范围为所述氧化硅层的厚度范围为

3.如权利要求1所述的电感，其特征在于，还包括，位于所述氧化硅层内的金属互连层，位于所述金属互连层表面的导电插塞，所述导电插塞与电感线圈的两端电学连接，利用所述金属互连层和导电插塞将电感线圈与外电路电学连接。

4.如权利要求1所述的电感，其特征在于，所述电感线圈为平面螺旋线圈。

5.如权利要求1所述的电感，其特征在于，所述电感线圈为单层的电感线圈或多层堆叠线圈。

6.一种电感的形成方法，其特征在于，包括：

提供衬底，在所述衬底表面形成低K层间介质层；

在所述低K层间介质层上形成电感线圈；

在所述电感线圈表面形成保护层；

其中，形成所述低K层间介质层的具体工艺包括：在所述衬底表面形成富硅氧化物层，在所述富硅氧化物层表面形成氟硅玻璃层，在所述氟硅玻璃层表面形成氧化硅层。

7.如权利要求6所述的电感的形成方法，其特征在于，形成所述富硅氧化物层的工艺为化学气相沉积工艺。

8.如权利要求7所述的电感的形成方法，其特征在于，形成所述富硅氧化物层的工艺参数包括：反应气体包括SiH₄和N₂O，所述SiH₄的气流量范围为100sccm～150sccm，所述N₂O的气流量范围为700sccm～800sccm，反应温度的范围为380℃～420℃，反应气压的范围为2.0Torr～2.4Torr。

9.如权利要求6所述的电感的形成方法，其特征在于，形成所述氟硅玻璃层的工艺为高密度等离子体化学气相沉积工艺或等离子体增强化学气相沉积。

10.如权利要求9所述的电感的形成方法，其特征在于，形成所述富硅氧化物层的工艺参数包括：反应气体包括Ar、O₂、SiH₄、SiF₄，所述Ar的气流量范围为60sccm～70sccm，所述O₂的气流量范围为100sccm～130sccm，所述SiH₄的气流量范围为35sccm～50sccm，所述SiF₄的气流量范围为35sccm～50sccm，反应温度的范围为420℃～460℃，反应气压的范围为4mTorr～6mTorr。

11.如权利要求6所述的电感的形成方法，其特征在于，形成所述氧化硅层的工艺步骤包括：在所述氟硅玻璃层表面形成第一氧化硅层，在所述第一氧化硅层表面形成金属互连层，在所述金属互连层和第一氧化硅层表面形成第二氧化硅层，在所述第二氧化硅层内形成导电插塞，使得位于所述氧化硅层上的电感线圈通过所述导电插塞与金属互连层电学连接。

12.如权利要求11所述的电感的形成方法，其特征在于，形成所述第一氧化硅层和第二氧化硅层的工艺为化学气相沉积工艺。

13.如权利要求12所述的电感的形成方法，其特征在于，形成所述第一氧化硅层和第二氧化硅层的工艺参数包括：反应前驱物为TEOS和O₂，所述TEOS的流量范围为1800mgm～2200mgm，所述O₂的气流量范围为1800sccm～2200sccm，反应温度的范围为380℃～420℃，反应气压的范围为8.0Torr～8.4Torr。

14.如权利要求6所述的电感的形成方法，其特征在于，所述电感线圈为单层的电感线圈或多层堆叠线圈。