JP2010027894A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】動作速度の向上を実現し得る半導体装置及びその製造方法を提供する。
【解決手段】半導体基板１０に形成されたチャネル領域４４上にゲート絶縁膜１８を介して形成されたゲート電極２０ｂと、ゲート電極の側壁部分に形成されたサイドウォール絶縁膜２６と、ゲート電極の両側の半導体基板内に形成されたソース／ドレイン拡散層３８と、ソース／ドレイン拡散層に埋め込まれ、半導体基板と格子定数が異なる半導体層５２とを有し、半導体層は、半導体基板のうちのサイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部５４と、半導体基板のうちのサイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部５６とを有している。
【選択図】 図１

Description

本発明は、半導体装置及びその製造方法に関する。

近時、トランジスタの動作速度を向上すべく、ソース／ドレイン拡散層に半導体基板の格子定数と異なる半導体層を埋め込む技術が提案されている。

例えば、ＰＭＯＳトランジスタの動作速度を向上すべく、ソース／ドレイン拡散層にシリコンゲルマニウム層を埋め込む技術が提案されている。シリコンゲルマニウムはシリコンと比較して格子定数が大きいため、ソース／ドレイン拡散層にシリコンゲルマニウム層を埋め込めば、チャネル領域に圧縮歪みを導入することが可能となる。このため、キャリア移動度を向上させることができ、ＰＭＯＳトランジスタの動作速度を向上させることが可能となる。
特開２００７−３０５８８９号公報 特開２００６−１３４２８号公報 特開２００７−２８１０３８号公報 特開２００６−１８６２４０号公報 特開２００６−１３０８２号公報

しかしながら、近時ではトランジスタの動作速度の更なる向上が求められている。

本発明の目的は、トランジスタの動作速度の更なる向上を実現し得る半導体装置及びその製造方法を提供することにある。

実施形態の一観点によれば、半導体基板に形成されたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層に埋め込まれ、前記半導体基板と格子定数が異なる半導体層とを有し、前記半導体層は、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部と、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部とを有する半導体装置が提供される。

実施形態の他の観点によれば、半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、前記ゲート電極の両側の前記半導体基板内にソース／ドレイン拡散層を形成する工程と、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を異方性エッチングすることにより、前記ゲート電極の両側の前記半導体基板内に凹部を形成する第１のエッチング工程と、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に達する第１の切り込み部を形成し、前記第１の切り込み部を含む前記凹部を形成する第２のエッチング工程と、前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に第２の切り込み部を形成し、前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部を形成する第３のエッチング工程と、前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部内に、前記半導体基板と格子定数が異なる半導体層を埋め込む工程とを有する半導体装置の製造方法が提供される。

開示の半導体装置及びその製造方法によれば、ソース／ドレイン拡散層に埋め込まれた半導体層が、サイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部と、サイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部とを有している。このため、半導体基板のうちの第１の突出部と第２の突出部とにより挟まれた部分に、上下方向から圧縮する力が加わる。半導体基板のうちの第１の突出部と第２の突出部とにより挟まれた部分に、上下方向から圧縮する力が加わるため、これに伴ってチャネル領域の中心に向かって比較的大きい力が加わる。チャネル領域の中心に向かって加わる力を比較的大きくすることができるため、キャリア移動度を向上させることが可能となり、ＰＭＯＳトランジスタの動作速度を向上させることが可能となる。しかも、第２の突出部におけるドーパント不純物の濃度が比較的低く設定されているため、半導体層と半導体層との間の距離を近づけているにもかかわらず、チャネル領域へのドーパント不純の拡散量を小さく抑えることが可能となる。従って、閾値電圧の低下を防止しつつ、ＰＭＯＳトランジスタの動作速度を向上させることができる。

［一実施形態］
一実施形態による半導体装置及びその製造方法を図１乃至図１９を用いて説明する。

（半導体装置）
まず、本実施形態による半導体装置について図１及び図２を用いて説明する。図１は、本実施形態による半導体装置を示す断面図である。図２は、本実施形態による半導体層の一部を拡大して示す断面図である。

図１において、紙面左側は、ＮＭＯＳトランジスタ形成領域２を示しており、紙面右側は、ＰＭＯＳトランジスタ形成領域４を示している。

半導体基板１０には、素子領域を画定する素子分離領域１２が形成されている。半導体基板１０としては、例えばシリコン基板が用いられている。シリコン基板１０としては、例えば面方位が（００１）のシリコン基板が用いられている。

素子分離領域１２が形成された半導体基板１０内には、Ｐ型ウェル１４とＮ型ウェル１６とが形成されている。Ｐ型ウェル１４は、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に形成されている。Ｎ型ウェル１６は、ＰＭＯＳトランジスタ形成領域４における半導体基板１０内に形成されている。

ＮＭＯＳトランジスタ形成領域２においては、Ｐ型ウェル１４が形成された半導体基板１０上に、ゲート絶縁膜１８を介してゲート電極２０ａが形成されている。ゲート絶縁膜１８としては、例えばシリコン酸化膜が用いられている。ゲート電極２０ａとしては、例えばポリシリコン膜が用いられている。ゲート電極２０ａには、例えばＮ型のドーパント不純物が導入されている。

ゲート電極２０ａの側壁部分には、シリコン酸化膜２２とシリコン窒化膜２４とを有する２層構造のサイドウォール絶縁膜２６が形成されている。

サイドウォール絶縁膜２６が形成されたゲート電極２０ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２８が形成されている。ソース／ドレイン拡散層２８は、エクステンション領域である浅い不純物拡散領域３０と、浅い不純物拡散領域３０より深く形成された不純物拡散領域３２とを有している。

半導体基板１０のうちのソース拡散層２８とドレイン拡散層２８との間の領域は、チャネル領域３４となっている。

ソース／ドレイン拡散層２８上及びゲート電極２０ａ上には、シリサイド膜３６ａ、３６ｂがそれぞれ形成されている。シリサイド膜３６ａ、３６ｂとしては、例えばニッケルシリサイド膜が用いられている。

こうして、ＮＭＯＳトランジスタ形成領域２に、ゲート電極２０ａと、ソース／ドレイン拡散層２８とを有するＮＭＯＳトランジスタ６が形成されている。

ＰＭＯＳトランジスタ形成領域４においては、Ｎ型ウェル１６が形成された半導体基板１０上に、ゲート絶縁膜１８を介してゲート電極２０ｂが形成されている。ゲート絶縁膜１８としては、例えばシリコン酸化膜が用いられている。ゲート電極２０ｂとしては、例えばポリシリコン膜が用いられている。ゲート電極２０ｂには、例えばＰ型のドーパント不純物が導入されている。

ゲート電極２０ｂの側壁部分には、シリコン酸化膜２２とシリコン窒化膜２４とを有する２層構造のサイドウォール絶縁膜２６が形成されている。

サイドウォール絶縁膜２６が形成されたゲート電極２０ａの両側の半導体基板１０内には、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３８が形成されている。ソース／ドレイン拡散層３８は、エクステンション領域である浅い不純物拡散領域４０と、浅い不純物拡散領域４０より深く形成された不純物拡散領域４２とを有している。

半導体基板１０のうちのソース拡散層３８とドレイン拡散層３８との間の領域は、チャネル領域４４となっている。

ソース／ドレイン拡散層３８内には、凹部４６が形成されている。凹部４６は、半導体基板１０のうちのサイドウォール絶縁膜２６の下方領域に達する第１の切り込み部４８と、半導体基板１０のうちのサイドウォール絶縁膜２６の直下の部分に形成された第２の切り込み部５０とを有している。凹部４６の底面は、（００１）面となっている。第１の切り込み部４８の上面側及び下面側は、それぞれ（１１１）等価面となっている。第２の切り込み部５０の下面側は、（１１１）面となっている。第１の切り込み部４８の厚さは、チャネル領域４４の中心に向かって小さくなっている。第２の切り込み部５０の厚さも、チャネル領域４４の中心に向かって小さくなっている。第１の切り込み部４８及び第２の切り込み部５０を含む凹部４６には、半導体基板１０の材料より格子定数が大きい材料により形成された半導体層５２が埋め込まれている。半導体層５２としては、例えばＳｉ_１−ＸＧｅ_Ｘ（シリコンゲルマニウム）層が用いられている。シリコンゲルマニウムは、シリコンより格子定数が大きい材料である。

半導体層５２は、ドーパント不純物が導入された第１の層５２ａと、第１の層５２ａよりドーパント不純物の濃度が低い第２の層５２ｂと、第２の層５２ｂよりドーパント不純物の濃度が高い第３の層５２ｃとを有している。第１の層５２ａは、凹部４６のうちの第２の切り込み部５０より低い部分に形成されている。第２の層５２ｂは、第１の層５２ａ上及び第２の切り込み部５０内に形成されている。第３の層５２ｃは、第２の層５２ｂ上に形成されている。ドーパント不純物としては、例えばボロンが用いられている。第１の層５２ａにおけるドーパント不純物の濃度は、例えば５×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３程度である。第２の層５２ｂにおけるドーパント不純物の濃度は、例えば０〜５×１０^１９ｃｍ^−３程度である。第３の層５２ｃにおけるドーパント不純物の濃度は、例えば５×１０^１９ｃｍ^−３から１×１０^２１ｃｍ^−３程度である。本実施形態において第２の層５２ｂにおけるドーパント不純物の濃度を比較的低く設定しているのは、チャネル領域４４へのボロンの拡散量を少なくし、閾値電圧の低下を防止するためである。半導体層５２のうちの第１の切り込み部４８内に埋め込まれた部分は、第１の突出部５４となっている。半導体層５２のうちの第２の切り込み部５０内に埋め込まれた部分は、第２の突出部５６となっている。

このように、本実施形態では、ソース／ドレイン拡散層３８に埋め込まれた半導体層５２が、サイドウォール絶縁膜２６の下方領域に食い込むように形成された第１の突出部５４と、サイドウォール絶縁膜２６の直下の部分に食い込むように形成された第２の突出部５４とを有している。このため、図２に示すように、半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わる。半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わるため、これに伴ってチャネル領域４４の中心に向かって比較的大きい力６０が加わる。本実施形態によれば、チャネル領域４４の中心に向かって加わる力６０を比較的大きくすることができるため、キャリア移動度を向上させることが可能となり、ＰＭＯＳトランジスタ８の動作速度を向上させることが可能となる。しかも、本実施形態によれば、第２の突出部５６におけるドーパント不純物の濃度が比較的低く設定されているため、半導体層５２と半導体層５２との間の距離を近づけているにもかかわらず、チャネル領域４４へのボロンの拡散量を小さく抑えることが可能となる。従って、本実施形態によれば、閾値電圧の低下を防止しつつ、動作速度を向上させることができる。

ソース／ドレイン拡散層３８上及びゲート電極２０ｂ上には、シリサイド膜３６ａ、３６ｂが形成されている。シリサイド膜３６ａ、３６ｂとしては、例えばニッケルシリサイド膜が用いられている。

こうして、ＰＭＯＳトランジスタ形成領域４に、ゲート電極２０ｂとソース／ドレイン拡散層３８とを有するＰＭＯＳトランジスタ８が形成されている。

こうして、本実施形態による半導体装置が形成されている。

（評価結果）
次に、本実施形態による半導体装置の評価結果を図３及び図４を用いて説明する。図３は、本実施形態による半導体装置のチャネル領域に印加される結晶歪みを示すグラフである。図３の横軸は、チャネル領域の中心からの距離を示している。図３の縦軸は、結晶歪みの大きさを示している。図４は、比較例による半導体装置を示す断面図である。実施例は、本実施形態の場合、即ち、半導体層５２に第１の突出部５４と第２の突出部５６とを設けた場合を示している。比較例は、図４に示すように、半導体層５２に第１の突出部５４が設けられ、第２の突出部５６が設けられていない場合を示している。

図３に示すように、実施例の場合、即ち本実施形態による半導体装置の場合には、比較例と比較して、チャネル領域４４におけるＸ方向の結晶歪みε_ｘｘが増加している。なお、Ｘ方向は、半導体基板１０の面内方向である。一方、実施例の場合、即ち本実施形態による半導体装置の場合には、比較例と比較して、チャネル領域４４におけるＹ方向の結晶歪みε_ＹＹが減少している。なお、Ｙ方向は、半導体基板１０の主面に対して法線方向である。

このことから、本実施形態によれば、ＰＭＯＳトランジスタ８のチャネル領域４４に印加する圧縮歪みを大きくすることができ、ＰＭＯＳトランジスタ８の動作速度を十分に向上し得ることがわかる。

このように、本実施形態では、ソース／ドレイン拡散層３８に埋め込まれた半導体層５２が、サイドウォール絶縁膜２６の下方領域に食い込むように形成された第１の突出部５４と、サイドウォール絶縁膜２６の直下の部分に食い込むように形成された第２の突出部５４とを有している。このため、半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わる。半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わるため、これに伴ってチャネル領域４４の中心に向かって比較的大きい力６０が加わる。本実施形態によれば、チャネル領域４４の中心に向かって加わる力６０を比較的大きくすることができるため、キャリア移動度を向上させることが可能となり、ＰＭＯＳトランジスタ８の動作速度を向上させることが可能となる。しかも、本実施形態によれば、第２の突出部５６におけるドーパント不純物の濃度が比較的低く設定されているため、半導体層５２と半導体層５２との間の距離を近づけているにもかかわらず、チャネル領域４４へのボロンの拡散量を小さく抑えることが可能となる。従って、本実施形態によれば、閾値電圧の低下を防止しつつ、ＰＭＯＳトランジスタ８の動作速度を向上させることができる。

（半導体装置の製造方法）
次に、本実施形態による半導体装置の製造方法について図５乃至図１９を用いて説明する。図５乃至図１９は、本実施形態による半導体装置の製造方法を示す工程断面図である。

まず、半導体基板１０を用意する。半導体基板１０としては、例えば面方位（００１）のＰ型のシリコン基板を用いる。

次に、半導体基板１０上に、熱酸化法により、シリコン酸化膜６２を形成する。より具体的には、ドライ酸化によりシリコン酸化膜６２を形成する。成膜温度は、例えば９００℃程度とする。シリコン酸化膜６２の膜厚は、例えば１０ｎｍ程度とする。

次に、例えばＣＶＤ（Chemical Vapor Deposition）法により、シリコン窒化膜６４を形成する。原料ガスとしては、例えばＳｉＨ_２Ｃｌ_２ガスとＮＨ_３ガスとの混合ガスを用いる。成膜温度は、例えば７５０℃とする。シリコン窒化膜６４の膜厚は、例えば１１２ｎｍ程度とする（図５（ａ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜６６を形成する。

次に、フォトリソグラフィ技術を用い、フォトレジスト膜６６をパターニングする。

次に、フォトレジスト膜６６をマスクとして、シリコン窒化膜６４及びシリコン酸化膜６２をエッチングする。これにより、素子分離領域１２が埋め込まれるトレンチ６８を形成するためのハードマスク６４が形成される（図５（ｂ）参照）。

次に、フォトレジスト膜６６及びシリコン窒化膜６４をマスクとして、半導体基板１０をエッチングする。こうして、半導体基板１０に、トレンチ６８が形成される（図６（ａ）参照）。

次に、トレンチ６８が形成された半導体基板１０上に、例えばＣＶＤ法により、シリコン酸化膜１２を形成する。シリコン酸化膜１２の膜厚は、例えば３００ｎｍ程度とする。

次に、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜６２の表面が露出するまでシリコン酸化膜１２を研磨する。

こうして、トレンチ６８に埋め込まれたシリコン酸化膜により素子分離領域１２が形成される。トレンチ６８に埋め込まれた素子分離領域１２により、素子領域７０が画定される。

次に、例えばウエットエッチングにより、シリコン窒化膜６４をエッチング除去する。エッチング液としては、例えばリン酸を用いる。リン酸の温度は、例えば１５０℃とする。

次に、例えばウエットエッチングにより、シリコン酸化膜６２をエッチング除去する。エッチング液としては、例えばフッ酸を用いる。

こうして、ＳＴＩ（Shallow Trench Isolation）法により、素子領域７０を画定する素子分離領域１２が形成される（図７（ａ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜７２を形成する。

次に、フォトレジスト膜７２にＰＭＯＳトランジスタ形成領域４を開口する開口部７４を形成する。

次に、例えばイオン注入法により、フォトレジスト膜７２をマスクとして、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリン（Ｐ）を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば３００ｋｅＶとする。ドーズ量は、例えば１×１０^１３ｃｍ^−２とする。これにより、ＰＭＯＳトランジスタ形成領域７２における半導体基板１０内に、Ｎ型ウェル１６が形成される（図７（ｂ）参照）。

この後、フォトレジスト膜７２を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜７６を形成する。

次に、フォトレジスト膜７６にＮＭＯＳトランジスタ形成領域２を開口する開口部７８を形成する。

次に、例えばイオン注入法により、フォトレジスト膜７６をマスクとして、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロン（Ｂ）を用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば１２０ｋｅＶとする。ドーズ量は、例えば１×１０^１３ｃｍ^−２とする。これにより、ＮＭＯＳトランジスタ形成領域２における半導体基板１０内に、Ｐ型ウェル１４が形成される。

この後、フォトレジスト膜７６を剥離する。

次に、例えば熱酸化法により、ゲート絶縁膜１８を形成する。より具体的には、例えばドライ酸化法によりゲート絶縁膜１８を形成する。ゲート絶縁膜１８としては、例えばシリコン酸化膜を形成する。ゲート絶縁膜１８の膜厚は、例えば１．５ｎｍ程度とする。

次に、例えばＣＶＤ法により、ポリシリコン膜２０を形成する。ポリシリコン膜２０としては、例えばノンドープのポリシリコン膜を形成する。ポリシリコン膜２０の膜厚は、例えば１００ｎｍ程度とする。

次に、例えばスピンコート法により、フォトレジスト膜８０を形成する。

次に、フォトレジスト膜８０にＰＭＯＳトランジスタ形成領域４を開口する開口部８２を形成する。

次に、例えばイオン注入法により、フォトレジスト膜８０をマスクとして、Ｎ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば５ｋｅＶとする。ドーズ量は、例えば８×１０^１５ｃｍ^−２とする。これにより、ＰＭＯＳトランジスタ形成領域４におけるポリシリコン膜２０に、Ｐ型のドーパント不純物が導入される（図９（ｂ）参照）。

この後、フォトレジスト膜８０を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜８４を形成する。

次に、フォトレジスト膜８４にＮＭＯＳトランジスタ形成領域２を開口する開口部８６を形成する。

次に、例えばイオン注入法により、フォトレジスト膜８４をマスクとして、Ｐ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入条件は、例えば以下の通りとする。加速電圧は、例えば５ｋｅＶとする。ドーズ量は、例えば６×１０^１５ｃｍ^−２とする。これにより、ＮＭＯＳトランジスタ形成領域２におけるポリシリコン膜２０に、Ｎ型のドーパント不純物が導入される。

この後、フォトレジスト膜８４を剥離する。

次に、熱処理を行うことにより、ポリシリコン膜２０中のドーパント不純物を活性化させる。熱処理としては、例えばＲＴＡ（Rapid Thermal Annealing、短時間アニール）法を用いる。熱処理時間は、例えば１０００℃とする。熱処理温度は、例えば１０秒とする。

次に、例えば熱酸化法により、ポリシリコン膜２０上にシリコン酸化膜８８を形成する。シリコン酸化膜８８の膜厚は、例えば３０ｎｍ程度とする。

次に、図１１（ａ）に示すように、フォトリソグラフィ技術を用い、ポリシリコン膜２０をゲート電極２０ａ、２０ｂの平面形状にパターニングする。こうして、ポリシリコン膜を有するゲート電極２０ａ、２０ｂが形成される。

次に、例えばスピンコート法により、フォトレジスト膜９０を形成する。

次に、フォトレジスト膜９０にＰＭＯＳトランジスタ形成領域４を開口する開口部９２を形成する。

次に、フォトレジスト膜９０及びゲート電極２０ｂをマスクとして、例えばイオン注入法により、ゲート電極２０ｂの両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば０．５ｋｅＶとする。ドーズ量は、例えば１×１０^１５ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層３８のエクステンション領域となる浅い不純物拡散領域４０が形成される（図１１（ｂ）参照）。

次に、フォトレジスト膜９０及びゲート電極２０ｂをマスクとして、例えばイオン注入法により、ゲート電極２０ｂの両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素（Ａｓ）を用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば２×１０^１３ｃｍ^−２とする。こうして、ＰＭＯＳトランジスタ８のポケット領域（図示せず）が形成される。

この後、フォトレジスト膜９０を剥離する。

次に、例えばスピンコート法により、フォトレジスト膜９４を形成する。

次に、フォトレジスト膜９４にＮＭＯＳトランジスタ形成領域２を開口する開口部９６を形成する。

次に、フォトレジスト膜９４及びゲート電極２０ａをマスクとして、例えばイオン注入法により、ゲート電極２０ａの両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えば砒素を用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば３ｋｅＶとする。ドーズ量は、例えば１×１０^１５ｃｍ^−２とする。これにより、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２８のエクステンション領域となる浅い不純物拡散領域３０が形成される（図１２（ａ）参照）。

次に、フォトレジスト膜９４及びゲート電極２０ａをマスクとして、例えばイオン注入法により、ゲート電極２０ａの両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば１×１０^１３ｃｍ^−２とする。こうして、ＮＭＯＳトランジスタ６のポケット領域（図示せず）が形成される。

この後、フォトレジスト膜９４を剥離する。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜２２を形成する。成膜温度は、例えば５００〜６００℃程度とする。シリコン酸化膜２２の膜厚は、例えば５ｎｍ程度とする。

次に、全面に、例えば低温ＣＶＤ法又はプラズマＣＶＤ法により、シリコン窒化膜２４を形成する。成膜温度は、例えば５００〜６００℃程度とする。シリコン窒化膜２４の膜厚は、例えば３５ｎｍ程度とする。

次に、例えばＲＩＥ（Reactive Ion etching）法により、シリコン窒化膜２４及びシリコン酸化膜２２を異方性エッチングする。これにより、ゲート電極２０ａ、２０ｂの側壁部分に、シリコン酸化膜２２とシリコン窒化膜２４とを有する例えば２層構造のサイドウォール絶縁膜２６が形成される（図１２（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜９８を形成する。

次に、フォトレジスト膜９８にＰＭＯＳトランジスタ形成領域４を開口する開口部１００を形成する。

次に、フォトレジスト膜９８、ゲート電極２０ｂ及びサイドウォール絶縁膜２６をマスクとして、例えばイオン注入法により、ゲート電極２０ｂ及びサイドウォール絶縁膜２６の両側の半導体基板１０内にＰ型のドーパント不純物を導入する。Ｐ型のドーパント不純物としては、例えばボロンを用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば１０ｋｅＶとする。ドーズ量は、例えば３×１０^１２ｃｍ^−２とする。これにより、ＰＭＯＳトランジスタ８のソース／ドレイン拡散層３８の深い領域を構成する不純物拡散領域４２が形成される（図１３（ａ）参照）。

この後、フォトレジスト膜９８を剥離する。

こうして、ゲート電極２０ｂの両側のシリコン基板１０内に、浅い不純物拡散領域（エクステンション領域）４０と深い不純物拡散領域４２とを有するＰＭＯＳトランジスタ８のソース／ドレイン拡散層３８が形成される。

次に、全面に、例えば低温ＣＶＤ法により、シリコン酸化膜１０２を形成する。シリコン酸化膜１０２の膜厚は、例えば３０〜３５ｎｍ程度とする。

次に、例えばスピンコート法により、フォトレジスト膜１０４を形成する。

次に、フォトレジスト膜にＰＭＯＳトランジスタ形成領域４を開口する開口部１０６を形成する。

次に、フォトレジスト膜をマスクとして、シリコン酸化膜１０２をエッチングする。これにより、ＰＭＯＳトランジスタ形成領域４のシリコン酸化膜１０２がエッチング除去される。ＮＭＯＳトランジスタ形成領域２には、シリコン酸化膜１０２が残存する（図１３（ｂ）参照）。

この後、フォトレジスト膜１０４を剥離する。

次に、シリコン酸化膜１０２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜１０２に対して高い選択比でシリコン基板１０をエッチングする。これにより、ゲート電極２０ｂ及びサイドウォール絶縁膜２６の両側のソース／ドレイン拡散層３８内に、凹部４６が形成される。凹部４６の深さは、例えば４０〜５０ｎｍ程度とする（図１４（ａ）参照）。

次に、図１４（ｂ）に示すように、シリコン酸化膜１０２をマスクとして、例えばウエットエッチングにより、半導体基板１０を更にエッチングする。エッチング液としては、例えばＴＭＡＨ（TetraMethylAmmonium Hydroxide）溶液を用いる。ウエットエッチングにおけるエッチング量は、例えば１０ｎｍ程度とする。ＴＭＡＨ溶液中に含まれるＴＭＡＨの濃度は、例えば１０％とする。ＴＭＡＨ溶液の温度は、例えば４０℃程度とする。凹部の深さは、例えば５０〜６０ｎｍ程度とする。このウエットエッチングにより、サイドウォール絶縁膜２６の下方領域に達するように第１の切り込み部４８が形成される。こうして、第１の切り込み部４８を含む凹部４６が形成される。第１の切り込み部４８は、チャネル領域４４の中心に向かって厚さ、即ち半導体基板１０の主面に対して法線方向における高さが、徐々に小さくなる。第１の切り込み部４８の下面側及び上面側は、例えばそれぞれ（１１１）等価面となる。また、凹部４６の底面は、例えば（００１）面となる。

なお、ここでは、エッチング液としてＴＭＡＨを用いる場合を例に説明したが、エッチング液はＴＭＡＨに限定されるものではない。切り込み部４８を形成し得るようなエッチング特性を有するエッチング液を適宜用いればよい。例えばアルカリ性のエッチング液を適宜用いることができる。

次に、シリコン酸化膜１０２をマスクとして、塩素（Ｃｌ）を含むエッチングガスを用いて、半導体基板１０を更にエッチングする。エッチングガスとしては、例えばＨＣｌガスとＨ_２ガスとを含む混合ガスを用いる。チャンバ内の圧力は、例えば１３００〜１０１３２５Ｐａ程度とする。チャンバ内に導入するＨＣｌガスの流量は、例えば１０〜５０リットルとする。チャンバ内に導入するＨ_２ガスの流量は、例えば１０リットルとする。基板温度は、例えば５５０℃とする。これにより、サイドウォール絶縁膜２６直下のシリコン基板１０が選択的にエッチングされる。サイドウォール絶縁膜２６の直下には、第２の切り込み部５０が形成される。第２の切り込み部５０は、チャネル領域４４の中心に向かって厚さ、即ち、半導体基板１０の主面に対して法線方向における高さが、徐々に小さくなる。第２の切り込み部５０の下面側は、例えば（１１１）面となる。こうして、第１の切り込み部４８と第２の切り込み部５０とを含む凹部４６が形成される（図１５（ａ）参照）。

次に、シリコン酸化膜１０２をマスクとして、例えば減圧ＣＶＤ法により、凹部４６内に半導体層５２を選択的にエピタキシャル成長する。半導体層５２としては、シリコンゲルマニウム層（Ｓｉ_１−ＸＧｅ_Ｘ層）を形成する。ドーパント不純物としては、半導体層５２に導入するドーパント不純物としては例えばボロンを用いる。半導体層５２におけるＧｅの組成は、例えば３５％以下とする。半導体層５２を形成する際には、ＳｉＨ_４ガスとＢ_２Ｈ_６ガスとＨＣｌガスとＧｅＨ_４ガスとの混合ガスをチャンバ内に導入する。ＳｉＨ_４ガスは、Ｓｉの原料ガスである。Ｂ_２Ｈ_６ガスはＢ（ドーパント不純物）の原料ガスである。ＧｅＨ_４ガスは、Ｇｅの原料ガスである。ＳｉＨ_４ガスの分圧は、例えば１〜１０Ｐａとする。Ｂ_２Ｈ_６ガスの分圧は、例えば１×１０^−５〜１×１０^−３Ｐａとする。ＨＣｌガスの分圧は、例えば１Ｐａ〜１０Ｐａ程度とする。ＧｅＨ_４の分圧は、例えば１０Ｐａとする。成膜室内の圧力は、例えば５〜１３３０Ｐａ程度とする。成膜温度は、例えば４００〜５５０℃とする。半導体層５２の膜厚は、例えば１００ｎｍとする。

半導体層５２を形成する際には、まず、凹部４６のうちの第２の切り込み部５０より低い部分に第１の層５２ａを形成する。第１の層５２ａにおけるドーパント不純物の濃度は、例えば５×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３程度とする。第１の層５２ａを形成する際におけるＢ_２Ｈ_６ガスの分圧を適宜設定することにより、第１の層５２ａにおけるドーパント不純物の濃度を適宜設定することが可能である。第１の層５２ａのうちの第１の切り込み部４８内に埋め込まれた部分は、第１の突出部５４となる（図１５（ｂ）参照）。

第１の層５２ａを形成した後には、第１の層５２ａ上及び第２の切り込み部５０内に第２の層５２ｂを形成する。第２の層５２ｂにおけるドーパント不純物の濃度は、例えば０〜５×１０^１９ｃｍ^−３程度とする。第２の層５２ｂを形成する際におけるＢ_２Ｈ_６ガスの分圧を適宜設定することにより、第２の層５２ｂにおけるドーパント不純物の濃度を適宜設定することが可能である。第２の層５２ｂのうちの第２の切り込み部５０内に埋め込まれた部分は、第２の突出部５６となる（図１６（ａ）参照）。

第２の層５２ｂを形成した後には、第２の層５２ｂ上に第３の層５２ｃを形成する。第３の層５２ｃにおけるドーパント不純物の濃度は、例えば５×１０^１９ｃｍ^−３〜１×１０^２１ｃｍ^−３程度とする。

こうして、ＰＭＯＳトランジスタ形成領域４において、ソース／ドレイン拡散層３８の凹部４６内に、第１の層５２ａと第２の層５２ｂと第３の層５２ｃとを含む半導体層５２が埋め込まれる（図１６（ｂ）参照）。

次に、ＮＭＯＳトランジスタ形成領域２に形成されているシリコン酸化膜１０２をエッチング除去する（図１７（ａ）参照）。

次に、全面に、例えばＣＶＤ法により、シリコン酸化膜１０８を形成する。シリコン酸化膜１０８の膜厚は、例えば２０ｎｍ程度とする。成膜温度は、例えば５００℃以下とする。

次に、例えばＲＩＥ法により、シリコン酸化膜１０８を異方性エッチングする。これにより、シリコン酸化膜によりサイドウォール絶縁膜１０８が形成される。こうして、サイドウォール絶縁膜２６の側壁部分にサイドウォール絶縁膜１０８が更に形成されることとなる（図１７（ｂ）参照）。

次に、例えばスピンコート法により、フォトレジスト膜１１０を形成する。

次に、フォトレジスト膜１１０にＮＭＯＳトランジスタ形成領域２を開口する開口部１１２を形成する。

次に、フォトレジスト膜１１０、ゲート電極２０ａ及びサイドウォール絶縁膜２６、１０８をマスクとして、例えばイオン注入法により、ゲート電極２０ａ及びサイドウォール絶縁膜２６、１０８の両側の半導体基板１０内にＮ型のドーパント不純物を導入する。Ｎ型のドーパント不純物としては、例えばリンを用いる。イオン注入の条件は、例えば以下の通りとする。加速電圧は、例えば６．０ｋｅＶとする。ドーズ量は、例えば８×１０^１５ｃｍ^−２とする。これにより、ＮＭＯＳトランジスタ６のソース／ドレイン拡散層２８の深い領域を構成する不純物拡散領域３２が形成される。

この後、フォトレジスト膜１１０を剥離する。

こうして、ゲート電極２０ａの両側の半導体基板１０内に、浅い不純物拡散領域（エクステンション領域）３０と深い不純物拡散領域３２とを有するＮＭＯＳトランジスタ６のソース／ドレイン拡散層２８が形成される。

次に、熱処理を行うことにより、不純物拡散領域に導入されたドーパント不純物を活性化する。熱処理は、極短時間の熱処理、例えばスパイクアニールとする。熱処理温度は、例えば９５０℃以下とする。

次に、例えばウエットエッチングにより、サイドウォール絶縁膜１０８をエッチング除去する。

次に、全面に、例えばスパッタリング法により、高融点金属膜を形成する。高融点金属膜としては、例えばニッケル膜を形成する。ニッケル膜の膜厚は、例えば１０ｎｍ程度とする。

次に、例えばＲＴＡ法により、半導体層５２の上部及びゲート電極２０ａ、２０ｂの上部をシリサイド化するための熱処理を行う。熱処理温度は、例えば３００℃とする。熱処理時間は、例えば３０秒とする。

次いで、ウェットエッチングにより、ニッケル膜のうちの未反応の部分を選択的に除去する。エッチング液としては、例えば過硫酸を用いる。

こうして、半導体層５２上及びゲート電極２０ａ、２０ｂ上にシリサイド膜３６、３６ｂが形成される。半導体層５２上に形成されたシリサイド膜３６ａ、３６ｂは、ソース／ドレイン電極となる。

次に、シリサイド膜３６ａ、３６ｂを低抵抗化するための熱処理を行う。熱処理温度は、例えば４００〜５００℃とする。熱処理時間は、例えば３０秒とする。

こうして、本実施形態による半導体装置が製造される（図１９参照）。

このように、本実施形態では、ソース／ドレイン拡散層３８に埋め込まれた半導体層５２が、サイドウォール絶縁膜２６の下方領域に食い込むように形成された第１の突出部５４と、サイドウォール絶縁膜２６の直下の部分に食い込むように形成された第２の突出部５４とを有している。このため、半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わる。半導体基板１０のうちの第１の突出部５４と第２の突出部５６とにより挟まれた部分に、上下方向から圧縮する力５８ａ、５８ｂが加わるため、これに伴ってチャネル領域４４の中心に向かって比較的大きい力６０が加わる。本実施形態によれば、チャネル領域４４の中心に向かって加わる力６０を比較的大きくすることができるため、キャリア移動度を向上させることが可能となり、ＰＭＯＳトランジスタ８の動作速度を向上させることが可能となる。しかも、本実施形態によれば、第２の突出部５６におけるドーパント不純物の濃度が比較的低く設定されているため、半導体層５２と半導体層５２との間の距離を近づけているにもかかわらず、チャネル領域４４へのボロンの拡散量を小さく抑えることが可能となる。従って、本実施形態によれば、閾値電圧の低下を防止しつつ、ＰＭＯＳトランジスタ８の動作速度を向上させることができる。

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、ＰＭＯＳトランジスタ８のソース／ドレイン拡散層３８に半導体層５２を埋め込む場合を例に説明したが、ＮＭＯＳトランジスタ６のソース／ドレイン拡散層２８に半導体層５２を埋め込むようにしてもよい。この場合には、ＮＭＯＳトランジスタ６のソース／ドレイン拡散層２８に第１の切り込み部４６と第２の切り込み部４８とを含む凹部４６を形成し、半導体基板１０より格子定数の小さい材料より成る半導体層５２を凹部４６内に埋め込めばよい。

上記実施形態に関し、更に以下の付記を開示する。

（付記１）
半導体基板に形成されたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層に埋め込まれ、前記半導体基板と格子定数が異なる半導体層とを有し、
前記半導体層は、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部と、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部とを有する
ことを特徴とする半導体装置。

（付記２）
付記１記載の半導体装置において、
前記第１の突出部及び前記第２の突出部は、前記チャネル領域の中心に向かって厚さが徐々に薄くなっている
ことを特徴とする半導体装置。

（付記３）
付記１又は２記載の半導体装置において、
前記半導体層の格子定数は前記半導体基板の格子定数より大きい
ことを特徴とする半導体装置。

（付記４）
付記３記載の半導体装置において、
前記半導体層は、シリコンゲルマニウム層である
ことを特徴とする半導体装置。

（付記５）
付記１乃至４のいずれかに記載の半導体装置において、
前記第２の突出部におけるドーパント不純物の濃度は、前記第１の突出部におけるドーパント不純物の濃度より低い
ことを特徴とする半導体装置。

（付記６）
付記５記載の半導体装置において、
前記ドーパント不純物はボロンである
ことを特徴とする半導体装置。

（付記７）
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
前記ゲート電極の両側の前記半導体基板内にソース／ドレイン拡散層を形成する工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を異方性エッチングすることにより、前記ゲート電極の両側の前記半導体基板内に凹部を形成する第１のエッチング工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に達する第１の切り込み部を形成し、前記第１の切り込み部を含む前記凹部を形成する第２のエッチング工程と、
前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に第２の切り込み部を形成し、前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部を形成する第３のエッチング工程と、
前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部内に、前記半導体基板と格子定数が異なる半導体層を埋め込む工程と
を有することを特徴とする半導体装置の製造方法。

（付記８）
付記７記載の半導体装置の製造方法において、
前記第１の切り込み部及び前記第２の切り込み部は、前記チャネル領域の中心に向かって厚さが徐々に薄くなっている
ことを特徴とする半導体装置の製造方法。

（付記９）
付記７又は８記載の半導体装置の製造方法において、
前記半導体層の格子定数は前記半導体基板の格子定数より大きい
ことを特徴とする半導体装置の製造方法。

（付記１０）
付記９記載の半導体装置の製造方法において、
前記半導体層は、シリコンゲルマニウム層である
ことを特徴とする半導体装置の製造方法。

（付記１１）
付記７乃至１０のいずれかに記載の半導体装置の製造方法において、
前記第３のエッチング工程では、塩素を含むエッチングガスを用いてエッチングを行う
ことを特徴とする半導体装置の製造方法。

（付記１２）
付記７乃至１１のいずれかに記載の半導体装置の製造方法において、
前記半導体層を埋め込む工程は、前記凹部のうちの前記第２の切り込み部より低い部分にドーパント不純物が導入された第１の層を形成する工程と、前記第１の層上及び前記第２の切り込み部内に前記第１の層よりドーパント不純物の濃度が低い第２の層を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。

（付記１３）
付記１２記載の半導体装置の製造方法において、
前記ドーパント不純物はボロンである
ことを特徴とする半導体装置の製造方法。

一実施形態による半導体装置を示す断面図である。 一実施形態による半導体層の一部を拡大して示す断面図である。 一実施形態による半導体装置のチャネル領域に印加される結晶歪みを示すグラフである。 比較例による半導体装置を示す断面図である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。 一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。

符号の説明

２…ＮＭＯＳトランジスタ形成領域
４…ＰＭＯＳトランジスタ形成領域
６…ＮＭＯＳトランジスタ
８…ＰＭＯＳトランジスタ
１０…半導体基板
１２…素子分離領域
１４…Ｐ型ウェル
１６…Ｎ型ウェル
１８…ゲート絶縁膜
２０…ポリシリコン膜
２０ａ、２０ｂ…ゲート電極
２２…シリコン酸化膜
２４…シリコン窒化膜
２６…サイドウォール絶縁膜
２８…ソース／ドレイン拡散層
３０…不純物拡散領域
３２…不純物拡散領域
３４…チャネル領域
３６ａ、３６ｂ…シリサイド膜
３８…ソース／ドレイン拡散層
４０…不純物拡散領域
４２…不純物拡散領域
４４…チャネル領域
４６…凹部
４８…切り込み部
５０…切り込み部
５２…半導体層
５２ａ…第１の層
５２ｂ…第２の層
５２ｃ…第３の層
５４…突出部
５６…突出部
５８ａ、５８ｂ…力
６０…力
６２…シリコン酸化膜
６４…シリコン窒化膜
６６…フォトレジスト膜
６８…トレンチ
７０…素子領域
７２…フォトレジスト膜
７４…開口部
７６…フォトレジスト膜
７８…開口部
８０…フォトレジスト膜
８２…開口部
８４…フォトレジスト膜
８６…開口部
８８…シリコン酸化膜
９０…フォトレジスト膜
９２…開口部
９４…フォトレジスト膜
９６…開口部
９８…フォトレジスト膜
１００…開口部
１０２…シリコン酸化膜
１０４…フォトレジスト膜
１０６…開口部
１０８…サイドウォール絶縁膜
１１０…フォトレジスト膜
１１２…開口部

Claims (5)

1. 半導体基板に形成されたチャネル領域上にゲート絶縁膜を介して形成されたゲート電極と、
   前記ゲート電極の側壁部分に形成されたサイドウォール絶縁膜と、
   前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
   前記ソース／ドレイン拡散層に埋め込まれ、前記半導体基板と格子定数が異なる半導体層とを有し、
   前記半導体層は、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に食い込むように形成された第１の突出部と、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に食い込むように形成された第２の突出部とを有する
   ことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１の突出部及び前記第２の突出部は、前記チャネル領域の中心に向かって厚さが徐々に薄くなっている
   ことを特徴とする半導体装置。
3. 請求項１又は２記載の半導体装置において、
   前記半導体層の格子定数は前記半導体基板の格子定数より大きい
   ことを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体層は、シリコンゲルマニウム層である
   ことを特徴とする半導体装置。
5. 半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、
   前記ゲート電極の側壁部分にサイドウォール絶縁膜を形成する工程と、
   前記ゲート電極の両側の前記半導体基板内にソース／ドレイン拡散層を形成する工程と、
   前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を異方性エッチングすることにより、前記ゲート電極の両側の前記半導体基板内に凹部を形成する第１のエッチング工程と、
   前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の下方領域に達する第１の切り込み部を形成し、前記第１の切り込み部を含む前記凹部を形成する第２のエッチング工程と、
   前記ゲート電極及び前記サイドウォール絶縁膜をマスクとして前記半導体基板を更にエッチングすることにより、前記半導体基板のうちの前記サイドウォール絶縁膜の直下の部分に第２の切り込み部を形成し、前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部を形成する第３のエッチング工程と、
   前記第１の切り込み部及び前記第２の切り込み部を含む前記凹部内に、前記半導体基板と格子定数が異なる半導体層を埋め込む工程と
   を有することを特徴とする半導体装置の製造方法。

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