JP7311590B2 - タップの活性領域下のウェルの境界を含む方法及び装置 - Google Patents

タップの活性領域下のウェルの境界を含む方法及び装置 Download PDF

Info

Publication number
JP7311590B2
JP7311590B2 JP2021519728A JP2021519728A JP7311590B2 JP 7311590 B2 JP7311590 B2 JP 7311590B2 JP 2021519728 A JP2021519728 A JP 2021519728A JP 2021519728 A JP2021519728 A JP 2021519728A JP 7311590 B2 JP7311590 B2 JP 7311590B2
Authority
JP
Japan
Prior art keywords
well
doped region
tap
trench
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021519728A
Other languages
English (en)
Other versions
JP2022504622A (ja
Inventor
マイケル スミス
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022504622A publication Critical patent/JP2022504622A/ja
Priority to JP2023111210A priority Critical patent/JP2023126931A/ja
Application granted granted Critical
Publication of JP7311590B2 publication Critical patent/JP7311590B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0922—Combination of complementary transistors having a different structure, e.g. stacked CMOS, high-voltage and low-voltage CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0925—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising an N-well only in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0646—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H01L21/2236—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase from or into a plasma phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors

Description

優先権出願
本願は、２０１８年１０月１２日に出願された米国出願シリアルナンバー第１６／１５９，１８０号に対する優先権の利益を主張するものであり、参照によりその全体が本明細書に援用される。
レイヤー、基板、ウェーハ、ウェルなどの半導体構造は、特定のタイプの導電性（例えば、ｐ型、ｎ型）をもつことができる。その構造内で、反対のタイプの導電性を有するウェル（例えば、Ｎウェル、Ｐウェル）を形成することができる。相補型金属酸化膜半導体（ＣＭＯＳ）デバイスは、このような構造を使用して形成できる。このようなデバイスは、例えば、メモリデバイスのサポート回路として使用できる。
ＣＭＯＳデバイスは通常、比較的低電圧または比較的高電圧のデバイスとして形成できる。例えば、高電圧デバイスは３０Ｖを超える電圧でバイアスされる可能性があり、一方で低電圧デバイスは５Ｖ未満の電圧でバイアスされる可能性がある。
ｐ型構造のＮウェルは、ウェルと構造の界面にｐ－ｎ接合を形成する。図１は、典型的なｐ－ｎ接合の断面図を示している。この図は、ｐ型構造１００の内部に形成されたＮウェル１０１を示している。Ｎウェルの接点１０２は、高濃度にドープされたＮ＋タップ１０４に結合されている。これは、図示の距離１１０でウェル１０１のエッジの比較的近くに形成されている。
ｐ型分離領域１２０は、２つのタップ１０４、１０５の間のトレンチの底面を形成する半導体材料内に形成することができる。分離領域１２０は、隣接するｎチャネルデバイス間の分離をもたらすことができる。
あまりにも大きな電圧でｐ－ｎ接合にバイアスをかけると、接合が破壊されて導通を開始する可能性がある。デバイスの設計された破壊電圧よりも大きい電圧がＮウェル接点１０２に印加されると、ｐ－ｎ接合１３０は、ｐ－ｎ接合と分離領域１２０との界面で破壊する。
その結果、この破壊電圧を上げる必要がある。
ｐ－ｎ接合を含む装置の典型的な従来技術の断面図を示している。 図２Ａ、２Ｂ及び２Ｃは、様々な実施形態による、より高い破壊電圧を有する装置の断面図を示している。 図２Ａ、２Ｂ及び２Ｃは、様々な実施形態による、より高い破壊電圧を有する装置の断面図を示している。 図２Ａ、２Ｂ及び２Ｃは、様々な実施形態による、より高い破壊電圧を有する装置の断面図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置の上面図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態による装置を製造するためのプロセスフロー図を示している。 図２Ａ、２Ｂ及び２Ｃの実施形態によるデバイスを含むメモリデバイスのブロック図を示している。
デバイスの破壊電圧は、例えば、分離領域の下からｐ－ｎ接合を移動させることによって、典型的な従来技術の破壊電圧から増加させることができる。これは、（従来技術と比較して）タップ及びウェルによって占められるフットプリント（水平での寸法）を増加させることなく、より高い破壊電圧を有するデバイスをもたらすことができる。したがって、図示された実施形態は、もはや、典型的な従来技術のデバイスよりも多くの半導体シリコンの領域を占める必要がない。
以下に説明する導電率は、別の半導体デバイスを作成すべく反対の導電率を使用できるため、説明のみを目的としている。例えば、以下では、ＮウェルがＰウェルの中に形成される実施形態を説明する。別の実施形態では、Ｐウェルは、例えば、Ｎウェルの内部に形成することができる。
以下の低濃度ドープ領域と高濃度ドープ領域への言及は、相互に関連して定義できる。言い換えれば、低濃度ドープ領域（例えば、Ｎ－）は、より高濃度のドープ領域（例えば、Ｎ＋）と比較して、より低濃度にドープされ得る。
図２Ａ、２Ｂ及び２Ｃは、様々な実施形態によるｐ－ｎ接合を含む装置の断面図を示している。装置は、例えば、ダイオード、トランジスタ、メモリ支援回路などを含むか、またはそれらの一部であり得る。
図２Ａに示される実施形態では、Ｎウェル２０１は、ｐ－ｎ接合が、例えば、Ｎウェル２０１のエッジ２０４に沿って実質的に垂直の成分を有し、実質的に、Ｎウェル２０１に対しタップの活性領域２０９の下に形成されるように、Ｐウェル２００に形成される。一実施形態によれば、ｐ－ｎ接合は、トレンチ２１２の角で、またはその角に近接してトレンチ２１２と交差し（本明細書で使用される場合、「０．０２０ミクロン以内の近接手段」）、角は、トレンチの側壁と下面（底）との間に形成される。他の実施形態では、ｐ－ｎ接合は、角の上方のトレンチの側壁と交差し得る。図２Ａにて見てとれるように、Ｎウェルのタップは、少なくとも部分的に、Ｎウェル２０１のエッジ２０４にまたがっている。したがって、Ｎウェル２０１のエッジ２０４は、実質的に、タップの活性領域２０９の下にある。一実施形態によれば、タップの側面は、トレンチ２１２の側壁から形成される。
活性領域２０９は、Ｎウェル２０１の上に、低濃度ドープ領域２１１（Ｎ－）及びより高濃度のドープ領域２０８（例えば、Ｎ＋）を含む。低濃度ドープ領域２１１は、それとＮウェル２０１との間の界面２０３に沿った、実質的に水平な成分を含む。１つの例示的な実施形態では、図２Ａに示されるように、低濃度ドープ領域２１１は、図２Ａに示されるように、トレンチ２１２の底部まで延びる。別の実施形態によれば、界面２０３は、図２Ｂに示されるように、トレンチ２１２の底部の下にあり、界面２０３は、トレンチ２１２と角で／近傍で交差するように、トレンチ２１２の角の近くで上向きの曲率を有する。これらの実施形態では、ｐ－ｎ接合のエッジ２０４は、例えば、正味の接合線２０２を作成して、トレンチ２１２の底部の角の近くで界面２０３に接合する。別の実施形態では、低濃度ドープ領域２１１は、図２Ｃに示されるように、Ｎウェル２０１によって完全に飲み込まれている。一実施形態によれば、タップの活性領域２０９は、ほぼトレンチ２１２の底部のレベルまで延びる。
接点２２０は、より高濃度のドープ領域２０８上に形成される。より高濃度のドープ領域２０８は、接点２２０がウェルに電気的に結合されるように、Ｎウェル２０１へのオーミック接触として機能することができる。より高濃度のドープ領域２０８は、接点２２０のすぐ下に限定され得、接点２２０は、Ｎウェル２０１の内部にあり、Ｎウェルのタップのエッジ付近にある。接点２２０を使用して、Ｎウェル２０１に電圧を印加して、所望の動作のためにデバイスに適切にバイアスをかけることができる。
基板タップは、より高濃度のドープ領域（例えば、Ｐ＋）２０７を含むことができ、別の接点２３０が結合されている。ｐ型分離領域２１０は、基板タップの活性領域２０７とウェルタップの活性領域２０９との間にトレンチ２１２の底部を形成している半導体構造２００の部分に形成されている。分離領域２１０は、２つの活性領域２０７、２０９の間の分離をもたらすことができる。
より低濃度のドープ領域２１１は、接点２２０と分離領域２１０との間に形成される。接点２２０と、Ｐウェル２００に隣接するタップの活性領域２０９のエッジとの間の空間は、従来技術の距離にわたって増加させることができる。しかし、タップ及びＮウェル２０１によって使用される総距離２２１は、依然として、従来技術のものとほぼ同じであり得る。
図示の構造では、接合の破壊は、より低濃度のドープ領域２１１と、Ｐウェル２００に隣接するタップの活性領域２０９のエッジにおけるＰウェル２００との間にある界面２０５、ならびにＮウェル２０１と、接点２２０の近くのより高濃度のドープ領域２０８との間にある界面２０６で生じる。Ｎウェル２０１の存在は、タップの活性領域２０９内にあるＮウェル２０１のエッジ２０４に電界のピークを生成し得、これは、破壊電圧をさらに増加させることができる。
したがって、図２Ａ、２Ｂまたは２Ｃの構造は、より高い破壊電圧を有しながら、もはや典型的な従来技術のデバイスよりも多くのシリコン領域を使用していない可能性がある。この構造は、分離領域２１０から破壊電圧を切り離すことができるので、分離領域２１０を形成するために使用されるインプラントは、Ｎウェル破壊電圧に大きな影響を与えることなく最適化することができる（ｎチャネルの分離の増加など）。
図３は、図２Ａ、２Ｂ及び２Ｃの実施形態による、ｐ－ｎ接合を含む装置の上面図を示している。この図は、Ｐウェル３１０の形態で半導体構造内に形成されたＮウェル３００を示している。Ｎウェル３００の境界３０１は、２つのウェル３００、３１０を分離し、タップの活性領域３２０をＮウェル３００に近接させて示されている。一実施形態では、境界３０１は、図２Ａ、２Ｂ及び２Ｃに示されるように、Ｎウェル２０１のエッジ２０４に対応する。タップの活性領域３２０は、Ｎウェル２０１の境界３０１に沿って連続している。接点３０３は、Ｎウェル３００の境界３０１の内部に示されている。
詳細な領域３５０は、装置の第１の領域３３０が第１の（例えば、ｎ－）ドーパントで注入されていることを示している。第１の領域３３０は、第２のもの（例えば、ｎ＋ドーパント）で注入されている第２の領域３１２を取り囲んでいる。第２の領域３１２は、Ｎウェル３００の境界３０１内にある。接点３０３は、第２の領域３１２内の活性領域３２０の部分に結合されている。
したがって、両方の図２Ａ、２Ｂ、２Ｃ及び３を参照すると、破壊電圧は、活性領域２０９のエッジが実質的にＮウェル２０１、３００の境界３０１に整列される、またはその境界３０１に隣接するように、Ｎウェルタップの活性領域２０９、３２０を移動することなどによって、典型的な従来技術の装置から増加させることができる。図１に示される従来技術と比較して、これは、接点２２０、３０３と、Ｐウェル２００、３１０に隣接するタップの活性領域２０９、３２０のエッジとの間の距離を増加させる。また、活性領域２０９、３２０内のより低濃度のドープ領域（例えば、Ｎ－）２１１、３３０は、接点２２０、３０３の下のより高濃度のドープ領域（例えば、Ｎ＋）２０８、３１２を、Ｐウェル２００、３１０に隣接するタップの活性領域２０９、３２０のエッジから分離する。
図４～１１は、図２Ａ、２Ｂ及び２Ｃに示されるような実施形態による、ｐ－ｎ接合を含む装置を製造するためのプロセスフロー図を示す。説明は図２Ａの実施形態に最も密接に関連しているが、プロセスフローは、図２Ｂ及び２Ｃの実施形態を製造するために容易に調整することができる。これらのフロー図は、他のステップを使用して装置を形成できるため、説明のみを目的としている。
図４を参照すると、ゲート絶縁体４０２（例えば、酸化物、窒化物、及び／または高Ｋ誘電体）は、基板４０１（例えば、ｐ型シリコン基板）の上に形成（例えば、成長または堆積）される。基板は、シリコン、ゲルマニウム、ＩＩＩ－ＩＶ半導体（例えば、ＧａＡｓ）または他の何らかの半導体材料であり得る。基板４０１は、ドープされていない、ｐ型にドープされている、またはｎ型にドープされていてもよく、及び／または任意の結晶方位を有している可能性がある。基板がＰ型にドープされている場合、その中にＮウェルが形成される。基板がＮ型にドープされている場合、Ｐウェルが形成される。他の実施形態は、別の導電率ウェルの内部に１つの導電性のウェルを形成することができる。
ゲート絶縁体４０２は、材料の任意の組み合わせを含む、金属酸化膜半導体（ＭＯＳ）デバイスで使用され得る任意の誘電体材料であり得る。実施形態では、酸化物は、熱的に堆積されるか、または他の何らかの成長／堆積技術を使用することができる。
ゲート絶縁体４０２の厚さは、基板全体で変化する可能性があり、マルチの絶縁体の厚さの基板（例えば、酸化物、ウェットエッチング）の製造には、多くのステップが関与する可能性がある。より薄い絶縁体（例えば、＜７０Ａ）は、低電圧デバイスに使用でき、より厚い絶縁体（例えば、＞３５０Ａ）は、より高い電圧のデバイスに使用できる。例えば、Ｎウェル４１０の縁部には、より薄い酸化物（例えば、約６５Ａ）を使用することができる。
ゲート絶縁体４０２を達成するために様々なプロセスを使用することができる（例えば、ウェットエッチング）。例えば、窒化物マスクを作成して、より厚い酸化物の上部が任意のより薄い酸化物材料とほぼ同じ高さになるようにシリコンをへこませるために、より厚い酸化物が望まれる領域を露出させることができる。
ポリシリコン４０３は、ゲート絶縁体４０２の上に形成される（例えば、堆積、成長される）。ポリシリコン４０３は、４００Ａ～８００Ａの範囲の厚さを有し得る。ポリシリコン４０３は、ドーパントが組み込まれて形成されるか、またはドープされずに（後でドープされる）形成され得る。ポリシリコン４０３はまた、改善された横方向の伝導のために、上部にケイ化物（例えば、タングステンケイ化物）またはポリシリコンの上部に堆積された純金属（例えば、タングステン）を含み得る。特に高Ｋ誘電体では、純金属のゲートも使用できる。
フォトレジスト４０４（例えば、３３ｋＡ）は、ポリシリコン４０３の上にパターニングされ得、フォトリソグラフィー（例えば、３６５ｎｍ）は、Ｎウェル４１０が形成される基板４０１の領域を露出するために使用され得る。フォトレジスト４０４は、ポジレジストまたはネガレジストであり得、開口部は、Ｎウェルの位置の上に配置され得る。フォトレジスト４０４の厚さは、Ｎウェルのインプラントが非Ｎウェル領域に浸透するのをスクリーニングするのに十分であり得る。
次に、１つまたは複数のドーパント４００をその領域に注入して、Ｎウェル４１０を形成することができる。このステップには、浅い注入と深い注入の両方が含まれ得る。Ｎ型ドーパントを使用して、Ｎウェル４１０を作成することができる。ドーパント４００はまた、Ｎウェル内に形成されるｐチャネルトランジスタチャネルを形成するために使用され得る。ドーパント４００はまた、ポリシリコン４０３をドープするために使用され得る。任意のｐチャネルデバイスに寄与する他の注入は、他のフォトステップの間に実行され得る。それらの注入のいくつかは、タップと共有される場合と共有されない場合がある。
１つまたは複数のドーパント４００は、リンまたはヒ素を含み得る。例えば、リンは深い注入のｎ型ドーパントであり得る。ヒ素は、浅い注入のｎ型ドーパントであり得る。
ドーピング技術には、ビームライン及びプラズマドーピング（ＰＬＡＤ）が含まれ得る。ＰＬＡＤは、浅い注入（ゲート材料のドーピングなど）に使用できる。ビームラインは、チャネリング（原子のテールが基板に深く入りすぎる原因になる）を回避するために角度（例えば、７°）で行うことができる。エネルギーは３００ｋｅＶ～１０００ｋｅＶのエネルギー範囲にあり得る。用量は、１０１３の範囲であってもよい。ｐチャネルのためのヒ素の注入は、より低い電圧の場合、５×１０１２／ｃｍ２であってもよく、より高い電圧の場合は、（５ｘ１０１１／ｃｍ２）未満であってもよい。極性が逆の場合（ＰウェルがＮウェル内）、ＢＦ２（１つのホウ素と２つのフッ素を含む分子）またはＢ１１（重量１１のホウ素の同位体）などのホウ素ビームラインを注入に使用できる。ポリドーピングのためのホウ素ＰＬＡＤは、例えば、Ｂ２Ｈ６（ジボラン分子）またはＢＦ３などの異なる種を使用することができる。典型的な用量は、１０１６の範囲であってもよい。ＢＦ３は、１０ｋｅＶのより少ないエネルギーを使用することができる。
他のｐ型ドーパントは、Ｎウェル４１０から離れたトレンチの底面に隣接する基板４０１の一部に注入され得る。これらのドーパントは、他のＮウェルまたは他の活性領域からの１つのＮウェル４１０の分離として依然として有効でありながら、破壊電圧への影響を回避するために、まだ形成されていないタップから離間され得る。
実施形態では、ｐ型インプラントは、それら自身のフォトステップで発生し得る。そのようなフォトステップは、フォトレジストの堆積及びパターニング、注入、及びフォトレジストの除去を含み得る。このようなフォトステップは、全体の流れのこの一般的な部分で発生する可能性がある（例えば、トレンチが形成される前）が、トレンチが形成された後にも形成される可能性がある。そのようなインプラントは、１０１２～１０１３／ｃｍ２の範囲での用量を含むホウ素（例えば、１０ｋｅＶ～３００ｋｅＶ）を用いて、深い注入（例えば、Ｐウェルの目的のため）及び浅い注入（例えば、ｎチャネルトランジスタ用）を含み得る。
図５を参照すると、トレンチ５００は、トレンチ５００の側縁とＮウェル４１０の縁とがトレンチ５００の角５０３で、または角の上方で交わるように、Ｎウェル４１０に隣接する基板４０１内に形成される（例えば、エッチングされる）。この図は、Ｎウェル４１０と、トレンチ５００、絶縁体４０２（例えば、酸化物）、及び絶縁体４０２上のポリシリコン４０３との関係を示している。
トレンチは、湿式化学エッチングとは対照的に、反応性イオンエッチング（ＲＩＥ）技術を使用してエッチングすることができる。実施形態では、トレンチの側面が実質的に９０°に近いように、エッチングプロセスは、多かれ少なかれ非等方性（方向性）であり得る。別の実施形態では、側面は、４５°などのいくらかの傾斜を有し得、傾斜は、トレンチの深さに沿って変化し得る。トレンチの深さは、シリコン基板の表面から測定して、１５００Å～５０００Åの範囲にあり得る。
図６は、ｐ型分離領域６０３を形成するために、トレンチ５００の底面に隣接する基板４０１の別の部分におけるｐ型ドーパント６０１（例えば、ホウ素）の浅い注入を示している。この領域は、基板４０１に形成されたＮＭＯＳデバイスの分離をもたらすことができる。上記のドーパント（例えば、ホウ素、フッ素、ヒ素）及びドーピング技術（例えば、ビームライン、ＰＬＡＤ）を使用することができる。このドーピングは、Ｐウェル内に形成される可能性のあるＮＭＯＳデバイスに加えて、Ｎウェルの分離に使用できる。
図７は、トレンチ充填ステップ及び化学機械平坦化（ＣＭＰ）ステップを示している。トレンチ５００は、誘電体材料７０１で満たされ、ＣＭＰステップが実行される。ＣＭＰステップの後、第２のポリシリコンまたはポリシリコン材料（図示せず）を構造上に堆積させることができる。誘電体充填材料７０１は、酸化ケイ素であり得、酸化物を完成させる様々な技術及び複数のステップを使用して実行され得る。充填技術には、熱酸化物、堆積酸化物（通常はＣＶＤ）、及びスピンオン誘電体（例えば、液体として堆積してから固く焼く）が含まれる場合がある。窒化物層が分離中に存在する可能性がある。ＣＭＰはポリの一部を除去する可能性があるため、その厚さは堆積よりも薄くなる。最終的な厚さは５００Å～７００Åの範囲であり得る。
図７のステップと、図８のその後に説明されるステップの間にいくつかの製造ステップが発生し得る。第２の導体が堆積され、場合によっては誘電体が上部に形成され得る。第２の導体は、例えば、ポリシリコン、ケイ化物、または１つまたは複数の金属であり得る。最終的には、タップ領域の上ですべてが除去される。第２の導体は、ゲートエッチングの一部としてタップの近くで除去することができ、トランジスタのゲートは、典型的なフォトリソグラフィ（ＰＬ）技術を使用してパターニングされる。ＰＬは、タップを含まないゲートが必要な場所にのみ残すことができるため、エッチングプロセス中に露光される。
エッチングプロセスはＲＩＥであり得るが、ゲートスタックを除去するための複数のステップを含み得る。ゲート酸化物の一部は、ポリシリコン対酸化物に対するエッチングの選択性に応じて、エッチング中に除去され得る。このプロセスの後に、トランジスタのゲートの側壁の損傷を修復する目的で熱酸化物（例えば、５Å～２０Åの厚さ）が続く場合があるが、シリコン表面の酸化物に寄与する場合がある。
ＳＴＩ誘電体を標的とする（例えば、それを下げるための）別個のエッチングを実行することができる。このようなエッチングは、任意の第２のポリ／導体を除去し、第１のポリをエッチングする間に行うことができる。ポリエッチングは、真っ直ぐなポリ側壁を作成するために非等方性である場合があるが、活性領域のエッジでいずれかのＳＴＩ酸化物のオーバーハングによって保護され得るポリのすべての痕跡の除去を確認するため、特定の等方性クリーンアップエッチングを含む場合がある。
図８を参照すると、ポリシリコン４０３及びゲート絶縁体（例えば、酸化物）４０２の一部または全部が除去される（例えば、エッチングされる）。第２のポリシリコン／ポリシリコンもこの時点で除去される。
図９を参照すると、レジスト材料９０１は、構造の表面上にパターニングされ得、第１のドーパントは、トレンチ５００の側面とＮウェル４１０のエッジとの間に残る基板の部分に注入されて、低濃度ドープ領域９０７を形成する（例えば、Ｎ－領域）。
ドーパントは、Ｎウェルを含む露出領域全体に注入することができるが、比較的低濃度にドープすることができる。ＮウェルのエッジとＳＴＩのエッジの間に露出したｐ型活性領域は、Ｎ－にするためにカウンタードープすることができる。典型的な注入には、２ｘ１０１２～７ｘ１０１２／ｃｍ２の範囲のリン（例えば、１０ｋｅＶ）が含まれる場合がある。複数のリン及び／またはヒ素の注入も使用できる。
図１０を参照すると、別のレジスト材料１００２が構造の表面上にパターニングされ、第２のドーパントがＮウェル４１０の露出部分に注入されて、高濃度のドープ領域１００１を形成する。別の実施形態では、このステップは、接触穴１１０２がエッチングされた後、図１１に示されるステップの間に実行することができる。これにより、高濃度ドープ領域（Ｎ＋）１００１は自動整合されるようになる。
レジスト材料１００２の開口部は、Ｎウェルの内側の活性領域のエッジを越えて延びることができる。これは、活性領域の最も内側の部分を露出させ得る（図９に見られるように）。実施形態では、露出した活性領域の典型的な量は０．３μｍ～１．０μｍであってもよい。
高濃度ドープ領域１００１は、ｎ型であり得る。ドーパントは、リン、ヒ素、またはそれらの組み合わせであり得る。リンの拡散を防ぐために、炭素を共に注入することができる。ヒ素は４×１０１５／ｃｍ２の標的用量で２０～６０ｋｅＶの範囲であってもよいが、２×１０１５～６×１０１５／ｃｍ２の範囲を有する。１０ｋｅＶのリンのエネルギー目標と１２ｋｅＶの炭素のエネルギー目標によって、リン＋炭素にも同じ用量を使用できる。注入はオーミック（線形）接触を形成する場合がある。
図１１は、構造上に形成され、ＣＭＰで平坦化されているＳＴＩ誘電体材料１１０１を示している。エッチングを実行して、接触穴１１０２を形成することができる。接触穴１１０２は、接触材料（例えば、様々なライナーを備えた金属）で満たすことができる。ＣＭＰステップを使用して、過剰な誘電体材料１１０１を除去して、図２Ａの構造をもたらすことができる。
誘電体材料１１０１は、二酸化ケイ素、ＢＰＳＧ、またはＳＴＩに使用される他のタイプの酸化物であり得る。緻密化のためにヒートステップが含まれる場合がある。窒化物層を含む複数のステップを使用することができる。例えば、シリコンの２００Å上に５０Åの厚さの窒化物層を使用することができる。また、この酸化物層の上部に、接触及びその後の金属導体の形成の一部として、窒化物層を使用することができる。窒化物層は５０Å～２００Åの範囲であり得、充填物の大部分ではなく、バリア層として使用することができる。１０００Å～５０００Åの範囲の典型的な総合の厚さを使用することができる。
エッチングは、別のフォトレイヤーを使用して、エッチングされる領域を露出させることができる。典型的なＲＩＥ方向性エッチングを使用して、ほぼ垂直な側面の接触穴を作ることができる。エッチングはシリコンにまで及び、Ｎ＋領域を露出し得る。穴は、多かれ少なかれＮ＋領域に亘り中心化され得る。実施形態では、接触穴の典型的な幅の寸法は１００ｎｍであり得る。
上で明確に述べられていないが、前述の異なるレベルのエッチングレジストが最終的に除去されると想定されている。レジストは、フローの次のステップの前に除去できる。
図１２は、図２Ａ、２Ｂ及び２Ｃの実施形態による装置のブロック図を示している。装置は、メモリセル（例えば、フラッシュ、ダイナミックランダムアクセスメモリＤＲＡＭ）を含むメモリアレイ１２００を含むことができる。メモリアレイ１２００は、電力スイッチングまたはバスドライバのようなサポート機能を提供することができるサポート回路１２０１に結合されている。実施形態では、この回路１２０１は、ＣＭＯＳタイプのデバイスを含むことができる。サポート回路１２０１は、図２Ａ、２Ｂ及び２Ｃの装置を使用することができる半導体デバイス（例えば、トランジスタ、ダイオード）を含むことができる。
本明細書で使用される場合、装置は、例えば、回路、集積回路ダイ、メモリデバイス、メモリアレイ、またはそのような回路、ダイ、デバイスまたはアレイを含むシステム（例えば、プロセッサと結合するメモリデバイス）について言及され得る。
特定の実施形態が本明細書に図解かつ説明されたが、同じ目的を達するために計算される全ての配置が、示される特定の実施形態の代わりに使われ得ることが、当業者によって認識されるだろう。多くの適合は、当業者に明らかである。したがって、本願は、あらゆる適合または変形例を網羅することを目的としている。

Claims (20)

  1. 装置であって、
    第２のタイプの導電率を有する半導体構造内に形成された第１のタイプの導電率を有するウェル、及び
    前記ウェルへのタップであって、前記ウェルと前記半導体構造との間の前記ウェルの境界が実質的に前記タップの活性領域の下にあり、前記ウェルの前記境界が、前記半導体構造のトレンチの側面とトレンチの角でまたはその上方で交差し、さらに、前記活性領域は、前記ウェル内の第１のドープ領域及び第２のドープ領域を含み、前記第２のドープ領域は、同じ導電性ドーパントで前記第１のドープ領域よりも高濃度にドープされる、前記ウェルへのタップを備える、前記装置。
  2. 前記タップの側面が、前記半導体構造に形成されたトレンチの側面に近接している、請求項１に記載の装置。
  3. 前記タップの前記活性領域に結合された接点をさらに備え、前記接点は前記ウェルの上にある、請求項１に記載の装置。
  4. 前記第２のドープ領域に、ｎ＋ドーパントが注入され、前記第１のドープ領域にｎ－ドーパントが注入される、請求項１に記載の装置。
  5. 前記ウェルと前記半導体構造によって形成されるｐ－ｎ接合が、前記半導体構造に形成されたトレンチの角またはその上方にある接合を有する、請求項１に記載の装置。
  6. 前記第１のドープ領域は、実質的に、前記第２のドープ領域と、前記トレンチに隣接する前記タップの側面との間にある、請求項１に記載の装置。
  7. 装置を形成するための方法であって、
    第２のタイプの導電率を有する半導体構造内に第１のタイプの導電率を有するウェルを形成すること、及び
    活性領域を含む前記ウェルへのタップを形成することであって、前記ウェルと前記半導体構造との間の前記ウェルの境界が実質的に前記タップの前記活性領域の下にあり、前記活性領域が第１のドープ領域及び第２のドープ領域を含むように、前記活性領域を含む前記ウェルへのタップを形成すること、この場合前記第２のドープ領域は、同じ導電性ドーパントで前記第１のドープ領域よりも高濃度にドープされ、さらに、前記半導体構造にトレンチが形成され、さらに、前記トレンチの第１の側壁が前記タップの第１の側面を形成し、さらに、前記第１のドープ領域と前記ウェルとの間の界面が、前記第１の側壁と前記トレンチの底の間の角またはその近くで、前記トレンチと交差する、を含む前記方法。
  8. さらに、前記第１のドープ領域が実質的に前記第２のドープ領域と前記タップの前記第１の側面との間にある、請求項７に記載の方法。
  9. 前記トレンチを誘電体材料で充填することをさらに含む、請求項８に記載の方法。
  10. 前記ウェルの露出部分に別のドーパントを注入して、前記ウェルの残りの部分よりも高濃度にドープされた領域を形成することをさらに含む、請求項９に記載の方法。
  11. 前記タップを形成することは、前記タップの前記第１の側面と、より高濃度にドープされた前記ウェルの前記第２のドープ領域との間に残る前記第１のドープ領域の部分に前記同じ導電性ドーパントを注入することを含む、請求項８に記載の方法。
  12. 前記ウェルの残りの部分よりも高濃度のドープ領域上に接点を形成することをさらに含む、請求項１１に記載の方法。
  13. 前記トレンチの底面に隣接する前記半導体構造の別の部分にドーパントを注入して、分離領域を形成することをさらに含む、請求項８に記載の方法。
  14. 装置であって、
    第２のタイプの導電率を有する半導体構造内に形成された第１のタイプの導電率を有するウェル、及び
    前記ウェルへのタップであって、前記ウェルと前記半導体構造との間の前記ウェルの境界が前記半導体構造に形成されるトレンチと交差し、前記交差は前記トレンチの角に近接して、またはその上方にあり、前記タップの活性領域は、前記ウェル内の第１のドープ領域及び第２のドープ領域を含み、前記第２のドープ領域は、同じ導電性ドーパントで前記第１のドープ領域よりも高濃度にドープされ、前記第１のドープ領域は、実質的に、前記第２のドープ領域と、前記トレンチに隣接する前記タップの側面との間にある前記ウェルへのタップを備える、前記装置。
  15. 前記タップの前記側面は、前記トレンチの側壁から形成される、請求項１４に記載の装置。
  16. 前記タップの前記活性領域に結合された接点をさらに備え、前記接点は前記ウェルの上にある、請求項１４に記載の装置。
  17. 前記第２のドープ領域に、ｎ＋ドーパントが注入され、前記第１のドープ領域にｎ－ドーパントが注入される、請求項１４に記載の装置。
  18. 前記ウェル及び前記半導体構造によって形成されたｐ－ｎ接合が前記トレンチの前記角に近接している、請求項１４に記載の装置。
  19. 前記タップの前記活性領域が前記ウェルの前記境界を越えて連続している、請求項１４に記載の装置。
  20. 前記第１のドープ領域が実質的に前記ウェルに飲み込まれている、請求項１４に記載の装置。
JP2021519728A 2018-10-12 2019-10-04 タップの活性領域下のウェルの境界を含む方法及び装置 Active JP7311590B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023111210A JP2023126931A (ja) 2018-10-12 2023-07-06 タップの活性領域下のウェルの境界を含む方法及び装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/159,180 2018-10-12
US16/159,180 US10679991B2 (en) 2018-10-12 2018-10-12 Methods and apparatuses including a boundary of a well beneath an active area of a tap
PCT/US2019/054740 WO2020076638A1 (en) 2018-10-12 2019-10-04 Methods and apparatuses including a boundary of a well beneath an active area of a tap

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023111210A Division JP2023126931A (ja) 2018-10-12 2023-07-06 タップの活性領域下のウェルの境界を含む方法及び装置

Publications (2)

Publication Number Publication Date
JP2022504622A JP2022504622A (ja) 2022-01-13
JP7311590B2 true JP7311590B2 (ja) 2023-07-19

Family

ID=70160179

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2021519728A Active JP7311590B2 (ja) 2018-10-12 2019-10-04 タップの活性領域下のウェルの境界を含む方法及び装置
JP2023111210A Pending JP2023126931A (ja) 2018-10-12 2023-07-06 タップの活性領域下のウェルの境界を含む方法及び装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023111210A Pending JP2023126931A (ja) 2018-10-12 2023-07-06 タップの活性領域下のウェルの境界を含む方法及び装置

Country Status (7)

Country Link
US (2) US10679991B2 (ja)
EP (1) EP3864697A4 (ja)
JP (2) JP7311590B2 (ja)
KR (1) KR102554234B1 (ja)
CN (1) CN112970111B (ja)
TW (1) TWI740229B (ja)
WO (1) WO2020076638A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9337266B2 (en) 2014-09-30 2016-05-10 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307115A (ja) 1999-04-01 2000-11-02 Intersil Corp 高密度ｍｏｓゲート型電力装置及びその製造方法
US20100032767A1 (en) 2008-08-06 2010-02-11 Chapman Phillip F Structure and method of latchup robustness with placement of through wafer via within cmos circuitry
US20160093694A1 (en) 2014-09-30 2016-03-31 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61148815A (ja) * 1984-12-24 1986-07-07 Hitachi Ltd 半導体集積回路装置及びその製造方法
US5602404A (en) 1995-01-18 1997-02-11 National Semiconductor Corporation Low voltage triggering silicon controlled rectifier structures for ESD protection
US7582938B2 (en) 2003-10-01 2009-09-01 Lsi Corporation I/O and power ESD protection circuits by enhancing substrate-bias in deep-submicron CMOS process
US7636259B1 (en) 2006-07-17 2009-12-22 Lallice Semiconductor Corporation Flash memory array with independently erasable sectors
JP2008198631A (ja) * 2007-02-08 2008-08-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7960754B2 (en) 2009-03-10 2011-06-14 Micrel, Inc. Diode having high breakdown voltage and low on-resistance
US8665570B2 (en) 2009-03-13 2014-03-04 Qualcomm Incorporated Diode having a pocket implant blocked and circuits and methods employing same
CN101924130A (zh) * 2009-06-09 2010-12-22 上海韦尔半导体股份有限公司 具有沟槽式接触孔的沟槽式mosfet及其制备方法
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US9018673B2 (en) 2012-08-31 2015-04-28 Freescale Semiconductor Inc. Zener diode device and fabrication
US9553011B2 (en) * 2012-12-28 2017-01-24 Texas Instruments Incorporated Deep trench isolation with tank contact grounding
KR101563776B1 (ko) * 2013-01-25 2015-10-29 매그나칩 반도체 유한회사 반도체 장치
US9882375B2 (en) 2013-03-15 2018-01-30 Sofics Bvba High holding voltage clamp
US9660020B2 (en) * 2014-05-23 2017-05-23 Globalfoundries Singapore Pte. Ltd. Integrated circuits with laterally diffused metal oxide semiconductor structures and methods for fabricating the same
CN105448732B (zh) * 2014-09-02 2018-06-15 万国半导体股份有限公司 改善uis性能的沟槽式功率半导体器件及其制备方法
US20160372360A1 (en) * 2015-06-17 2016-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with junction leakage reduction
CN106098751B (zh) * 2016-07-14 2018-11-23 电子科技大学 一种功率半导体器件终端结构
US10177044B2 (en) * 2017-05-05 2019-01-08 Newport Fab, Llc Bulk CMOS RF switch with reduced parasitic capacitance
CN108447911B (zh) * 2018-03-09 2021-07-27 香港商莫斯飞特半导体股份有限公司 一种深浅沟槽半导体功率器件及其制备方法
US10679991B2 (en) 2018-10-12 2020-06-09 Micron Technology, Inc. Methods and apparatuses including a boundary of a well beneath an active area of a tap

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307115A (ja) 1999-04-01 2000-11-02 Intersil Corp 高密度ｍｏｓゲート型電力装置及びその製造方法
US20100032767A1 (en) 2008-08-06 2010-02-11 Chapman Phillip F Structure and method of latchup robustness with placement of through wafer via within cmos circuitry
US20160093694A1 (en) 2014-09-30 2016-03-31 Micron Technology, Inc. Methods and apparatuses including an active area of a tap intersected by a boundary of a well

Also Published As

Publication number Publication date
US10679991B2 (en) 2020-06-09
KR102554234B1 (ko) 2023-07-12
TW202036902A (zh) 2020-10-01
CN112970111A (zh) 2021-06-15
EP3864697A4 (en) 2022-08-10
US20200119139A1 (en) 2020-04-16
US11211382B2 (en) 2021-12-28
JP2023126931A (ja) 2023-09-12
KR20210055791A (ko) 2021-05-17
EP3864697A1 (en) 2021-08-18
JP2022504622A (ja) 2022-01-13
TWI740229B (zh) 2021-09-21
WO2020076638A1 (en) 2020-04-16
US20210028171A1 (en) 2021-01-28
CN112970111B (zh) 2023-03-10

Similar Documents

Publication Publication Date Title
US7955919B2 (en) Spacer-less transistor integration scheme for high-K gate dielectrics and small gate-to-gate spaces applicable to Si, SiGe and strained silicon schemes
US11037928B2 (en) Methods and apparatuses including an active area of a tap intersected by a boundary of a well
US10453741B2 (en) Method for forming semiconductor device contact
US7804107B1 (en) Thyristor semiconductor device and method of manufacture
JP7311590B2 (ja) タップの活性領域下のウェルの境界を含む方法及び装置
US6469347B1 (en) Buried-channel semiconductor device, and manufacturing method thereof
US11348792B2 (en) Reduce well dopant loss in FinFETs through co-implantation
US10720426B2 (en) Three dimensional memory device and method for fabricating the same
WO2007069292A1 (ja) 半導体装置およびその製造方法
KR20170074344A (ko) 반도체장치 및 그 제조 방법
US6875666B2 (en) Methods of manufacturing transistors and transistors having an anti-punchthrough region
US6946338B2 (en) Method for manufacturing semiconductor device
US6933564B2 (en) Semiconductor integrated circuit device and method of manufacturing the same
US20220406774A1 (en) Doped well for semiconductor devices
KR100546124B1 (ko) 반도체소자의 트랜지스터 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210602

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220802

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20221026

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230201

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230606

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230706

R150 Certificate of patent or registration of utility model

Ref document number: 7311590

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150