CN1107254A - 制造半导体集成电路的方法和设备 - Google Patents

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Abstract

将掺氢室103和用较低温度排除掺入晶片的氢 室104安装到等离子腐蚀装置或者离子注入装置的 后级，用于有效地消除由于等离子腐蚀和离子注入对 半导体衬底产生的损伤。利用碳氢化合物气体和加 速碳氢化合物分解的氧的混合物在等离子体中形成 氢原子团，用顺流系统以较低的温度把氢原子团供给 到半导体晶片上以便不使晶片受到严重损伤。在真 空或惰性气氛中于200—500℃温度范围内加热晶片 以排除掺入到半导体中的氢。

Description

本发明涉及半导体集成电路工艺，更具体地说，涉及消除因等离子体腐蚀和高能离子注入使半导体衬底产生损伤的技术。
在制造VLSIS的方法中，存在如下的问题，即由于等离子腐蚀和离子注入引起硅衬底损伤使元件特性受到不良影响。对这种损伤，现有以下一些报告。
辐照损伤：
“VLSI技术”（Edited  by  SZE.McGROW  HILL）pp.335-336，“半导体干法腐蚀技术”（Edited  by  TOKUYama，Sangyo  Tosho）pp.382，“离子辅助处理引起的硅表面损伤现象”（proceedings  of  the  Eighth  Symposium  on  PLASHA  PROCESSING（1990）pp.254-284讨论了等离子中诸如离子、原子团、光子等粒子对元件特性的不良影响。
氢损伤：
“由含等离子体的氢引起的硅损伤”（Proceedings  of  the  Thrid  Symposium  on  PLASMA  PROCESSING（1982））pp.3  to  13指出含于处理气体中的氢在进行等离子处理过程中，就会以微米的量级渗透到衬底中去，从而引起晶体缺陷等不良影响。
重金属污染：
“腔室构形和偏压对由反应离子刻蚀在Si中产生的损伤的影响”（Proceeding  of  the  Fourth  Symposium  on  PLASMA  Processing（1983））pp.84-92，指出，来源于处理气体和真空处理室部件材料的重金属粘附到片子表面或者渗授到片子中，由此对元件的特性产生不良影响。
充电损伤：
“在反应离子刻蚀过程中磁场对栅氧化物击穿现象的影响（8th  International  Symposium  on  PLASMA  CHEMISTRY（1987-1988）pp.979，指出，在等离子处理过程中，在片子表面积累的电荷引起栅氧化膜的电损伤。
另一方面，人们提出了下列技术来消除由此造成的损伤。
“干法腐蚀损伤的短时间退火”（Proceeding  of  the  Fifth  Symposium  on  PLASMA  Processing（1985）pp.579-586，公开了通过短时间退火消除腐蚀损伤的技术。
日本专利公开No.52532/1978公开了通过在每一道处理工序中，用近似1000℃的较高的温区进行氧气退火或者水蒸气退火的技术，以便除去硅衬底中的微小缺陷或者叠层缺陷，从而使氧化膜/衬底界面的表面态稳定。
日本专利公开No.118635/1982和137218/1983公开了在形成器件前后在近似400℃中温区域进行长时间氢气退火的技术。
日本专利公开No.143318/1984公开了在含氢气的气氛中，通过紫外线照射，把氢掺入到加热到近似200℃的硅衬底中的技术以及把硅基板设置于氢等离子体中，且在常温50℃的温度下进行处理的技术。
日本专利公开No.35525/1986公开了把硅基板设置于氢气氛中，并在800-1000℃的温度下进行处理的技术。
日本专利公开120725/1991公开了在250-500℃处理硅衬底上的多晶硅/非晶硅膜的技术。
日本专利公开No.355924/1992公开了在氢气气氛中对用溅射法淀积的氧化膜进行修正的技术。
在晶体管的基区/发射区层的厚度为0.2μm以上比较厚、且集成度不太密的情况下，上述消除损伤的技术是一种简便有效的手段。但是当器件的集成度增大且形成为三维化时，在硅衬底及硅衬底上淀积的薄膜上将产生较大的应力、并且应力集中在局部。所以当处理衬底时，沿应力方向扩大的缺陷难于排除。
还有，随着器件的高速化，基区/发射区层那样的扩散层趋于更薄。为了避免由于薄扩散层产生的器件特性的变化，要尽可能减少用于消除扩散层中杂质的热处理，由此抑制热聚集。
总之，在今后的超LSI的制作工序中，对每一可能使硅衬底和薄膜受到损伤的工艺处理，都必须在较低温的条件下消除损伤以不使扩散中的杂质进行移动。另外，为了对付器件构造的复杂化，上述的损伤需要在尽可能短的时间内排除。
本发明的目的是提供一种能够有效地消除由于等离子腐蚀和离子注入使半导体衬底产生损伤的半导体集成电路技术。
本发明的全部目的和新颖的特征通过附图和详细叙述将变得更加明显。
接下来对本专利申请中公开的优选实施例作简要叙述：
（1）如权利要求1所述的一种制造半导体器件的方法，包括下述工序;以低损伤把氢掺入半导体晶片中;用较低的温度除去掺入到上述半导体晶片中去的氢。
（2）如权利要求2所述的一种制造半导体器件的方法，其中把氢掺入半导体晶片的步骤是用顺流系统（downstream  system）在室温下把等离子体中的氢原子团提供给半导体晶片。
（3）如权利要求3所述的一种制造半导体器件的方法，这种方法利用碳氢化合物气体和氧气的混合物，加速碳氢化合物气体的分解，在上述等离子体中形成氢原子团。
（4）如权利要求4所述的一种制造半导体器件的方法，这种方法通过在200-500℃温度范围内于不活泼（惰性）的气体气氛中热处理半导体晶片来消除掺入半导体片子中的氢。
（5）如权利要求5所述的一种制造半导体器件的方法，其中，消除掺入半导体晶片的氢的方法是在200-500℃范围内于真空中热处理半导体晶片。
（6）如权利要求6所述的一种制造半导体器件的方法，其中，当消除掺入半导体晶片的氢时，用紫外线照射半导体晶片以便加速消除氢。
（7）如权利要求7所述的一种制造半导体器件的方法，包括下述工序：把被加速的杂质注入半导体晶片，以低损伤把氢注入到半导体晶片，以较低的温度消除掺入半导体晶片的氢，这些工序要连续进行。
（8）如权利要求8所述的一种制造半导体器件的方法，其中，在上述离子注入工序之后，通过湿洗半导体工艺消除在处理过程中粘到半导体晶片上的污染物质。
（9）如权利要求9所述的一种制造半导体方法，其中，在等离子注入工序中使用光刻胶掩模在注入离子工序后，由顺流系统通过等离子灰化工艺除掉光刻胶掩模。
（10）如权利要求10所述的一种制造半导体器件的方法，这种方法要连续地进行下述工序：利用含氢的（腐蚀用的）处理气体进行等离子腐蚀，和在较低的温度消除掺入半导体晶片的氢。
（11）如权利要求11所述的一种制造半导体器件的方法，在上述等离子腐蚀工序后通过湿洗半导体晶片来消除在处理工艺中粘附到半导体晶片上的污染物质。
（12）如权利要求12所述的一种制造半导体器件的方法，其中，在上述等离子腐蚀工序中使用光刻胶掩模的时候，在等离子腐蚀工序以后，用顺流系统通过等离子灰化法除掉光刻胶掩模。
（13）如权利要求13所述的一种制造半导体器件的方法，主要连续进行下述工序：利用不含氢气的处理气体进行等离子腐蚀，把氢掺入半导体晶片而不使其受到损伤，在相对低的温度下排除掺入半导体晶片的氢。
（14）如权利要求14所述的一种制造半导体器件的设备，包括用于把氢掺入半导体晶片而不使晶片受到严重损伤的掺氢室，以及用于在较低温度下消除掺入半导体晶片的氢的除氢室。
（15）如权利要求15所述的一种制造半导体器件的设备，其中掺氢室具有等离子形成装置和由顺流系统把等离子体中的原子团特质提供给半导体晶片的装置。
（16）如权利要求16所述的一种制造半导体器件的设备，其中，掺氢室具有在200-500℃温度范围内加热半导体晶片的装置。
（17）如权利要求17所述的一种制造半导体器件的设备，包括位于离子注入装置的后部，把氢掺入半导体晶片而不使其受到严重损伤的室，以及用于在较低温度下消除掺入半导体晶片的氢的室。
（18）如权利要求18所述的一种制造半导体器件的设备，包括位于等离子腐蚀装置的后部把氢掺入半导体晶片而不使其受到严重损失的室，以及用于在较低温度下消除掺入半导体晶片的氢的室。
（19）如权利要求19所述的一种制造半导体器件装置，包括位于除氢室的前级用于湿法清洗半导体晶片的装置。
（20）如权利要求20所述的一种制造半导体器件的设备，包括位于除氢室前段的顺流系统等离子体灰化装置。
在等离子体腐蚀氧化硅膜的工序，利用含氢的处理气体，使用由大约100-1000ev的高能加速的离子进行腐蚀。这时，被加速的离子在除掉所需部分的氧化硅膜之后，还掺入到硅衬底中去，引起前述的各种损伤。
这些损伤大致地分为二类：加速离子的冲撞所形成的硅衬底的表面的非晶化;加速离子使溅射处理室的材料粘附到硅衬底的表面和扩散进硅衬底所产生的污染;以及由于处理气体中包含的氢原子被激活，深深地进入硅衬底和聚集在衬底中而产生的缺陷。
根据本发明，首先利用光刻胶掩模进行等离子腐蚀时，利用顺流系统等离子灰化法除掉光刻胶掩模。当粘附有给器件特性以不良影响的污染杂质时，要在利用酸或碱系统洗液除掉污染材料之后，在不活泼气体的气氛中或在真空中在较低的200-500℃温度范围内进行退火，以便消除掺入衬底中的氢。
对于用不含氢的处理气体进行等离子腐蚀或者离子注入引起的损伤，首先利用等离子分解含氢的处理气体，并在辉光后/气体向下流的期间把氢提供给处于室温的硅衬底。
众所周知，作为供氢给硅衬底的现有的方法，有一种在氢气的气氛中退火衬底的方法，但这种方法必须在大约500℃的温度下进行。对此，在用等离子分解氢获得氢原子团的情况下，在室温就可以把氢原子团掺入衬底。
当在室温供给氢时，难于从衬底消除氢，因为处理后的衬底温度是低的。因此，可以高精度地控制衬底中的氢的含有量。并且，掺入衬底中的氢集中在衬底中，产生微小的点缺陷。倘保持这种状态，则将损坏硅衬底的结晶性，载流子寿命也短。
如前述情况那样，当利用光刻胶掩模进行等离子腐蚀和离子注入时，利用气流顺流型等离子灰化方法除掉光刻胶掩模，当粘附有给器件特性以不良影响的污染材料时，要在用酸或碱系清洗液除掉污染材料之后，在200-500℃较低温度范围在不活泼气体或者真空气氛中进行硅衬底退火以便消除衬底中的氢。
当进行此种处理时，首先从较低的100-200℃温度激活并移动衬底中的氢，以此来恢复结晶性和开始恢复界面能级。当继续进行低温退火时，将完全消除衬底中的氢，而且还消除在提供氢之前就存在的缺陷，结果是使载流子寿命变得足够长。
图1是按照本发明的一个实施例的半导体制造设备的整体的方框图。
图2是掺氢室的整体方框图。
图3是除氢室的整体方框图。
图4是一设备实例的整体方框图，该设备把本发明的半导体制作装置连接到离子注入装置的后部。
图5是半导体晶片主要部分的剖面图，它给出了本发明的一实施例的半导体制作工艺。
图6是半导体主要部分的剖面图，它给出了本发明的一实施例的半导体制造方法。
图7是半导体主要部分的剖面图，它给出了本发明的一实施例的半导体制作方法。
图8是一设备范例的整体方框图，该设备把制造半导体的装置和干法腐蚀装置组合在一起。
图9是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM方法的一个实施例。
图10是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图11是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图12是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图13是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图14是半导体晶片的主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图15是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造DRAM的方法的一个实施例。
图16是半导体晶片主要部分的剖面图，它给出了采用了本发明中的制造DRAM的方法的一个实施例。
图17是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造双极晶体管方法的一个实施例。
图18是半导体晶片主要部分的剖面图，它给出了采用了本发明的双极晶体管制作方法的一个实施例。
图19是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造双极晶体管的方法的一个实施例。
图20是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造双极晶体管的方法一个实施例。
图21是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造双极晶体管的方法的一个实施例。
图22是半导体晶片主要部分的剖面图，它给出了采用了本发明的制造双极晶体管的方法的一个实施例。
图23给出了当把氢掺入正常硅衬底时，CV特性（氧化膜中电荷数量）的变化的曲线图。
图24给出了当把氢掺入正常硅衬底时，CV特性（氧化硅膜-硅衬底的界面能级）的变化的曲线图。
图25给出了在除氢室中处理过受损伤的硅衬底时，CV特性的变化的曲线图。
图26是给出了在除氢室中处理受损伤的硅衬底时Ct特性的变化的曲线图。
参照附图，下面将对本发明的实施例进行详细的叙述。
（实施例1）
图1是本发明的一实施例的半导体制作设备的总体方框图。
该制造设备是单片式处理型设备，用于一片一片地处理半导体晶片。如图1所示，制造设备包括装载箱101、卸载箱102、掺氢室103、除氢室104、传送晶片的机械臂105、106、107、CV测量仪108，用于非接触式监;测输入和排出氢的数量。除氢室104中设有质量分析仪109，用于监测从半导体晶片上消掉的氢的数量。
图2是上述掺氢室103的整体方框图。掺氢室103包括气体流量调节装置110，用于调节要输入该室处理气体的流量;排气装置111，通过排出处理气体和输入该室的空气把该室抽成真空;压强调节装置112，用于保持室内压强在最佳值;压强监测装置113，用于监测室内大气压强;高频电源114，用于室内形成等离子体提供高频电源;调谐电路115;高频电极116;接地电极117;在其上放置半导体晶片122的电极118;循环温度控制装置119，用于调整电极118的温度;温度监测器120，用于监测半导体晶片122的温度;石英钟罩121，形成该室的壁表面。
制造设备采用顺流系统，电极118位于等离子体的下游，以降低半导体晶片122受到等离子体的损伤。换句话说，当把处理气体输入到设备的室内时，由高频电极116和地电极117激活处理气体，在电极118上游的区域产生等离子体，由此仅仅使长寿命的原子团顺流流到半导体晶片122的表面。
图3是排除氢的室的总体方框图，除氢室104包括气体流量调节装置130，用于调整要流入该室的处理气体的流量;排气装置131，通过排除处理气体和输入该室的空气，使该室形成为减压状态;压强调节装置132，用于把该室的大气压强保持在最佳值;压强监测装置133，用于监测该室的大气压强;放置半导体晶片122的载物台134;用于加热载物台134的加热器135;用于调节加热器的加热控制装置136;用于监测半导体晶片122的温度的温度监测器137;用于监测从半导体晶片122排掉的氢数量的质量分析仪109，和形成该室壁表面的石英钟罩138。装有UV灯40，位于石英钟罩上端的石英窗口139的上方，有效地从半导体晶片排除氢。
图4是一设备范例的总体方框图，它把上述本发明的制造设备与离子注入装置的后级相连。
该设备包括离子注入装置150;晶片传送室151;灰化室152，用于除掉在离子注入时作为掩模的光刻胶;湿冲洗/干燥室153，用于除掉粘附到片子表面的象重金属那样的污染物质;掺氢室103;除氢室104，以及卸载箱室154。离子注入装置150使用了众所周知的结构;灰化室152装配有顺流型等离子灰化装置。
下面将叙述应用了这一装置的消除半导体晶片所受损伤的方法。
首先制备如图5所示的半导体晶片122。半导体片122由P型单晶硅形成，在其表面上用LOCOS（选择氧化）形成场绝缘膜200和作为离子注入掩模的光刻胶201。
接着，把半导体晶片122输送到离子注入装置150，用常规技术在那里注入离子。例如，应用磷（P）作为杂质离子，注入能量是60ev，剂量是10×1014/cm2（在离子注入浓度高于1.0×1013/cm2的情况下，本发明的退火技术特别有效。在下面将要叙述的PRAM的情况下，对于高掺杂浓度的源或漏区是有效的）。如图6所示，用如此的高能量离子注入在半导体晶片122上依次形成非晶硅层202、晶体缺陷产生层203和杂质离子层204。因此，如果维持原有状态扩散杂质，则扩散距离与非晶硅层和晶体缺陷产生层有关。还有，非晶硅层202，晶体缺陷产生层203，和杂质离子层204在半导体晶片122内部不是明显地相互分离，而是处于相互重叠的状态。
接着，把半导体晶片122传送到灰化室152，在那里除掉光刻胶201，然后把片子传送到湿冲洗/干燥室153，在把片子传送到掺氢室103以前，在那里用酸或碱冲洗液除掉粘附到半导体晶片122表面上象重金属等的污染物质。
在把半导体晶片122放置在电极118上的状态下，在借助于气体流量调节装置110和压强调节装置112氢预定压强的处理气体输入该室之前，利用排气装置111把该室抽空到大约1m  Torr（乇）。由高频电源114产生的高频电力通过调谐电路115加到高频电极116，在高频电极116和地电极117之间激励处理气体，产生等离子体，仅把长寿命的氢原子团传送到半导体片122的表面，并以轻微的损伤掺入到半导体晶片122中。此时用循环温度控制装置119和温度监测器120使半导体晶片122保持在预定的温度。
掺入氢的处理，在本发明的该实施例中在下述条件下进行：
处理气体：CHF3+O2
气体流量：CHF3＝20sccm，O2＝400sccm
处理压强：1.5乇
RF频率：13.56MHZ
RF（射频）功率：400W
电极温度：25℃
处理时间：5分
在完成上述掺氢处理以后，把象N（氮）气那样的清洗气体通过气体流量调节装置110输入该室。这种清洗气体要一直输入到使室内压力与大气压相等。
把半导体晶片122传送到CV测试仪108，在此测量输入氢的数量，然后再把片子传送到除氢室104。把半导体晶片放置在（载物）台134上面的状态下，用排气装置131把该室抽空到大约0.1乇后，借助于气体流量调节装置130和压强调节装置132，把指定压强的不活泼气体输入该室。此时，把由加热器控制装置136和温度监测器137控制的功率加到加热器135上，保持半导体晶片122在指定的温度，以便排除氢。在由消氢速度慢的时候，通过把UV（紫外线）灯140的光透过石英窗口139照射到半导体晶片122的表面上的办法，可以加速排除氢的速率。从半导体晶片122除掉的氢的数量由质量分析仪109测量。
在本实施例中按下列条件进行排除氢的处理：
不活泼气体：N2
气体流量：100sccm
处理压强：10乇
（载物）台温度：300℃
处理时间：5分
在完成消氢处理之后，把清洗气体通过气体流量控制装置130，输入该室使室内压力与大气压相等。在把消除了损伤的半导体晶片122放置在装载箱154中后，把它送往杂质扩散处理工序。图7是半导体晶片122的剖面图，它给出了通过掺氢/除氢处理，已使其所受损伤得到消除的情况，还表明已经形成一个理想的扩散层205。
（实施例2）
图8是设备范例的方框图，其中把示于图1-3的制造设备和干腐蚀装置结合在一起。
本设备包括，一个等离子腐蚀室161，用于处理氧化硅膜，位于缓冲室160的周围;一个灰化室162（或者一个掺氢室），用于除掉作为腐蚀掩模的光刻胶和当如前所述的需要时输入氢;一个湿冲洗/干燥室163，用于除掉粘附到片子表面的污染物质;一个用于除氢室104，一个装载箱164，一个卸载室165。通过缓冲室160的片子装卸臂装置166把半导体晶片传送到各个室。在等离子腐蚀室161中装配有公知结构的微（μ）波等离子装置和微波ECR等离子腐蚀装置等等。
因为通常在干腐蚀工序中把含氢气体作为处理气体，故在干腐蚀处理时把氢掺入半导体晶片中。因而，在本发明的实施例的装置中不需要除氢室，但是当用不含氢的处理气体进行腐蚀时，也可以把掺氢室插入在除氢室104的前级。（在本发明的该实施例中，在完成灰化处理后，把氢输入到如图8所示的灰化室中）。此外，如果使用含氢的处理气体时，当输入的氢不充分时，还可以单独地输入氢。
接着将说明利用了该设备的本实施例的消除损伤的技术。首先，如图9所示，制备半导体晶片122。在半导体晶片122表面上形成MISFET多（晶）-硅栅电极206（可以是多面或硅化物栅）。该MISFET例如是一个用于进行选择的DRAM的存储器单元的MISFET图9中，号200是场绝缘膜，205是扩散层，207是氧化硅膜。
通过腐蚀在半导体晶片122上用CVD淀积的多晶硅膜形成，栅电极206。作为一个例子按下述条件进行腐蚀。
腐蚀模式：微波ECR方式
处理气体：Cl2+O2
气体流量：Cl2＝40sccm，O2＝4sccm
处理压强：5乇
微波：1.0KW
射频RF（2MHZ）：10-20W
温度：-50℃
其次，把半导体晶片122传送到灰化室162，在那里除掉光刻胶，然后传送到湿冲洗/干燥室163，在那里用酸或碱冲洗液除掉粘附到半导体晶片122表面上重金属之类的污染物质，再传送到输入氢的室162。（输入氢室162基本上类似于图2所示的输入氢室的结构）。
把半导体晶片122放置在电极118上，利用排气装置111把该室抽空到大约1乇，然后利用气体流量调节装置110和压强调节装置112，把处理气体以指定压强输入到该室中。当通过调谐电路115把高频电源114产生的高频功率加到高频电极116上时，在高频电极116和地电极117之间激励处理气体并产生等离子体。由此，仅把长寿命的氢原子团传送到半导体片122的表面，并掺入到半导体晶片122中而只有轻微的损伤。同时，通过循环温度控制装置119和温度临测器120使半导体晶片122保持在预定的温度。
按照本实施例的下述条件进行掺入氢的处理：
处理气体：CHF3+O2
气体流量：CHF3＝20sccm，O2＝400sccm
处理压强：1.5乇
RF频率：13.56MHZ
RF功率：400W
电极温度：25℃
处理时间：5分
在完成掺氢后，用排气装置111把该室抽成真空，其真空度基本上与缓冲室的真空度相同。
接着，通过真空缓冲室160把半导体晶片122传送到除氢室104。（除氢室104基本上与图3室的结构相类似）。当把半导体晶片122放置在载物台134上时，在把该室用排气装置131抽空到大约0.1乇后（如果该室处于适当的真空，则不需要进行抽真空），然后，借助于流量调节装置130和压强调节装置132把不活泼气体以指定压强输入该室。同时，把由加热器控制装置136和温度监测装置137控制的功率加到加热器135，以便使半导体晶片122保持在预定的温度，便于排除氢。当排除氢的速率慢的时候，通过紫外线灯140的光透过石英窗口139照射到半导体晶片122的表面的办法，可以加速排除氢的速率。通过质量分析仪109（该测量不是必须的，仅当需要时才进行）测量由半导体晶片122排出的氢的数量。
在本实施例中按下述条件进行排除氢的处理：
不活泼气体：N2
气体流量：100sccm
处理气压：10乇
载物台温度：300℃
处理时间：5分
在完成排除氢的处理以后，利用排气装置131使该室的压强等于缓冲室的压强。把已消除其损伤的半导体晶片122存族在卸载箱164，然后把它传送到下步工序进行处理。
如图10所示，在半导体晶片122上面用CVD法淀积上氧化硅膜208，之后，再把该半导体晶片传送到本实施例的设备的等离子腐蚀室161。进而如图11所示，通过各向异性腐蚀在相应的栅电极206的侧壁上的二氧化硅膜，形成侧壁隔离层208A。
在本实施例中，按下述条件对氧化硅膜进行各向异性腐蚀：
腐蚀模式：RIE（反应性离子腐蚀方法）方式
处理气体：CHF+Ar
气体流量：CHF＝50sccm，Ar＝100sccm
处理压强：5m乇
射频（RF）（13.56MHZ）：500W
温度：20℃
通过该腐蚀步骤，在扩散层205上面形成腐蚀损伤层209，如图11所示。腐蚀损伤层209可以引起漏电缺陷等。
其次，把半导体晶片122传送到湿冲洗/干燥室163，除掉粘附到表面的污染物质之后，再传送到除氢室104，在那里用象实施例1和2那样的方法进行除氢处理。图2是半导体晶片122主要部分的剖面图，它用除氢处理使半导体片受到的损伤得到消除。
接着，如图13所示，腐蚀在半导体晶片122上用CVD法淀积形成的多晶硅膜以形成存储单元的存储电极210，再在迭层电极210上面用CVD淀积氧化硅膜211（特别是SiO2/Si3N4/SiO2三层薄膜）。
如图14所示，在氧化硅膜211上面形成层间绝缘膜212。此层间绝缘膜212用由CVD法淀积的氧化硅膜构成。
在层间绝缘膜212上面形成作为腐蚀掩模的光刻胶213后，把半导体晶片122传送到本实施例的设备的等离子腐蚀室161，并如图15所示，腐蚀层间绝缘层212，使接触孔达到扩散层205。
在本实施例中，用下述条件刻蚀上述层间绝缘膜212：
腐蚀模式：微波ECCR方式
处理气体：CHF3+CH2F2
气体流量：CHF3＝25sccm，CH2F2＝25sccm
处理压强：2m乇
微波（2.45G）：1.0KW
射频（800KHZ）：10℃
通过这种腐蚀，在扩散层205上面形成腐蚀损伤层209，如图15所示。
接着，把半导体晶片122传送到灰化室162，在那里除掉光刻胶，然后传送到湿冲洗/干燥室163。在那里除掉粘附到其表面上的污染物质。接着，把半导体晶片122传送到除氢室104，用前述的方法在此处除氢，（虽然在此情况下不需要增加输入氢，因为在前面腐蚀处理时已输入了氢，但考虑到其它处理，如果其中输入的氢不充足，可以在输氢室162处理半导体晶片122）。图16是应用除氢处理使其损伤除掉的半导体晶片122的剖面图。如果前述的污染照原样留下，由此将产生接触电阻，漏电缺陷等等的增加。因为低温退火处理可以消除由离子注入产生的缺陷和每次干法腐蚀时产生的缺陷，故由于几乎不存在迭层淀积，深度和杂质扩散的均匀性的混乱，得以防止这样的缺陷。
如图16所示，连续地把杂质掺入到接触部分，通过用相对高的温度进行热处理，形成第1层Al布线，用作接触，在其上形成层间绝缘膜，再形成第2层Al（铝）布线，最后形成钝化层，如此等等，形成多层结构。
（实施例3）
下面将叙述把本实施例的损伤消除方法应用到制造双极晶体管的制造工艺中去的一个例子。
如图17所示，在半导体晶片122的主表面上面，形成掩埋扩散层216和外延层217，构成双极晶体管的集电区之后，在外延层217的一部分上形成了用于引出集电极的扩散层218。
如图18所示，通过把在半导体晶片122上面用CVD12淀积形成的多晶硅膜和氧化硅膜219图形化并形成基区引出电极220之后（可以按着与腐蚀氧化硅膜208相同的条件进行腐蚀工艺）。然后进行与实施例2相同的掺入和排出氢的相同处理。接着，把杂质离子（例如，P）注入到外延层217的部分区域，掺入和排出氢的处理与实施例2的处理相同，使此杂质扩散以形成双极晶体管的基区221。此时，构成基区引出电极220的多晶硅膜中的杂质扩散进基区221的部分区域。
如图19所示，用CVD在半导体晶片122上面淀积氧化硅膜222之后，把此半导体晶片传送到本实施例的设备的等离子腐蚀室161，对氧化硅膜222进行各向异性腐蚀处理，如图20所示以便在基区引出电极220和氧化硅膜的侧壁上形成侧壁隔离胶为222A。腐蚀氧化硅膜222的方法和条件与上述在栅极206的侧壁上形成侧壁隔离层（208A）的方法和条件相同。用这种腐蚀方法在基区221中将产生一个腐蚀损伤层223，如图20所示。
接着，把半导体晶片传送到湿冲洗/干燥室163，在此除掉粘附在表面上的污染物质，然后把半导体晶片122传送到除氢室104，以便按照前述方法进行除氢处理。图21是半导体晶片122的剖面图，由除氢处理消除其损伤。其后如图22所示，通过腐蚀在半导体晶片122上形成的多晶硅膜形成基区引出电极224之后，使多晶硅膜中的杂质扩散进入基区221形成发射区225、于是完全形成了双极晶体管。此外，通过较高温度的热处理连续地形成第1层Al布线层，中间层间绝缘膜，第二层Al布线，最后钝化层等等构成多层结构。
下边用实施例1、2和3，从电气技术的观点进一步说明氢的掺入/排除处理。图23，图24的曲线给出了当把氢掺入正常硅衬底时，CV特性的变化，各图的横轴表示掺氢室的处理时间（秒），图23的纵轴表示氧化硅膜中的电荷数量，图24的纵轴表示氧化硅膜和硅衬底之间的界面能级。由图可见，随着处理时间的变化，电荷数量和界面能级增加了，损伤和电荷数量也增加了。图23和图24箭头表示在进行干腐蚀后，损伤产生阶段的损伤量（图23）和电荷量（图24）。
图25和图26的曲线给出了当在除氢室处理受损伤的硅衬底时，CV和Ct特性的变化。各图的横轴表示在排氢室处理的时间（秒），图25的纵轴表示氧化硅膜和硅衬底之间的界面能级，图26的纵轴表示衬底的寿命。处理温度升高的同时，进行损伤消除。由图可知在温度200-500℃的温度范围内存在着最佳值。另外，由图可见，每个最佳值比没用本发明由掺入/排出氢进行处理的硅衬底的数值较好。
虽然以上对本发明的实施例进行了详细地叙述，不言而喻，本发明不受上述实施例的限制，在不脱离本发明的精神实质和范围内可以进行各种变更。
在由本申请所公开的发明之中，用有代表性的实施例所获得的效果可以简述如下：
按照本发明，制造半导体集成电路的方法，通过连续进行，把氢掺入半导体晶片而不使其受到严重损伤的工序，和在较低温度下消除掺入半导体中的氢的工序，消除由于等离腐蚀和离子注入产生的损伤，故不仅可以提高制造半导体集成电路的可靠性也可以提高成品率。

Claims (21)

1、一种制造半导体集成电路的方法，其特征在于包括连续进行下列步骤：把氢掺入半导体晶片而不使其产生严重的损伤，用较低的温度消除掺入半导体晶片中的氢。
2、如权利要求1所述的一种制造半导体集成电路的方法，其中，把氢掺入上述半导体晶片中去的步骤是用顺流系统在室温下把等离子体中的氢原子团提供给半导体晶片。
3、如权利要求2所述的一种制造半导体集成电路的方法，其中，在等离子体中利用碳氢化合物气体和氧气的混合物加速分解碳氢化合物气体产生氢原子团。
4、如权利要求1所述的一种制造半导体集成电路的方法，其中，消除掺入半导体晶片中氢的步骤是在200-500℃的温度范围内于不活泼气体的气氛中加热处理半导体晶片。
5、如权利要求1所述的一种制造半导体集成电路的方法，其中，排除掺入半导体晶片中氢的步骤是在200-500℃的温度范围内于真空中热处理半导体晶片。
6、如权利要求1所述的一种制造半导体集成电路的方法，其中，当消除掺入半导体晶片中氢的时候，用紫外线照射半导体晶片以便加速排出氢。
7、一种制造半导体集成电路的方法，其特征在于包括连续进行的下列步骤，把加速的杂质离子注入到半导体晶片中，把氢掺入到半导体晶片中而不使其受到严重的损伤，在较低的温度下排除掺入半导体晶片中的氢。
8、如权利要求8的一种制造半导体集成电路的方法，其中，在离子注入的步骤之后，湿洗半导体晶片。
9、如权利要求7的一种制造半导体集成电路的方法，其中，当在离子注入步骤中用光刻胶掩膜时，在上述离子注入后，顺流系统通过等离子灰化法除掉光刻胶掩模。
10、一种制造半导体集成电路的方法，包括下列步骤：利用含氢的处理气体进行等离子腐蚀，连续地用较低温度排除掺入半导体晶片中的氢。
11、如权利要求10所述的一种制造半导体集成电路的方法，其中，在上述等离子腐蚀之后，湿洗半导体晶片。
12、如权利要求10所述的一种制造半导体集成电路的方法，其中，在等离子腐蚀步骤中使用光刻胶掩模时，在上述等离子腐蚀步骤之后，用顺流系统的等离子体灰化法除掉光刻胶掩模。
13、一种制造半导体集成电路的方法，包括连续进行的下述步骤：用除氢以外的处理气体进行等离子腐蚀，把氢掺入半导体晶片中而不使其严重的损伤;以及用较低的温度消除掺入半导体晶片中的氢。
14、一种制造半导体集成电路的设备，其特征在于包括把氢掺入半导体晶片中而不使其受到严重损伤的掺氢室，和用较低的温度消除掺入半导体晶片中氢的除氢室。
15、如权利要求14所述的制造半导体集成电路的设备，其中，掺氢室具备有等离子形成手段，和用顺流系统把等离子体中的原子团物质提供给半导体晶片的装置。
16、如权利要求14所述的一种制造半导体集成电路的设备，其中，除氢室备有在200-500℃的温度内加热半导体晶片的装置。
17、如权利要求14所述的制造半导体集成电路的设备，其特征包括位于离子注入装置前级的掺氢室和除氢室。
18、如权利要求14所述的制造半导体集成电路的设备，其特征在于包括：位于等离子腐蚀装置后级掺氢室和排氢室。
19、如权利要求14所述的制造半导体集成电路的设备，其特征在于包括：位于除氢室前级的用于湿洗半导体晶片的装置。
20、如权利要求19所述的制造半导体集成电路的设备，其特征在于包括：位于除氢室前级的顺流系统的等离子灰化装置。
21、一种制造半导体集成电路的方法，其特征在于包括下列步骤：
（a）对在集成电路晶片主表面的单晶表面区中由于在第1真空处理室中离子碰撞而致的损伤造成的晶体缺陷进行第1处理的第1步骤;
（b）在对其进行第1处理之中或之后在第1真空处理室或者第1掺氢室中把氢掺入集成电路晶片主表面的单晶表面区而基本不产生附加损伤的第1掺氢步骤：
（c）在第1掺氢步骤后，为防止掺入的杂质进行不希望的扩散，用较低的温度从其单晶表面区除去在第1次掺氢步骤中掺入的氢的第1排氢步骤;
（d）在该步骤后，在第1真空处理室或第2真空处理室对由于离子碰撞造成的损伤在集成电路晶片主表面的单晶区中产生的晶体缺陷进行第2处理的第2步骤;
（e）第2处理步骤之中或之后，在进行第2处理的真空处理室或者掺氢的第1或第2室中，把氢掺入到集成电路晶片主表面的单晶表面区中而基本不产生附加损伤的第2掺氢步骤;
（f）在第2掺氢步骤后为防止掺杂的杂质进行不希望的扩散，用较低的温度从单晶表面区排除在第2掺氢步骤掺入的氢的第2排氢步骤。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1076877C (zh) * 1995-10-31 2001-12-26 日本电气株式会社 不残留氢的非单晶薄膜晶体管的半导体器件的制造方法
CN104321878A (zh) * 2012-03-31 2015-01-28 赛普拉斯半导体公司 具有多个氮氧化物层的氧化物氮化物氧化物堆栈
US20150187960A1 (en) 2007-05-25 2015-07-02 Cypress Semiconductor Corporation Radical Oxidation Process For Fabricating A Nonvolatile Charge Trap Memory Device
CN107346729A (zh) * 2016-05-04 2017-11-14 北大方正集团有限公司 半导体器件的基底及其制作方法和半导体器件
US9929240B2 (en) 2007-05-25 2018-03-27 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US10374067B2 (en) 2007-05-25 2019-08-06 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US10903068B2 (en) 2007-05-25 2021-01-26 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5976919A (en) * 1994-06-10 1999-11-02 Matsushita Electric Industrial Co., Ltd. Apparatus and method of manufacturing semiconductor element
US6489219B1 (en) * 1995-11-09 2002-12-03 Micron Technology, Inc. Method of alloying a semiconductor device
JP3865145B2 (ja) * 1996-01-26 2007-01-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6222228B1 (en) * 1997-06-19 2001-04-24 Texas Instruments Incorporated Method for reducing gate oxide damage caused by charging
JP3998765B2 (ja) * 1997-09-04 2007-10-31 シャープ株式会社 多結晶半導体層の製造方法及び半導体装置の評価方法
US6165375A (en) 1997-09-23 2000-12-26 Cypress Semiconductor Corporation Plasma etching method
JP4174862B2 (ja) * 1998-08-04 2008-11-05 ソニー株式会社 薄膜トランジスタの製造方法および半導体装置の製造方法
AU2002367179A1 (en) * 2001-12-26 2003-07-15 Tokyo Electron Limited Substrate treating method and production method for semiconductor device
US6667243B1 (en) * 2002-08-16 2003-12-23 Advanced Micro Devices, Inc. Etch damage repair with thermal annealing
JP2009040394A (ja) * 2007-07-19 2009-02-26 Yamaha Motor Co Ltd 鞍乗型車両
US7659184B2 (en) * 2008-02-25 2010-02-09 Applied Materials, Inc. Plasma immersion ion implantation process with chamber seasoning and seasoning layer plasma discharging for wafer dechucking
US20130023097A1 (en) * 2011-07-14 2013-01-24 Purtell Robert J U-mos trench profile optimization and etch damage removal using microwaves
WO2019065847A1 (ja) * 2017-09-29 2019-04-04 株式会社村田製作所 圧電基板の製造装置及び圧電基板の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3849204A (en) * 1973-06-29 1974-11-19 Ibm Process for the elimination of interface states in mios structures
JPS5352532A (en) * 1976-10-25 1978-05-13 Yoshizawa Sekkai Kogyo Kk Method of manufacturing raw materials for portland cement clinker
FR2461359A1 (fr) * 1979-07-06 1981-01-30 Commissariat Energie Atomique Procede et appareil d'hydrogenation de dispositifs a semi-conducteurs
JPS57118635A (en) * 1981-01-16 1982-07-23 Matsushita Electronics Corp Manufacture of semiconductor device
JPS58137218A (ja) * 1982-02-09 1983-08-15 Nec Corp シリコン単結晶基板の処理方法
JPS59143318A (ja) * 1983-02-03 1984-08-16 Seiko Epson Corp 光アニ−ル法
JPS6135525A (ja) * 1984-07-27 1986-02-20 Seiko Epson Corp 半導体装置の製造方法
JPH0770524B2 (ja) * 1987-08-19 1995-07-31 富士通株式会社 半導体装置の製造方法
EP0419693A1 (de) * 1989-09-25 1991-04-03 Siemens Aktiengesellschaft Verfahren zur Passivierung von Kristalldefekten in poly-kristallinem Silizium-Material
JP2668459B2 (ja) * 1991-03-14 1997-10-27 株式会社半導体エネルギー研究所 絶縁膜作製方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1076877C (zh) * 1995-10-31 2001-12-26 日本电气株式会社 不残留氢的非单晶薄膜晶体管的半导体器件的制造方法
US10446656B2 (en) 2007-05-25 2019-10-15 Longitude Flash Memory Solutions Ltd. Memory transistor with multiple charge storing layers and a high work function gate electrode
US10304968B2 (en) 2007-05-25 2019-05-28 Cypress Semiconductor Corporation Radical oxidation process for fabricating a nonvolatile charge trap memory device
US10593812B2 (en) 2007-05-25 2020-03-17 Longitude Flash Memory Solutions Ltd. Radical oxidation process for fabricating a nonvolatile charge trap memory device
US9929240B2 (en) 2007-05-25 2018-03-27 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US10896973B2 (en) 2007-05-25 2021-01-19 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US10312336B2 (en) 2007-05-25 2019-06-04 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US10374067B2 (en) 2007-05-25 2019-08-06 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US10903068B2 (en) 2007-05-25 2021-01-26 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US11784243B2 (en) 2007-05-25 2023-10-10 Longitude Flash Memory Solutions Ltd Oxide-nitride-oxide stack having multiple oxynitride layers
US20150187960A1 (en) 2007-05-25 2015-07-02 Cypress Semiconductor Corporation Radical Oxidation Process For Fabricating A Nonvolatile Charge Trap Memory Device
US11721733B2 (en) 2007-05-25 2023-08-08 Longitude Flash Memory Solutions Ltd. Memory transistor with multiple charge storing layers and a high work function gate electrode
US10903342B2 (en) 2007-05-25 2021-01-26 Longitude Flash Memory Solutions Ltd. Oxide-nitride-oxide stack having multiple oxynitride layers
US11056565B2 (en) 2007-05-25 2021-07-06 Longitude Flash Memory Solutions Ltd. Flash memory device and method
US11222965B2 (en) 2007-05-25 2022-01-11 Longitude Flash Memory Solutions Ltd Oxide-nitride-oxide stack having multiple oxynitride layers
US11456365B2 (en) 2007-05-25 2022-09-27 Longitude Flash Memory Solutions Ltd. Memory transistor with multiple charge storing layers and a high work function gate electrode
CN104321878A (zh) * 2012-03-31 2015-01-28 赛普拉斯半导体公司 具有多个氮氧化物层的氧化物氮化物氧化物堆栈
CN107346729A (zh) * 2016-05-04 2017-11-14 北大方正集团有限公司 半导体器件的基底及其制作方法和半导体器件

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