JP3865145B2 - 半導体装置の作製方法 - Google Patents
半導体装置の作製方法 Download PDFInfo
- Publication number
- JP3865145B2 JP3865145B2 JP03287196A JP3287196A JP3865145B2 JP 3865145 B2 JP3865145 B2 JP 3865145B2 JP 03287196 A JP03287196 A JP 03287196A JP 3287196 A JP3287196 A JP 3287196A JP 3865145 B2 JP3865145 B2 JP 3865145B2
- Authority
- JP
- Japan
- Prior art keywords
- hydrogen
- active layer
- semiconductor device
- substrate
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 61
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000004519 manufacturing process Methods 0.000 title claims description 25
- 229910052739 hydrogen Inorganic materials 0.000 claims description 103
- 239000001257 hydrogen Substances 0.000 claims description 102
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 66
- 239000010410 layer Substances 0.000 claims description 54
- 239000000758 substrate Substances 0.000 claims description 47
- 239000011229 interlayer Substances 0.000 claims description 32
- -1 hydrogen ions Chemical class 0.000 claims description 31
- 230000008569 process Effects 0.000 claims description 27
- 239000012535 impurity Substances 0.000 claims description 25
- 238000010438 heat treatment Methods 0.000 claims description 22
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 16
- 150000002500 ions Chemical class 0.000 claims description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 239000007789 gas Substances 0.000 claims description 10
- 150000002431 hydrogen Chemical class 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims 2
- 238000002360 preparation method Methods 0.000 claims 2
- 239000010408 film Substances 0.000 description 111
- 238000005984 hydrogenation reaction Methods 0.000 description 34
- 238000005468 ion implantation Methods 0.000 description 19
- 239000010409 thin film Substances 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- 239000010407 anodic oxide Substances 0.000 description 14
- 239000011521 glass Substances 0.000 description 13
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 12
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 12
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 10
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 238000002425 crystallisation Methods 0.000 description 9
- GPRLSGONYQIRFK-UHFFFAOYSA-N hydron Chemical compound [H+] GPRLSGONYQIRFK-UHFFFAOYSA-N 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 239000012298 atmosphere Substances 0.000 description 8
- 239000008151 electrolyte solution Substances 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 230000008025 crystallization Effects 0.000 description 7
- MUBZPKHOEPUJKR-UHFFFAOYSA-N Oxalic acid Chemical compound OC(=O)C(O)=O MUBZPKHOEPUJKR-UHFFFAOYSA-N 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 229910052697 platinum Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 5
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- FEWJPZIEWOKRBE-UHFFFAOYSA-N Tartaric acid Natural products [H+].[H+].[O-]C(=O)C(O)C(O)C([O-])=O FEWJPZIEWOKRBE-UHFFFAOYSA-N 0.000 description 4
- 235000011114 ammonium hydroxide Nutrition 0.000 description 4
- 238000000137 annealing Methods 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052706 scandium Inorganic materials 0.000 description 4
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 235000002906 tartaric acid Nutrition 0.000 description 4
- 239000011975 tartaric acid Substances 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000001994 activation Methods 0.000 description 2
- 238000002048 anodisation reaction Methods 0.000 description 2
- 239000007864 aqueous solution Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000003795 desorption Methods 0.000 description 2
- 239000012895 dilution Substances 0.000 description 2
- 238000010790 dilution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 235000006408 oxalic acid Nutrition 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 150000003376 silicon Chemical class 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 2
- YZCKVEUIGOORGS-UHFFFAOYSA-N Hydrogen atom Chemical compound [H] YZCKVEUIGOORGS-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- QGZKDVFQNNGYKY-UHFFFAOYSA-N ammonia Natural products N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 229910000073 phosphorus hydride Inorganic materials 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Plasma & Fusion (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する薄膜半導体を用いた半導体装置の作製方法に関する。特に、プレーナー型薄膜トランジスタの作製方法に関する。
また、前記半導体装置を利用した液晶表示装置の作製方法に関する。
【０００２】
【従来の技術】
近年、ガラスやプラスチック等の耐熱性の弱い基板上に優れたスイッチング機能を有する電界効果薄膜トランジスタ（ＴＦＴ）を形成する技術が発達してきた。その理由は、アモルファスシリコン（ａ−Ｓｉ）薄膜やポリシリコン（ｐ−Ｓｉ）薄膜の形成温度が技術の発達に伴い低くなった事による。
【０００３】
現在は、アモルファスシリコン薄膜を用いたアクティブマトリクス型液晶表示装置が平面表示装置の主流となって電子産業の巨大な分野の一つとなりつつある。
【０００４】
アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された数百万個もの各画素のそれぞれにＴＦＴを配置し、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００５】
また、ポリシリコン薄膜を用いたＴＦＴは電界効果移動度が高く動作速度が速いため、周辺駆動回路を内蔵した一体化型液晶表示装置を構築することが可能である。
【０００６】
従って、ポリシリコン薄膜を用いた液晶表示装置は次世代の高性能インテリジェント表示システムを実現する技術として認識され、この技術により将来ガラス上に電子システム（システム・オン・ガラス）を構築できるとされている。
【０００７】
しかし、一方でシリコン膜特有の問題も抱えている。アモルファスシリコン薄膜や低温ポリシリコン薄膜はダングリングボンドや結晶粒界による欠陥準位密度が高いため、ＴＦＴ作製に際して活性層の水素終端を目的とした水素化処理工程が必要である。
【０００８】
現在、水素化工程はＴＦＴの電気特性（例えば、移動度、しきい値電圧、オフ電流、サブスレッショルド係数など）を改善するための有効な手段として一般的に普及している。水素化は大別して２種類の方法に分けられる。
【０００９】
一つは熱処理によるものであり、被処理基板を水素雰囲気中、300 〜450 ℃の温度範囲で数十分〜数時間加熱することで水素を薄膜中に熱拡散させる方法である。
【００１０】
この方法による場合、水素化時間を短縮して装置コストを下げる為に100 % のＨ2 雰囲気で常圧熱処理を行なうのが望ましいが、水素が非常に活性である（一定の濃度と環境温度を超えると爆発する）ため、水素濃度に関する工業安全基準は３〜４％以下に厳しく制限されている。
【００１１】
そのため、不活性ガスで希釈した水素雰囲気で水素化する方法や数百torrの減圧下で水素化する方法が提案されているが、どちらも水素化効率が低く工業的実用性が問われる。
【００１２】
また、水素は分子状のまま活性層内部へ拡散してゆくため、欠陥準位等を終端する確率（水素化効率）があまり良くないという問題もある。
【００１３】
また、もう一つはプラズマ処理によるものであり、反応ガスであるＨ2 、Ｈ2 ＋Ｏ2 、ＮＨ3 等をプラズマ放電によって分解させ、生成した原子状水素を薄膜中に注入する方法である。
【００１４】
この場合、水素化効率は良いがプラズマダメージや静電破壊の問題があるうえ、最適な水素化条件が得られにくいという問題がある。
【００１５】
【発明が解決しようとする課題】
本明細書で開示する発明は、効率の良い水素化方法を用いた半導体装置の作製方法を提案することを課題とする。そして、水素化効果を上げることによってＴＦＴの電気特性を改善することを課題とする。
【００１６】
【課題を解決するための手段】
本発明者は上記問題点を踏まえて従来の水素化を分析し、問題点を解決するキーポイントを以下のように考えた。
【００１７】
（１）水素の拡散係数は拡散する材質によって異なるため、従来のように外部から水素を拡散させる水素化方法では上層部の材質によって活性層への水素到達量が大きく変化してしまう。従って、ＴＦＴ作製過程の早期に水素終端させておくことが重要となる。
【００１８】
（２）ＴＦＴ作製過程の早期に活性層を水素終端しても350 ℃程度に加熱されるだけで水素が一定の確率で活性層から離脱するため、常に離脱した水素を補う供給源が必要となる。
【００１９】
そこで、本発明の構成は、
絶縁表面を有する基体上に半導体装置を作製する過程において、
前記半導体装置を構成する活性層の下方に所定量の水素を含む領域を形成する第１の工程と、
前記水素を加熱処理により前記半導体装置内部へ拡散せしめる第２の工程と、
を少なくとも有し、
前記第１の工程により形成される領域を水素供給源として前記第２の工程により前記半導体装置の水素化を行うことを特徴とする。
【００２０】
即ち、予め活性層の下方に他の領域よりも高濃度に水素を含む領域を形成しておき、そこを水素供給源として内部から水素終端を行う方法である。この水素終端は300 〜450 ℃の温度範囲の加熱処理によって水素供給源から水素を熱拡散させて行われる。
【００２１】
この際、水素のイオン注入は後にチャネルとなる領域にダメージを与えないように行う方が良い。例えば、順スタガや順プレーナ型ＴＦＴであればゲイト電極形成後、逆スタガや逆プレーナ型ＴＦＴであれば活性層形成前が良い。
【００２２】
このため、水素イオン注入はある程度の打ち込み深さが要求されるので、イオンドーピング法を用いるのが望ましい。その時、ドーズ量は１Ｅ１５〜１Ｅ１７個／ｃｍ2 となるように調節する。
【００２３】
また、イオンドーピング法によって注入された水素は他の原子との衝突によりエネルギーを与えられ原子状の水素イオンとして存在するため、活性層を効率よく水素終端することが出来る。
【００２４】
また、水素終端のための加熱処理は水素イオンの供給源が活性層の下方に存在するため、処理雰囲気によらず安定した水素化効率を確保できる。さらに、この加熱処理は処理雰囲気によらないため、300 〜450 ℃の温度範囲で行われる他のプロセスと兼ねて行うことも可能である。
【００２５】
他の発明の構成は、
絶縁表面を有する基体上に半導体装置を作製する過程において、
前記半導体装置を構成する活性層の下方に所定量の水素を含む領域を形成する第１の工程と、
前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成する第２の工程と、
前記水素を加熱処理により前記半導体装置内部へ拡散せしめる第３の工程と、
を少なくとも有し、
前記第１の工程により形成される領域を水素供給源として前記第３の工程により前記半導体装置の水素化を行うことを特徴とする。
【００２６】
水素の拡散係数は拡散する材質によって異なるため、従来のように外部から水素を拡散させる水素化方法では上層部の材質によって活性層への水素到達量が大きく変化してしまう。例えば、本発明者の経験では、層間絶縁膜に窒化珪素膜を用いるとそこで水素が遮断されて活性層まで到達するのが困難になる。
【００２７】
しかし、活性層の上方に窒化珪素膜を成膜する前に水素終端を行ってしまうと、後の工程において350 ℃程度に加熱されるだけで水素が一定の確率で活性層から離脱してしまうという問題が生じる。
【００２８】
本発明では活性層の下方に水素イオンの供給源が存在するため、窒化珪素膜などに遮られることなく、安定した水素化効率を確保できる。さらに、供給源からの水素イオンにより常に離脱した水素を補うことが可能である。
【００２９】
また、水素イオンは半導体装置内部から拡散してゆくため、窒化珪素膜等を層間絶縁膜として用いると、水素イオンを半導体装置外部へと逃がさないバリア膜を兼ねる利点が生じる。
【００３０】
従って、デバイス構造内は通常の水素化方法を用いて作製されたＴＦＴよりも高濃度の水素イオンが存在する。特に、窒化珪素膜のようにバリア膜として機能する場合は、その下面の水素イオン濃度が高くなる傾向にある。
【００３１】
以上の構成でなる本発明についての詳細を、以下に記載する実施例を用いて説明することとする。
【００３２】
【実施例】
〔実施例１〕
本実施例では、本発明を利用した薄膜トランジスタ（ＴＦＴ）の作製工程例を図１に示す。なお、本実施例では順プレーナ型ＴＦＴを作製する例を示すが、本発明はこれに限らず逆プレーナ型、順スタガ型、逆スタガ型ＴＦＴ等にも応用することが出来る。
【００３３】
まず、コーニング７０５９等に代表されるガラス基板１０１を用意する。勿論、石英基板や絶縁表面を有した半導体材料を用いても構わない。なお、ガラス基板を用いる場合、予めそのガラス基板の歪み点付近の温度で熱処理を行っておくと、後の加熱工程においてガラスが縮むのを抑制することが出来る。
【００３４】
次に、酸化珪素膜でなる下地膜１０２を2000Åの厚さに成膜する。下地膜１０２の成膜はスパッタ法やプラズマＣＶＤ法によれば良い。その上に、図示しない200 〜500 Åの厚さの非晶質珪素（アモルファスシリコン）膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成する。本実施例では、プラズマＣＶＤ法により500 Åの厚さに成膜する。
【００３５】
なお、本実施例ではアモルファスシリコン薄膜を用いたＴＦＴを作製する例を示すが、本発明はポリシリコン薄膜を用いたＴＦＴにも応用できる。後者の場合、次に記載する結晶化工程を行う必要はない。
【００３６】
次に、図示しない非晶質珪素膜を適当な結晶化方法により結晶化する。この結晶化は550 〜650 ℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長を持つ紫外線レーザー光の照射で行う。この時、両方法を併用しても良いし、結晶化の際に結晶化を助長する元素( 例えばＮｉ）を添加しても良い。
【００３７】
次に、前記非晶質珪素膜を結晶化して得られた結晶性珪素（ポリシリコン）膜をパターニングして、島状の半導体層でなる活性層１０３を形成する。
【００３８】
その上に、1200Åの厚さのＳｉＯX ＮY で示される酸化窒化珪素膜１０４をプラズマＣＶＤ法により成膜する。この酸化窒化珪素膜１０４は後にゲイト絶縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を用いても良い。
【００３９】
次に、0.2 重量％のスカンジウムを添加したアルミニウム膜１０５をＤＣスパッタ法により4000Åの厚さに成膜する。スカンジウムの添加はアルミニウム膜表面にヒロックやウィスカーが発生するのを抑制する効果がある。このアルミニウム膜１０４は、後にゲイト電極として機能する。
【００４０】
また、アルミニウム膜の代わりに他の金属系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても良いし、ポリシリコンやシリサイド系材料のような導電性を有する膜を用いても構わない。
【００４１】
次に、電解溶液中でアルミニウム膜１０５を陽極として陽極酸化を行う。電解溶液としては、３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖとして処理する。
【００４２】
こうして形成される図示しない緻密な陽極酸化膜は、後にフォトレジストとの密着性を高める効果がある。また、電圧印加時間を制御することで膜厚を制御することができる。（図１（Ａ））
【００４３】
こうして、図１（Ａ）の状態が得られたら、アルミニウム膜１０５をパターニングして後のゲイト電極の原型を形成する。そして、２度目の陽極酸化を行い、多孔質の陽極酸化膜１０６を形成する。電解溶液は３％のシュウ酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００４４】
この時陽極酸化は基板に対して平行な方向に進行する。また、電圧印加時間を制御することで多孔質の陽極酸化膜１０６の長さを制御できる。
【００４５】
さらに、専用の剥離液でフォトレジストを除去した後、３度目の陽極酸化を行い、図１（Ｂ）の状態を得る。
【００４６】
この時、電解溶液は３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。そして、白金を陰極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして処理する。
【００４７】
この際形成される陽極酸化膜１０７は、非常に緻密、かつ、強固である。そのため、ド−ピング工程などの後工程で生じるダメージからゲイト電極１０８を保護する効果を持つ。また、強固な陽極酸化膜１０７はエッチングされにくいため、コンタクトホールを形成する際にエッチング時間が長くなる問題がある。そのため、1000Å以下の厚さにするのが望ましい。
【００４８】
次に、図１（Ｂ）に示す様に基板全面に対してイオンドーピング法により水素イオンの注入を行う。この際、ゲイト電極１０８の面積が基板全体と比べて小さいため、水素イオンの注入深さを計算する時ゲイト電極１０８の影響を考慮する必要はない。本実施例ではこのイオン注入工程を以下の条件で行う。
ドーピングガス：１００％ Ｈ2
印加電力：２０〜１００Ｗ
加速電圧：４０〜１００ＫｅＶ
ドーズ量：１Ｅ１５〜１Ｅ１７個／ｃｍ2
処理温度：室温
【００４９】
なお、上記条件により形成された水素イオンを高濃度に含む領域は、後の水素化工程（水素イオンを熱拡散させる加熱処理工程のこと）において水素イオンの供給源となるため、ドーズ量は５Ｅ１５個／ｃｍ2 以上であるのが望ましい。
【００５０】
また、処理温度は室温に限るものではなく、基板を加熱してイオン注入を行うことも出来る。しかしその場合、室温で処理を行ってもイオン注入による基板の自己温度上昇があるため、200 ℃程度まで自然に加熱される場合もある。従って、基板を加熱しながら処理する場合は自己温度上昇と水素の離脱温度とを考慮して450 ℃以上に加熱されないように注意する必要がある。
【００５１】
また、注入された水素イオンは350 ℃程度の温度で加熱されるだけでも活性化して基板から離脱してゆく。従って、後にイオン注入するＰ（リン）やＢ（ボロン）を活性化する際、特にレーザー照射による活性化を行う際は活性層が熱を吸収して高温になるため水素離脱が激しい。
【００５２】
そのため、水素イオンは必ず活性層１０３よりも深い位置にピークを持って分布するように調節する。また、酸化珪素でなる下地膜１０２中の水素含有量が高すぎると膜質が劣化してしまうため、好ましくはガラス基板１０１と下地膜１０２との界面よりも深い位置が良い。
【００５３】
また、水素イオン注入を行なうと水素イオンの衝突により基板の自己温度上昇を引き起こされ、次の不純物注入は基板が加熱された状態でのドーピング（ホットドーピング）となる。従って、ホットドーピングにより不純物の活性化工程に必要なエネルギーが低減される二次的作用が期待できる。
【００５４】
次に、図１（Ｂ）に示す構造のまま活性層１０３に不純物を注入する。例えば、Ｎチャネル型ＴＦＴを作製するならば不純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製するならば不純物としてＢ（ボロン）用いれば良い。本実施例では、Ｎチャネル型ＴＦＴを作製する場合を示す。
【００５５】
まず、図１（Ｂ）の状態で１度目のイオン注入を行う。なお、Ｐ（リン）の注入は加速電圧６０〜９０ｋＶ、ドーズ量0.2 〜5 ×１０15原子／ｃｍ2 で行う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１０15原子／ｃｍ2 とする。
【００５６】
すると、ゲイト電極１０８、多孔質の陽極酸化膜１０６がマスクとなり、後にソース／ドレインとなる領域１０９、１１０が自己整合的に形成される。（図１（Ｃ））
【００５７】
次に、図１（Ｃ）に示す様に、多孔質の陽極酸化膜１０６を除去して、２度目のイオン注入を行う。なお、２度目のＰ（リン）の注入は加速電圧６０〜９０ｋＶ、ドーズ量0.1 〜5 ×１０14原子／ｃｍ2 で行う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１０14原子／ｃｍ2 とする。
【００５８】
すると、ゲイト電極１０８がマスクとなり、ソース領域１０９、ドレイン領域１１０と比較して不純物濃度の低い、低濃度不純物領域１１１、１１２が自己整合的に形成される。また同時に、ゲイト電極１０８の直下は不純物が全く注入されないため、ＴＦＴのチャネルとして機能する領域１１３が自己整合的に形成される。
【００５９】
このようにして形成される低濃度不純物領域（ＬＤＤ領域とも呼ぶ）１１２は、チャネル領域１１３とドレイン領域１１０との間に高電界が形成されるのを抑制する効果を持つ。
【００６０】
こうして、図１（Ｃ）に示す状態が得られる。この状態が得られたら、次にＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行う。本実施例では、レ−ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行う。この工程により、イオンド−ピング工程で損傷を受けた、活性層１０３の結晶性を改善することができる。
【００６１】
次に、層間絶縁膜１１４として窒化珪素膜をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。層間絶縁膜１１４は望ましくは窒化珪素膜が良いが、酸化珪素膜であっても構わない。また、層間絶縁膜１１４を多層構造としても差し支えない。（図１（Ｄ））
【００６２】
層間絶縁膜１１４を成膜したら、ここで前工程で注入した水素イオンの熱拡散工程を行なう。この工程は従来の水素化工程と同じ目的を果たすものである。熱処理はＮ2 雰囲気（または５％以下のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理室内は大気圧とする。
【００６３】
特に、加熱処理をＨ2 雰囲気で行えば水素化効率が上がるうえ、ガラス基板上に堆積された薄膜の応力を緩和されるという効果がある。従って、従来効率の低かった常圧、低水素濃度の水素化条件であっても付加価値をも含めた十分な効果を得ることが出来る。
【００６４】
また、本実施例の水素化工程では水素の供給源が基板内部にあるため、実質的に処理雰囲気には依存しない。従って、300 〜450 ℃の温度範囲で行われる他のプロセスと兼ねて行うことも可能である。
【００６５】
例えば、前述の層間絶縁膜１１４の成膜温度が300 〜450 ℃であり、処理時間を考慮しても十分水素イオンの熱拡散を行えるのであれば、敢えて別途に熱拡散工程を設ける必要はなくなる。
【００６６】
ただし、層間絶縁膜を成膜した後に水素化を行なった方が層間絶縁膜の内側から水素が供給されるので、従来のように層間絶縁膜（特に窒化珪素膜）に遮断されて水素が入りにくくなるような事がない。即ち、逆に層間絶縁膜に遮断されて外側へ水素が逃げない利点を有するようになる。
【００６７】
水素化工程を終了したら、層間絶縁膜１１４にコンタクトホールを形成し、アルミニウムを主成分とする材料とチタンとの積層膜でソース配線１１５、ドレイン配線１１６、ゲイト配線１１７を形成する。
【００６８】
以上の工程を経て、図１（Ｄ）に示す様なＴＦＴが作製される。本発明による水素化は基板内部から供給する水素が活性な原子状態であるため、従来の分子状水素による水素化に比べ水素終端の効率が非常に良い。
【００６９】
本実施例によって作製した構造のＴＦＴは以下に示すような優れた電気特性を示すものである。
電界効果移動度：N-CH TFTで100 〜150cm2/Vs 、P-CH TFTで60〜80cm2/Vs
しきい値電圧：N-CH TFTで1 〜2V、P-CH TFTで-2〜-3V
サブスレッショルド係数：0.2 〜0.4V/decade
オフ電流：10pA以下
【００７０】
また、水素供給源を基板内部に内包しているため、熱による劣化を低減することが可能となる。例えば、完成したＴＦＴに400 ℃1hr の熱処理を加えても、移動度およびしきい値の変化量は２％以内である。
【００７１】
〔実施例２〕
本実施例は水素イオン注入工程と一導電性を付与する不純物（リンまたはボロン）のドーピングを同時に行なう例を示すものである。ＴＦＴの作製工程は殆ど実施例１と同じであるので、変更点のみを記載する。
【００７２】
例えば、Ｎチャネル型ＴＦＴを作製する場合、不純物としてＰ（リン）を用いる。この時、ドーピングガスとしてホスフィン（ＰＨ3 ）など組成に水素を含むものを用いることで不純物と同時に水素を注入することができる。
【００７３】
また、ドーピングガスを希釈するガスとしてＨ2 を用いれば高濃度の水素イオンを容易に基板に注入することが可能となる。また、希釈の割合を調節することで、イオン注入される水素濃度を制御することも可能である。
【００７４】
上記のようなガスを用いたイオン注入においては、不純物イオンに比べて水素イオンの方がはるかに軽いため、不純物イオンよりも深い位置にピークを持つように注入される。
【００７５】
なお、不純物および水素イオンのイオン注入条件は実施例１で示した条件に従えば良いが、イオン注入条件や希釈ガス濃度等を変えることで所望の濃度となるように水素イオンの注入を行なえば良い。
【００７６】
本実施例によれば、水素イオン注入工程と不純物ドーピング工程とを同時に処理することができるので、大幅な工程簡略化が図れる。また、イオン注入の際に生じるデバイスへのダメージも低減される。
【００７７】
〔実施例３〕
本実施例は本発明を利用して作製したＴＦＴを備えたアクティブマトリクス型液晶表示装置を構成した例を示すものである。画素領域に配置される画素ＴＦＴと周辺駆動回路に配置される回路ＴＦＴの作製工程の概略を図２を用いて説明する。
【００７８】
まず、コーニング７０５９等に代表されるガラス基板２０１を用意する。勿論、石英基板や絶縁表面を有した半導体材料を用いても構わない。次に、酸化珪素膜でなる下地膜２０２を2000Åの厚さに成膜する。下地膜２０２の成膜はスパッタ法やプラズマＣＶＤ法によれば良い。
【００７９】
その上に、図示しない200 〜500 Åの厚さの非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成する。本実施例では、プラズマＣＶＤ法により500 Åの厚さに成膜する。
【００８０】
次に、図示しない非晶質珪素膜を適当な結晶化方法により結晶化する。この結晶化は550 〜650 ℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長を持つ紫外線レーザー光の照射で行う。この時、両方法を併用しても良いし、結晶化の際に結晶化を助長する元素( 例えばＮｉ）を添加しても良い。
【００８１】
次に、前記非晶質珪素膜を結晶化して得られた結晶性珪素膜をパターニングして、島状の半導体層でなる活性層２０３、２０４を形成する。
【００８２】
その上に、1200Åの厚さのＳｉＯX ＮY で示される酸化窒化珪素膜２０５をプラズマＣＶＤ法により成膜する。この酸化窒化珪素膜２０５は後にゲイト絶縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を用いても良い。
【００８３】
次に、0.2 ｗｔ％のスカンジウムを添加したアルミニウム膜２０６をＤＣスパッタ法により4000Åの厚さに成膜する。スカンジウムの添加はアルミニウム膜表面にヒロックやウィスカーが発生するのを抑制する効果がある。このアルミニウム膜２０６は、後にゲイト電極として機能する。
【００８４】
また、アルミニウム膜の代わりに他の金属系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても良いし、ポリシリコンやシリサイド系材料のような導電性を有する膜を用いても構わない。
【００８５】
次に、電解溶液中でアルミニウム膜２０６を陽極として陽極酸化を行う。電解溶液としては、３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖとして処理する。
【００８６】
こうして形成される図示しない緻密な陽極酸化膜は、後にフォトレジストとの密着性を高める効果がある。また、電圧印加時間を制御することで膜厚を制御することができる。（図２（Ａ））
【００８７】
こうして、図２（Ａ）の状態が得られたら、アルミニウム膜２０６をパターニングして、後のゲイト電極の原型を形成する。そして、２度目の陽極酸化を行い、多孔質の陽極酸化膜２０７、２０８を形成する。（図２（Ｂ））
電解溶液は３％のシュウ酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００８８】
この時陽極酸化は基板に対して平行な方向に進行する。また、電圧印加時間を制御することで多孔質の陽極酸化膜２０７、２０８の長さを制御できる。
【００８９】
さらに、専用の剥離液でフォトレジストを除去した後、３度目の陽極酸化を行う。この時、電解溶液は３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。そして、白金を陰極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして処理する。
【００９０】
この際形成される陽極酸化膜２０９、２１０は、非常に緻密、かつ、強固である。そのため、ド−ピング工程などの後工程で生じるダメージからゲイト電極２１１、２１２を保護する効果を持つ。また、強固な陽極酸化膜２０９、２１０はエッチングされにくいため、コンタクトホールを形成する際にエッチング時間が長くなる問題がある。そのため、1000Å以下の厚さにするのが望ましい。
【００９１】
次に、図２（Ｂ）に示す様に基板全面に対してイオンドーピング法により水素イオンの注入を行う。本実施例では実施例１で説明した条件で、水素イオン注入とＰ（リン）またはＢ（ボロン）注入を分けて行なう。勿論、実施例２のように同時に行なっても構わないが、その場合、次の不純物注入工程を行なう必要はない。
【００９２】
水素イオンの注入が終了したら、イオンドーピング法により活性層２０３、２０４に不純物を注入する。例えば、Ｎチャネル型ＴＦＴを作製するならば不純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製するならば不純物としてＢ（ボロン）用いれば良い。
【００９３】
イオン注入条件は実施例１で既に詳細な説明を行なったので、本実施例においては省略することにする。このイオン注入によって図２（Ｃ）に示す状態が得られる。
【００９４】
図２（Ｃ）に示す様に、回路ＴＦＴのソース／ドレイン領域２１３、２１４、低濃度不純物領域２１５、２１６、チャネル形成領域２１７および画素ＴＦＴのソース／ドレイン領域２１８、２１９、低濃度不純物領域２２０、２２１、チャネル形成領域２２２が自己整合的に形成される。
【００９５】
図２（Ｃ）に示す状態が得られたら、次にＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行う。本実施例では、レ−ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行う。この工程により、イオンド−ピング工程で損傷を受けた活性層２０３、２０４の結晶性を改善することができる。
【００９６】
次に、第１の層間絶縁膜２２３として窒化珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。この層間絶縁膜２２３は多層構造としても差し支えない。（図２（Ｄ））
【００９７】
層間絶縁膜２２３を成膜したら、ここで前工程で注入した水素イオンの熱拡散工程を行なう。この工程は従来の水素化工程と同じ目的を果たすものである。熱処理は実施例１と同様、Ｎ2 雰囲気（または３％のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理室内は大気圧とする。
【００９８】
水素化工程を終了したら、回路ＴＦＴのソース領域２１３、ゲイト電極２１１、ドレイン領域２１４および画素ＴＦＴのソース領域２１８、、ゲイト電極２１２上の層間絶縁膜をエッチングしてコンタクトホールを形成する。
【００９９】
そして、アルミニウムを主成分とする材料とチタンとの積層膜で回路ＴＦＴのソース配線２２４、ゲイト配線２２５、ゲイト配線２２６および画素ＴＦＴのソース配線２２７、ドレイン配線２２８を形成する。
【０１００】
次に、第２の層間絶縁膜２２９として窒化珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。この層間絶縁膜２２９は多層構造としても差し支えない。（図２（Ｅ））
【０１０１】
第２の層間絶縁膜２２９を成膜したら、画素ＴＦＴのドレイン領域２１９上の層間絶縁膜をエッチングしてコンタクトホールを形成し、透明導電性膜でなる画素電極２３０を形成する。このようにして、図２（Ｅ）に示すような回路ＴＦＴおよび画素ＴＦＴが形成される。
【０１０２】
以上で説明した回路ＴＦＴおよび画素ＴＦＴを配置したアクティブマトリクス型液晶表示装置の概略図を図３に示す。図３において３０１はガラス基板、３０２は水平走査回路、３０３は垂直走査回路である。
【０１０３】
画像信号は外部から入力端子３０４を通して取り込まれ、水平・垂直走査回路３０２、３０３により制御される画素ＴＦＴをスイッチング素子として画素電極に送られる。そして、画素電極と対向基板との間に挟み込まれた液晶の電気光学特性を変化させて画素領域３０４に画像表示を行う。なお、３０６は対向基板へ所定の電圧を印加するためのコモン電極である。
【０１０４】
図３で示す装置は概略上記説明したような動作で画像表示を行うものであり、周辺回路の動作周波数は３ＭＨｚ以上、表示部のコントラスト比は１００以上を示すコンパクトで高性能なパネルである。
【０１０５】
また、本実施例によって作製した画素ＴＦＴは従来の画素ＴＦＴと比較して、顕著な電気特性の向上を確認することができる。発明者が確認した電気特性データ（横軸はゲイト電圧、縦軸はドレイン電流）を図４に示す。なお、図４（Ａ）は従来の水素化方法を用いたＴＦＴ、図４（Ｂ）は本発明による水素化方法を用いたＴＦＴの電気特性データである。
【０１０６】
図４（Ａ）と比較すると、図４（Ｂ）におけるドレイン電流はゲイト電圧がほぼ０Ｖの時に立ち上がる理想的な特性を示し、その立ち上がり方も急峻（サブスレッショルド係数が良いことを意味する）である。
【０１０７】
図４（Ａ）に示すデータはしきい値電圧が5.86Ｖであるのに対し、図４（Ｂ）に示すデータはしきい値が1.72Ｖと小さい。この事は画像表示を行う際の消費電力が低減されていることを意味する。また、サブスレッショルド係数が0.94 V/decade （図４（Ａ）の場合）から0.37 V/decade （図４（Ｂ）の場合）へと大幅に改善されたので、画像の応答速度の向上が実現できる。
【０１０８】
【発明の効果】
本発明によれば、水素イオンを注入した後に活性層の結晶性を改善し、その水素イオンを熱拡散させて欠陥準位などの水素終端（水素化）を行なうため、水素化工程に伴う基板へのダメージを無くすことが可能となる。さらに、活性層から水素が離脱しても直ちに供給源から補われるので、常に安定した電気特性を得ることが出来る。
【０１０９】
また、層間絶縁膜を成膜した後に水素化を行なっても層間絶縁膜の内側から水素が供給されるので、従来のように層間絶縁膜（特に窒化珪素膜）に遮断されて水素が入りにくくなるような事がない。逆に、層間絶縁膜に遮断されて外側へ水素が逃げない利点を有するようになる。
【０１１０】
さらに、本発明による水素化は基板内部から供給する水素が活性な原子状態であるため、従来の分子状水素による水素化に比べ水素終端の効率が非常に良い。
【０１１１】
従って、本発明により従来よりも優れた電気特性を示すＴＦＴを作製することが可能となった。そして、この技術により作製したＴＦＴを用いてより高性能な液晶表示装置を構成することが可能となった。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 周辺駆動回路一体型液晶表示装置を示す図。
【図４】 ＴＦＴの電気特性を示す図。
【符号の説明】
１０１ ガラス基板
１０２ 下地膜
１０３ 活性層
１０４ ゲイト絶縁膜
１０５ アルミニウム膜
１０６ 多孔質の陽極酸化膜
１０７ 強固な陽極酸化膜
１０８ ゲイト電極
１０９ ソース領域
１１０ ドレイン領域
１１１、１１２ 低濃度不純物領域
１１３ チャネル形成領域
１１４ 層間絶縁膜
１１５ ソース配線
１１６ ドレイン配線
１１７ ゲイト配線
２２３ 第１の層間絶縁膜
２２９ 第２の層間絶縁膜
２３０ 画素電極
３０１ ガラス基板
３０２ 水平走査回路
３０３ 垂直走査回路
３０４ 入力端子
３０５ 画素領域
３０６ コモン電極
【発明が属する技術分野】
本明細書で開示する発明は、結晶性を有する薄膜半導体を用いた半導体装置の作製方法に関する。特に、プレーナー型薄膜トランジスタの作製方法に関する。
また、前記半導体装置を利用した液晶表示装置の作製方法に関する。
【０００２】
【従来の技術】
近年、ガラスやプラスチック等の耐熱性の弱い基板上に優れたスイッチング機能を有する電界効果薄膜トランジスタ（ＴＦＴ）を形成する技術が発達してきた。その理由は、アモルファスシリコン（ａ−Ｓｉ）薄膜やポリシリコン（ｐ−Ｓｉ）薄膜の形成温度が技術の発達に伴い低くなった事による。
【０００３】
現在は、アモルファスシリコン薄膜を用いたアクティブマトリクス型液晶表示装置が平面表示装置の主流となって電子産業の巨大な分野の一つとなりつつある。
【０００４】
アクティブマトリクス型液晶表示装置とは、マトリクス状に配置された数百万個もの各画素のそれぞれにＴＦＴを配置し、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。
【０００５】
また、ポリシリコン薄膜を用いたＴＦＴは電界効果移動度が高く動作速度が速いため、周辺駆動回路を内蔵した一体化型液晶表示装置を構築することが可能である。
【０００６】
従って、ポリシリコン薄膜を用いた液晶表示装置は次世代の高性能インテリジェント表示システムを実現する技術として認識され、この技術により将来ガラス上に電子システム（システム・オン・ガラス）を構築できるとされている。
【０００７】
しかし、一方でシリコン膜特有の問題も抱えている。アモルファスシリコン薄膜や低温ポリシリコン薄膜はダングリングボンドや結晶粒界による欠陥準位密度が高いため、ＴＦＴ作製に際して活性層の水素終端を目的とした水素化処理工程が必要である。
【０００８】
現在、水素化工程はＴＦＴの電気特性（例えば、移動度、しきい値電圧、オフ電流、サブスレッショルド係数など）を改善するための有効な手段として一般的に普及している。水素化は大別して２種類の方法に分けられる。
【０００９】
一つは熱処理によるものであり、被処理基板を水素雰囲気中、300 〜450 ℃の温度範囲で数十分〜数時間加熱することで水素を薄膜中に熱拡散させる方法である。
【００１０】
この方法による場合、水素化時間を短縮して装置コストを下げる為に100 % のＨ2 雰囲気で常圧熱処理を行なうのが望ましいが、水素が非常に活性である（一定の濃度と環境温度を超えると爆発する）ため、水素濃度に関する工業安全基準は３〜４％以下に厳しく制限されている。
【００１１】
そのため、不活性ガスで希釈した水素雰囲気で水素化する方法や数百torrの減圧下で水素化する方法が提案されているが、どちらも水素化効率が低く工業的実用性が問われる。
【００１２】
また、水素は分子状のまま活性層内部へ拡散してゆくため、欠陥準位等を終端する確率（水素化効率）があまり良くないという問題もある。
【００１３】
また、もう一つはプラズマ処理によるものであり、反応ガスであるＨ2 、Ｈ2 ＋Ｏ2 、ＮＨ3 等をプラズマ放電によって分解させ、生成した原子状水素を薄膜中に注入する方法である。
【００１４】
この場合、水素化効率は良いがプラズマダメージや静電破壊の問題があるうえ、最適な水素化条件が得られにくいという問題がある。
【００１５】
【発明が解決しようとする課題】
本明細書で開示する発明は、効率の良い水素化方法を用いた半導体装置の作製方法を提案することを課題とする。そして、水素化効果を上げることによってＴＦＴの電気特性を改善することを課題とする。
【００１６】
【課題を解決するための手段】
本発明者は上記問題点を踏まえて従来の水素化を分析し、問題点を解決するキーポイントを以下のように考えた。
【００１７】
（１）水素の拡散係数は拡散する材質によって異なるため、従来のように外部から水素を拡散させる水素化方法では上層部の材質によって活性層への水素到達量が大きく変化してしまう。従って、ＴＦＴ作製過程の早期に水素終端させておくことが重要となる。
【００１８】
（２）ＴＦＴ作製過程の早期に活性層を水素終端しても350 ℃程度に加熱されるだけで水素が一定の確率で活性層から離脱するため、常に離脱した水素を補う供給源が必要となる。
【００１９】
そこで、本発明の構成は、
絶縁表面を有する基体上に半導体装置を作製する過程において、
前記半導体装置を構成する活性層の下方に所定量の水素を含む領域を形成する第１の工程と、
前記水素を加熱処理により前記半導体装置内部へ拡散せしめる第２の工程と、
を少なくとも有し、
前記第１の工程により形成される領域を水素供給源として前記第２の工程により前記半導体装置の水素化を行うことを特徴とする。
【００２０】
即ち、予め活性層の下方に他の領域よりも高濃度に水素を含む領域を形成しておき、そこを水素供給源として内部から水素終端を行う方法である。この水素終端は300 〜450 ℃の温度範囲の加熱処理によって水素供給源から水素を熱拡散させて行われる。
【００２１】
この際、水素のイオン注入は後にチャネルとなる領域にダメージを与えないように行う方が良い。例えば、順スタガや順プレーナ型ＴＦＴであればゲイト電極形成後、逆スタガや逆プレーナ型ＴＦＴであれば活性層形成前が良い。
【００２２】
このため、水素イオン注入はある程度の打ち込み深さが要求されるので、イオンドーピング法を用いるのが望ましい。その時、ドーズ量は１Ｅ１５〜１Ｅ１７個／ｃｍ2 となるように調節する。
【００２３】
また、イオンドーピング法によって注入された水素は他の原子との衝突によりエネルギーを与えられ原子状の水素イオンとして存在するため、活性層を効率よく水素終端することが出来る。
【００２４】
また、水素終端のための加熱処理は水素イオンの供給源が活性層の下方に存在するため、処理雰囲気によらず安定した水素化効率を確保できる。さらに、この加熱処理は処理雰囲気によらないため、300 〜450 ℃の温度範囲で行われる他のプロセスと兼ねて行うことも可能である。
【００２５】
他の発明の構成は、
絶縁表面を有する基体上に半導体装置を作製する過程において、
前記半導体装置を構成する活性層の下方に所定量の水素を含む領域を形成する第１の工程と、
前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成する第２の工程と、
前記水素を加熱処理により前記半導体装置内部へ拡散せしめる第３の工程と、
を少なくとも有し、
前記第１の工程により形成される領域を水素供給源として前記第３の工程により前記半導体装置の水素化を行うことを特徴とする。
【００２６】
水素の拡散係数は拡散する材質によって異なるため、従来のように外部から水素を拡散させる水素化方法では上層部の材質によって活性層への水素到達量が大きく変化してしまう。例えば、本発明者の経験では、層間絶縁膜に窒化珪素膜を用いるとそこで水素が遮断されて活性層まで到達するのが困難になる。
【００２７】
しかし、活性層の上方に窒化珪素膜を成膜する前に水素終端を行ってしまうと、後の工程において350 ℃程度に加熱されるだけで水素が一定の確率で活性層から離脱してしまうという問題が生じる。
【００２８】
本発明では活性層の下方に水素イオンの供給源が存在するため、窒化珪素膜などに遮られることなく、安定した水素化効率を確保できる。さらに、供給源からの水素イオンにより常に離脱した水素を補うことが可能である。
【００２９】
また、水素イオンは半導体装置内部から拡散してゆくため、窒化珪素膜等を層間絶縁膜として用いると、水素イオンを半導体装置外部へと逃がさないバリア膜を兼ねる利点が生じる。
【００３０】
従って、デバイス構造内は通常の水素化方法を用いて作製されたＴＦＴよりも高濃度の水素イオンが存在する。特に、窒化珪素膜のようにバリア膜として機能する場合は、その下面の水素イオン濃度が高くなる傾向にある。
【００３１】
以上の構成でなる本発明についての詳細を、以下に記載する実施例を用いて説明することとする。
【００３２】
【実施例】
〔実施例１〕
本実施例では、本発明を利用した薄膜トランジスタ（ＴＦＴ）の作製工程例を図１に示す。なお、本実施例では順プレーナ型ＴＦＴを作製する例を示すが、本発明はこれに限らず逆プレーナ型、順スタガ型、逆スタガ型ＴＦＴ等にも応用することが出来る。
【００３３】
まず、コーニング７０５９等に代表されるガラス基板１０１を用意する。勿論、石英基板や絶縁表面を有した半導体材料を用いても構わない。なお、ガラス基板を用いる場合、予めそのガラス基板の歪み点付近の温度で熱処理を行っておくと、後の加熱工程においてガラスが縮むのを抑制することが出来る。
【００３４】
次に、酸化珪素膜でなる下地膜１０２を2000Åの厚さに成膜する。下地膜１０２の成膜はスパッタ法やプラズマＣＶＤ法によれば良い。その上に、図示しない200 〜500 Åの厚さの非晶質珪素（アモルファスシリコン）膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成する。本実施例では、プラズマＣＶＤ法により500 Åの厚さに成膜する。
【００３５】
なお、本実施例ではアモルファスシリコン薄膜を用いたＴＦＴを作製する例を示すが、本発明はポリシリコン薄膜を用いたＴＦＴにも応用できる。後者の場合、次に記載する結晶化工程を行う必要はない。
【００３６】
次に、図示しない非晶質珪素膜を適当な結晶化方法により結晶化する。この結晶化は550 〜650 ℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長を持つ紫外線レーザー光の照射で行う。この時、両方法を併用しても良いし、結晶化の際に結晶化を助長する元素( 例えばＮｉ）を添加しても良い。
【００３７】
次に、前記非晶質珪素膜を結晶化して得られた結晶性珪素（ポリシリコン）膜をパターニングして、島状の半導体層でなる活性層１０３を形成する。
【００３８】
その上に、1200Åの厚さのＳｉＯX ＮY で示される酸化窒化珪素膜１０４をプラズマＣＶＤ法により成膜する。この酸化窒化珪素膜１０４は後にゲイト絶縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を用いても良い。
【００３９】
次に、0.2 重量％のスカンジウムを添加したアルミニウム膜１０５をＤＣスパッタ法により4000Åの厚さに成膜する。スカンジウムの添加はアルミニウム膜表面にヒロックやウィスカーが発生するのを抑制する効果がある。このアルミニウム膜１０４は、後にゲイト電極として機能する。
【００４０】
また、アルミニウム膜の代わりに他の金属系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても良いし、ポリシリコンやシリサイド系材料のような導電性を有する膜を用いても構わない。
【００４１】
次に、電解溶液中でアルミニウム膜１０５を陽極として陽極酸化を行う。電解溶液としては、３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖとして処理する。
【００４２】
こうして形成される図示しない緻密な陽極酸化膜は、後にフォトレジストとの密着性を高める効果がある。また、電圧印加時間を制御することで膜厚を制御することができる。（図１（Ａ））
【００４３】
こうして、図１（Ａ）の状態が得られたら、アルミニウム膜１０５をパターニングして後のゲイト電極の原型を形成する。そして、２度目の陽極酸化を行い、多孔質の陽極酸化膜１０６を形成する。電解溶液は３％のシュウ酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００４４】
この時陽極酸化は基板に対して平行な方向に進行する。また、電圧印加時間を制御することで多孔質の陽極酸化膜１０６の長さを制御できる。
【００４５】
さらに、専用の剥離液でフォトレジストを除去した後、３度目の陽極酸化を行い、図１（Ｂ）の状態を得る。
【００４６】
この時、電解溶液は３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。そして、白金を陰極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして処理する。
【００４７】
この際形成される陽極酸化膜１０７は、非常に緻密、かつ、強固である。そのため、ド−ピング工程などの後工程で生じるダメージからゲイト電極１０８を保護する効果を持つ。また、強固な陽極酸化膜１０７はエッチングされにくいため、コンタクトホールを形成する際にエッチング時間が長くなる問題がある。そのため、1000Å以下の厚さにするのが望ましい。
【００４８】
次に、図１（Ｂ）に示す様に基板全面に対してイオンドーピング法により水素イオンの注入を行う。この際、ゲイト電極１０８の面積が基板全体と比べて小さいため、水素イオンの注入深さを計算する時ゲイト電極１０８の影響を考慮する必要はない。本実施例ではこのイオン注入工程を以下の条件で行う。
ドーピングガス：１００％ Ｈ2
印加電力：２０〜１００Ｗ
加速電圧：４０〜１００ＫｅＶ
ドーズ量：１Ｅ１５〜１Ｅ１７個／ｃｍ2
処理温度：室温
【００４９】
なお、上記条件により形成された水素イオンを高濃度に含む領域は、後の水素化工程（水素イオンを熱拡散させる加熱処理工程のこと）において水素イオンの供給源となるため、ドーズ量は５Ｅ１５個／ｃｍ2 以上であるのが望ましい。
【００５０】
また、処理温度は室温に限るものではなく、基板を加熱してイオン注入を行うことも出来る。しかしその場合、室温で処理を行ってもイオン注入による基板の自己温度上昇があるため、200 ℃程度まで自然に加熱される場合もある。従って、基板を加熱しながら処理する場合は自己温度上昇と水素の離脱温度とを考慮して450 ℃以上に加熱されないように注意する必要がある。
【００５１】
また、注入された水素イオンは350 ℃程度の温度で加熱されるだけでも活性化して基板から離脱してゆく。従って、後にイオン注入するＰ（リン）やＢ（ボロン）を活性化する際、特にレーザー照射による活性化を行う際は活性層が熱を吸収して高温になるため水素離脱が激しい。
【００５２】
そのため、水素イオンは必ず活性層１０３よりも深い位置にピークを持って分布するように調節する。また、酸化珪素でなる下地膜１０２中の水素含有量が高すぎると膜質が劣化してしまうため、好ましくはガラス基板１０１と下地膜１０２との界面よりも深い位置が良い。
【００５３】
また、水素イオン注入を行なうと水素イオンの衝突により基板の自己温度上昇を引き起こされ、次の不純物注入は基板が加熱された状態でのドーピング（ホットドーピング）となる。従って、ホットドーピングにより不純物の活性化工程に必要なエネルギーが低減される二次的作用が期待できる。
【００５４】
次に、図１（Ｂ）に示す構造のまま活性層１０３に不純物を注入する。例えば、Ｎチャネル型ＴＦＴを作製するならば不純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製するならば不純物としてＢ（ボロン）用いれば良い。本実施例では、Ｎチャネル型ＴＦＴを作製する場合を示す。
【００５５】
まず、図１（Ｂ）の状態で１度目のイオン注入を行う。なお、Ｐ（リン）の注入は加速電圧６０〜９０ｋＶ、ドーズ量0.2 〜5 ×１０15原子／ｃｍ2 で行う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１０15原子／ｃｍ2 とする。
【００５６】
すると、ゲイト電極１０８、多孔質の陽極酸化膜１０６がマスクとなり、後にソース／ドレインとなる領域１０９、１１０が自己整合的に形成される。（図１（Ｃ））
【００５７】
次に、図１（Ｃ）に示す様に、多孔質の陽極酸化膜１０６を除去して、２度目のイオン注入を行う。なお、２度目のＰ（リン）の注入は加速電圧６０〜９０ｋＶ、ドーズ量0.1 〜5 ×１０14原子／ｃｍ2 で行う。本実施例では、加速電圧８０ｋＶ、ドーズ量１×１０14原子／ｃｍ2 とする。
【００５８】
すると、ゲイト電極１０８がマスクとなり、ソース領域１０９、ドレイン領域１１０と比較して不純物濃度の低い、低濃度不純物領域１１１、１１２が自己整合的に形成される。また同時に、ゲイト電極１０８の直下は不純物が全く注入されないため、ＴＦＴのチャネルとして機能する領域１１３が自己整合的に形成される。
【００５９】
このようにして形成される低濃度不純物領域（ＬＤＤ領域とも呼ぶ）１１２は、チャネル領域１１３とドレイン領域１１０との間に高電界が形成されるのを抑制する効果を持つ。
【００６０】
こうして、図１（Ｃ）に示す状態が得られる。この状態が得られたら、次にＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行う。本実施例では、レ−ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行う。この工程により、イオンド−ピング工程で損傷を受けた、活性層１０３の結晶性を改善することができる。
【００６１】
次に、層間絶縁膜１１４として窒化珪素膜をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。層間絶縁膜１１４は望ましくは窒化珪素膜が良いが、酸化珪素膜であっても構わない。また、層間絶縁膜１１４を多層構造としても差し支えない。（図１（Ｄ））
【００６２】
層間絶縁膜１１４を成膜したら、ここで前工程で注入した水素イオンの熱拡散工程を行なう。この工程は従来の水素化工程と同じ目的を果たすものである。熱処理はＮ2 雰囲気（または５％以下のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理室内は大気圧とする。
【００６３】
特に、加熱処理をＨ2 雰囲気で行えば水素化効率が上がるうえ、ガラス基板上に堆積された薄膜の応力を緩和されるという効果がある。従って、従来効率の低かった常圧、低水素濃度の水素化条件であっても付加価値をも含めた十分な効果を得ることが出来る。
【００６４】
また、本実施例の水素化工程では水素の供給源が基板内部にあるため、実質的に処理雰囲気には依存しない。従って、300 〜450 ℃の温度範囲で行われる他のプロセスと兼ねて行うことも可能である。
【００６５】
例えば、前述の層間絶縁膜１１４の成膜温度が300 〜450 ℃であり、処理時間を考慮しても十分水素イオンの熱拡散を行えるのであれば、敢えて別途に熱拡散工程を設ける必要はなくなる。
【００６６】
ただし、層間絶縁膜を成膜した後に水素化を行なった方が層間絶縁膜の内側から水素が供給されるので、従来のように層間絶縁膜（特に窒化珪素膜）に遮断されて水素が入りにくくなるような事がない。即ち、逆に層間絶縁膜に遮断されて外側へ水素が逃げない利点を有するようになる。
【００６７】
水素化工程を終了したら、層間絶縁膜１１４にコンタクトホールを形成し、アルミニウムを主成分とする材料とチタンとの積層膜でソース配線１１５、ドレイン配線１１６、ゲイト配線１１７を形成する。
【００６８】
以上の工程を経て、図１（Ｄ）に示す様なＴＦＴが作製される。本発明による水素化は基板内部から供給する水素が活性な原子状態であるため、従来の分子状水素による水素化に比べ水素終端の効率が非常に良い。
【００６９】
本実施例によって作製した構造のＴＦＴは以下に示すような優れた電気特性を示すものである。
電界効果移動度：N-CH TFTで100 〜150cm2/Vs 、P-CH TFTで60〜80cm2/Vs
しきい値電圧：N-CH TFTで1 〜2V、P-CH TFTで-2〜-3V
サブスレッショルド係数：0.2 〜0.4V/decade
オフ電流：10pA以下
【００７０】
また、水素供給源を基板内部に内包しているため、熱による劣化を低減することが可能となる。例えば、完成したＴＦＴに400 ℃1hr の熱処理を加えても、移動度およびしきい値の変化量は２％以内である。
【００７１】
〔実施例２〕
本実施例は水素イオン注入工程と一導電性を付与する不純物（リンまたはボロン）のドーピングを同時に行なう例を示すものである。ＴＦＴの作製工程は殆ど実施例１と同じであるので、変更点のみを記載する。
【００７２】
例えば、Ｎチャネル型ＴＦＴを作製する場合、不純物としてＰ（リン）を用いる。この時、ドーピングガスとしてホスフィン（ＰＨ3 ）など組成に水素を含むものを用いることで不純物と同時に水素を注入することができる。
【００７３】
また、ドーピングガスを希釈するガスとしてＨ2 を用いれば高濃度の水素イオンを容易に基板に注入することが可能となる。また、希釈の割合を調節することで、イオン注入される水素濃度を制御することも可能である。
【００７４】
上記のようなガスを用いたイオン注入においては、不純物イオンに比べて水素イオンの方がはるかに軽いため、不純物イオンよりも深い位置にピークを持つように注入される。
【００７５】
なお、不純物および水素イオンのイオン注入条件は実施例１で示した条件に従えば良いが、イオン注入条件や希釈ガス濃度等を変えることで所望の濃度となるように水素イオンの注入を行なえば良い。
【００７６】
本実施例によれば、水素イオン注入工程と不純物ドーピング工程とを同時に処理することができるので、大幅な工程簡略化が図れる。また、イオン注入の際に生じるデバイスへのダメージも低減される。
【００７７】
〔実施例３〕
本実施例は本発明を利用して作製したＴＦＴを備えたアクティブマトリクス型液晶表示装置を構成した例を示すものである。画素領域に配置される画素ＴＦＴと周辺駆動回路に配置される回路ＴＦＴの作製工程の概略を図２を用いて説明する。
【００７８】
まず、コーニング７０５９等に代表されるガラス基板２０１を用意する。勿論、石英基板や絶縁表面を有した半導体材料を用いても構わない。次に、酸化珪素膜でなる下地膜２０２を2000Åの厚さに成膜する。下地膜２０２の成膜はスパッタ法やプラズマＣＶＤ法によれば良い。
【００７９】
その上に、図示しない200 〜500 Åの厚さの非晶質珪素膜をプラズマＣＶＤ法や減圧熱ＣＶＤ法により形成する。本実施例では、プラズマＣＶＤ法により500 Åの厚さに成膜する。
【００８０】
次に、図示しない非晶質珪素膜を適当な結晶化方法により結晶化する。この結晶化は550 〜650 ℃、1 〜24hrの加熱処理や、193 、248 、308nm の波長を持つ紫外線レーザー光の照射で行う。この時、両方法を併用しても良いし、結晶化の際に結晶化を助長する元素( 例えばＮｉ）を添加しても良い。
【００８１】
次に、前記非晶質珪素膜を結晶化して得られた結晶性珪素膜をパターニングして、島状の半導体層でなる活性層２０３、２０４を形成する。
【００８２】
その上に、1200Åの厚さのＳｉＯX ＮY で示される酸化窒化珪素膜２０５をプラズマＣＶＤ法により成膜する。この酸化窒化珪素膜２０５は後にゲイト絶縁膜として機能する。なお、酸化珪素膜や窒化珪素膜を用いても良い。
【００８３】
次に、0.2 ｗｔ％のスカンジウムを添加したアルミニウム膜２０６をＤＣスパッタ法により4000Åの厚さに成膜する。スカンジウムの添加はアルミニウム膜表面にヒロックやウィスカーが発生するのを抑制する効果がある。このアルミニウム膜２０６は、後にゲイト電極として機能する。
【００８４】
また、アルミニウム膜の代わりに他の金属系材料、例えば、Ｍｏ、Ｔｉ、Ｔａ、Ｃｒ等を用いても良いし、ポリシリコンやシリサイド系材料のような導電性を有する膜を用いても構わない。
【００８５】
次に、電解溶液中でアルミニウム膜２０６を陽極として陽極酸化を行う。電解溶液としては、３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。
また、白金を陰極として化成電流５ｍＡ、到達電圧１０Ｖとして処理する。
【００８６】
こうして形成される図示しない緻密な陽極酸化膜は、後にフォトレジストとの密着性を高める効果がある。また、電圧印加時間を制御することで膜厚を制御することができる。（図２（Ａ））
【００８７】
こうして、図２（Ａ）の状態が得られたら、アルミニウム膜２０６をパターニングして、後のゲイト電極の原型を形成する。そして、２度目の陽極酸化を行い、多孔質の陽極酸化膜２０７、２０８を形成する。（図２（Ｂ））
電解溶液は３％のシュウ酸水溶液とし、白金を陰極として化成電流２〜３ｍＡ、到達電圧８Ｖとして処理する。
【００８８】
この時陽極酸化は基板に対して平行な方向に進行する。また、電圧印加時間を制御することで多孔質の陽極酸化膜２０７、２０８の長さを制御できる。
【００８９】
さらに、専用の剥離液でフォトレジストを除去した後、３度目の陽極酸化を行う。この時、電解溶液は３％の酒石酸のエチレングリコール溶液をアンモニア水で中和して、ＰＨ＝６．９２に調整したものを使用する。そして、白金を陰極として化成電流５〜６ｍＡ、到達電圧１００Ｖとして処理する。
【００９０】
この際形成される陽極酸化膜２０９、２１０は、非常に緻密、かつ、強固である。そのため、ド−ピング工程などの後工程で生じるダメージからゲイト電極２１１、２１２を保護する効果を持つ。また、強固な陽極酸化膜２０９、２１０はエッチングされにくいため、コンタクトホールを形成する際にエッチング時間が長くなる問題がある。そのため、1000Å以下の厚さにするのが望ましい。
【００９１】
次に、図２（Ｂ）に示す様に基板全面に対してイオンドーピング法により水素イオンの注入を行う。本実施例では実施例１で説明した条件で、水素イオン注入とＰ（リン）またはＢ（ボロン）注入を分けて行なう。勿論、実施例２のように同時に行なっても構わないが、その場合、次の不純物注入工程を行なう必要はない。
【００９２】
水素イオンの注入が終了したら、イオンドーピング法により活性層２０３、２０４に不純物を注入する。例えば、Ｎチャネル型ＴＦＴを作製するならば不純物としてＰ（リン）を、Ｐチャネル型ＴＦＴを作製するならば不純物としてＢ（ボロン）用いれば良い。
【００９３】
イオン注入条件は実施例１で既に詳細な説明を行なったので、本実施例においては省略することにする。このイオン注入によって図２（Ｃ）に示す状態が得られる。
【００９４】
図２（Ｃ）に示す様に、回路ＴＦＴのソース／ドレイン領域２１３、２１４、低濃度不純物領域２１５、２１６、チャネル形成領域２１７および画素ＴＦＴのソース／ドレイン領域２１８、２１９、低濃度不純物領域２２０、２２１、チャネル形成領域２２２が自己整合的に形成される。
【００９５】
図２（Ｃ）に示す状態が得られたら、次にＫｒＦエキシマレ−ザ−光の照射及び熱アニ−ルを行う。本実施例では、レ−ザ−光のエネルギ−密度は250 〜300mJ/cm2 とし、熱アニ−ルは300 〜450 ℃１hrで行う。この工程により、イオンド−ピング工程で損傷を受けた活性層２０３、２０４の結晶性を改善することができる。
【００９６】
次に、第１の層間絶縁膜２２３として窒化珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。この層間絶縁膜２２３は多層構造としても差し支えない。（図２（Ｄ））
【００９７】
層間絶縁膜２２３を成膜したら、ここで前工程で注入した水素イオンの熱拡散工程を行なう。この工程は従来の水素化工程と同じ目的を果たすものである。熱処理は実施例１と同様、Ｎ2 雰囲気（または３％のＨ2 雰囲気）で350 ℃2hr の処理とする。また、処理室内は大気圧とする。
【００９８】
水素化工程を終了したら、回路ＴＦＴのソース領域２１３、ゲイト電極２１１、ドレイン領域２１４および画素ＴＦＴのソース領域２１８、、ゲイト電極２１２上の層間絶縁膜をエッチングしてコンタクトホールを形成する。
【００９９】
そして、アルミニウムを主成分とする材料とチタンとの積層膜で回路ＴＦＴのソース配線２２４、ゲイト配線２２５、ゲイト配線２２６および画素ＴＦＴのソース配線２２７、ドレイン配線２２８を形成する。
【０１００】
次に、第２の層間絶縁膜２２９として窒化珪素膜（酸化珪素膜でもよい）をプラズマＣＶＤ法により3000〜5000Åの厚さに成膜する。この層間絶縁膜２２９は多層構造としても差し支えない。（図２（Ｅ））
【０１０１】
第２の層間絶縁膜２２９を成膜したら、画素ＴＦＴのドレイン領域２１９上の層間絶縁膜をエッチングしてコンタクトホールを形成し、透明導電性膜でなる画素電極２３０を形成する。このようにして、図２（Ｅ）に示すような回路ＴＦＴおよび画素ＴＦＴが形成される。
【０１０２】
以上で説明した回路ＴＦＴおよび画素ＴＦＴを配置したアクティブマトリクス型液晶表示装置の概略図を図３に示す。図３において３０１はガラス基板、３０２は水平走査回路、３０３は垂直走査回路である。
【０１０３】
画像信号は外部から入力端子３０４を通して取り込まれ、水平・垂直走査回路３０２、３０３により制御される画素ＴＦＴをスイッチング素子として画素電極に送られる。そして、画素電極と対向基板との間に挟み込まれた液晶の電気光学特性を変化させて画素領域３０４に画像表示を行う。なお、３０６は対向基板へ所定の電圧を印加するためのコモン電極である。
【０１０４】
図３で示す装置は概略上記説明したような動作で画像表示を行うものであり、周辺回路の動作周波数は３ＭＨｚ以上、表示部のコントラスト比は１００以上を示すコンパクトで高性能なパネルである。
【０１０５】
また、本実施例によって作製した画素ＴＦＴは従来の画素ＴＦＴと比較して、顕著な電気特性の向上を確認することができる。発明者が確認した電気特性データ（横軸はゲイト電圧、縦軸はドレイン電流）を図４に示す。なお、図４（Ａ）は従来の水素化方法を用いたＴＦＴ、図４（Ｂ）は本発明による水素化方法を用いたＴＦＴの電気特性データである。
【０１０６】
図４（Ａ）と比較すると、図４（Ｂ）におけるドレイン電流はゲイト電圧がほぼ０Ｖの時に立ち上がる理想的な特性を示し、その立ち上がり方も急峻（サブスレッショルド係数が良いことを意味する）である。
【０１０７】
図４（Ａ）に示すデータはしきい値電圧が5.86Ｖであるのに対し、図４（Ｂ）に示すデータはしきい値が1.72Ｖと小さい。この事は画像表示を行う際の消費電力が低減されていることを意味する。また、サブスレッショルド係数が0.94 V/decade （図４（Ａ）の場合）から0.37 V/decade （図４（Ｂ）の場合）へと大幅に改善されたので、画像の応答速度の向上が実現できる。
【０１０８】
【発明の効果】
本発明によれば、水素イオンを注入した後に活性層の結晶性を改善し、その水素イオンを熱拡散させて欠陥準位などの水素終端（水素化）を行なうため、水素化工程に伴う基板へのダメージを無くすことが可能となる。さらに、活性層から水素が離脱しても直ちに供給源から補われるので、常に安定した電気特性を得ることが出来る。
【０１０９】
また、層間絶縁膜を成膜した後に水素化を行なっても層間絶縁膜の内側から水素が供給されるので、従来のように層間絶縁膜（特に窒化珪素膜）に遮断されて水素が入りにくくなるような事がない。逆に、層間絶縁膜に遮断されて外側へ水素が逃げない利点を有するようになる。
【０１１０】
さらに、本発明による水素化は基板内部から供給する水素が活性な原子状態であるため、従来の分子状水素による水素化に比べ水素終端の効率が非常に良い。
【０１１１】
従って、本発明により従来よりも優れた電気特性を示すＴＦＴを作製することが可能となった。そして、この技術により作製したＴＦＴを用いてより高性能な液晶表示装置を構成することが可能となった。
【図面の簡単な説明】
【図１】 薄膜トランジスタの作製工程を示す図。
【図２】 薄膜トランジスタの作製工程を示す図。
【図３】 周辺駆動回路一体型液晶表示装置を示す図。
【図４】 ＴＦＴの電気特性を示す図。
【符号の説明】
１０１ ガラス基板
１０２ 下地膜
１０３ 活性層
１０４ ゲイト絶縁膜
１０５ アルミニウム膜
１０６ 多孔質の陽極酸化膜
１０７ 強固な陽極酸化膜
１０８ ゲイト電極
１０９ ソース領域
１１０ ドレイン領域
１１１、１１２ 低濃度不純物領域
１１３ チャネル形成領域
１１４ 層間絶縁膜
１１５ ソース配線
１１６ ドレイン配線
１１７ ゲイト配線
２２３ 第１の層間絶縁膜
２２９ 第２の層間絶縁膜
２３０ 画素電極
３０１ ガラス基板
３０２ 水平走査回路
３０３ 垂直走査回路
３０４ 入力端子
３０５ 画素領域
３０６ コモン電極
Claims (7)
- 絶縁表面を有する基体上に半導体装置を作製する過程において、
前記基体上にポリシリコン膜又はアモルファスシリコン膜を用いた活性層を形成する第１の工程と、
前記半導体装置を構成する前記活性層の下方に、水素からなるドーピングガスを用いたイオンドーピング法により所定量の水素を含む領域を形成する第２の工程と、
前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成する第３の工程と、
前記水素を加熱処理により前記活性層へ拡散せしめる第４の工程と、を有し、
前記第２の工程は前記基体全面に対して水素イオンが注入され且つ当該水素イオンは前記活性層よりも深い位置にピークを持って分布するように行われ、
前記第２の工程により形成される領域を水素供給源として前記第４の工程により前記半導体装置の水素化を行うことを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基体上に半導体装置を作製する過程において、
前記基体上にポリシリコン膜又はアモルファスシリコン膜を用いた活性層を形成する第１の工程と、
前記半導体装置を構成する前記活性層の下方に、水素からなるドーピングガスを用いたイオンドーピング法により所定量の水素を含む領域を形成する第２の工程と、
前記活性層の上方に窒化珪素膜でなる層間絶縁膜を形成する第３の工程と、
前記水素を加熱処理により前記活性層へ拡散せしめる第４の工程と、
前記活性層に対して一導電性を付与する不純物イオンを注入する第５の工程と、を有し、
前記第２の工程は前記基体全面に対して水素イオンが注入され且つ当該水素イオンは前記活性層よりも深い位置にピークを持って分布するように行われることを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基体上に半導体装置を作製する過程において、
前記基体上にポリシリコン膜又はアモルファスシリコン膜を用いた活性層を形成する第１の工程と、
前記半導体装置を構成する前記活性層の下方に、水素からなるドーピングガスを用いたイオンドーピング法により所定量の水素を含む領域を形成する第２の工程と、
前記活性層の上方に層間絶縁膜を３００〜４５０℃の成膜温度で形成すると共に、前記水素を前記活性層へ拡散せしめる第３の工程と、を有し、
前記第２の工程は前記基体全面に対して水素イオンが注入され且つ当該水素イオンは前記活性層よりも深い位置にピークを持って分布するように行われ、
前記第２の工程により形成される領域を水素供給源として前記第３の工程により前記半導体装置の水素化を行うことを特徴とする半導体装置の作製方法。 - 絶縁表面を有する基体上に半導体装置を作製する過程において、
前記基体上にポリシリコン膜又はアモルファスシリコン膜を用いた活性層を形成する第１の工程と、
前記半導体装置を構成する前記活性層の下方に、水素からなるドーピングガスを用いたイオンドーピング法により所定量の水素を含む領域を形成する第２の工程と、
前記活性層の上方に層間絶縁膜を３００〜４５０℃の成膜温度で形成すると共に、前記水素を前記活性層へ拡散せしめる第３の工程と、
前記活性層に対して一導電性を付与する不純物イオンを注入する第４の工程と、を有し、
前記第２の工程は前記基体全面に対して水素イオンが注入され且つ当該水素イオンは前記活性層よりも深い位置にピークを持って分布するように行われることを特徴とする半導体装置の作製方法。 - 請求項１乃至４のいずれか一において、第２の工程はドーズ量１Ｅ１５〜１Ｅ１７個／ｃｍ２で水素イオンを注入する工程であることを特徴とする半導体装置の作製方法。
- 請求項１又は２において、第４の工程は３００〜４５０℃の温度範囲で行われることを特徴とする半導体装置の作製方法。
- 請求項１乃至４のいずれか一において、前記所定量の水素を含む領域は基体内部に形成されることを特徴とする半導体装置の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287196A JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
| KR1019970002213A KR100398897B1 (ko) | 1996-01-26 | 1997-01-27 | 반도체장치제조방법 |
| US08/789,089 US5946585A (en) | 1996-01-26 | 1997-01-27 | Method of fabricating semiconductor device |
| US09/302,665 US6365935B1 (en) | 1996-01-26 | 1999-04-30 | TFT having hydrogen containing buffer and substrate regions |
| KR1020010011357A KR100417539B1 (ko) | 1996-01-26 | 2001-03-06 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03287196A JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09205208A JPH09205208A (ja) | 1997-08-05 |
| JP3865145B2 true JP3865145B2 (ja) | 2007-01-10 |
Family
ID=12370937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03287196A Expired - Fee Related JP3865145B2 (ja) | 1996-01-26 | 1996-01-26 | 半導体装置の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5946585A (ja) |
| JP (1) | JP3865145B2 (ja) |
| KR (2) | KR100398897B1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10104663A (ja) * | 1996-09-27 | 1998-04-24 | Semiconductor Energy Lab Co Ltd | 電気光学装置およびその作製方法 |
| TW457555B (en) * | 1998-03-09 | 2001-10-01 | Siemens Ag | Surface passivation using silicon oxynitride |
| US6143631A (en) * | 1998-05-04 | 2000-11-07 | Micron Technology, Inc. | Method for controlling the morphology of deposited silicon on a silicon dioxide substrate and semiconductor devices incorporating such deposited silicon |
| US6165896A (en) * | 1998-06-25 | 2000-12-26 | Siemens Aktiengesellschaft | Self-aligned formation and method for semiconductors |
| US7967855B2 (en) | 1998-07-27 | 2011-06-28 | Icon Interventional Systems, Inc. | Coated medical device |
| US8070796B2 (en) | 1998-07-27 | 2011-12-06 | Icon Interventional Systems, Inc. | Thrombosis inhibiting graft |
| JP4174862B2 (ja) * | 1998-08-04 | 2008-11-05 | ソニー株式会社 | 薄膜トランジスタの製造方法および半導体装置の製造方法 |
| US6028015A (en) * | 1999-03-29 | 2000-02-22 | Lsi Logic Corporation | Process for treating damaged surfaces of low dielectric constant organo silicon oxide insulation material to inhibit moisture absorption |
| JP2001244469A (ja) * | 2000-03-02 | 2001-09-07 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2002076364A (ja) * | 2000-06-15 | 2002-03-15 | Seiko Epson Corp | 基板装置及びその製造方法並びに電気光学装置 |
| GB2370416A (en) * | 2000-07-25 | 2002-06-26 | Agere Syst Guardian Corp | Hydrogenation of dangling bonds at a gate oxide/semiconductor interface |
| JP2012089878A (ja) * | 2000-08-25 | 2012-05-10 | Semiconductor Energy Lab Co Ltd | 発光装置 |
| TW516240B (en) * | 2002-02-18 | 2003-01-01 | Ind Tech Res Inst | Method of fabricating film transistor on a transparent substrate |
| WO2003100123A1 (en) * | 2002-05-23 | 2003-12-04 | UNIVERSITé DE SHERBROOKE | Ceramic thin film on various substrates, and process for producing same |
| JP2004063845A (ja) * | 2002-07-30 | 2004-02-26 | Toshiba Corp | 薄膜トランジスタの製造方法、平面表示装置の製造方法、薄膜トランジスタ及び平面表示装置 |
| US6936910B2 (en) * | 2003-05-09 | 2005-08-30 | International Business Machines Corporation | BiCMOS technology on SOI substrates |
| US20040222436A1 (en) * | 2003-05-09 | 2004-11-11 | International Business Machines Corporation | Bicmos technology on soi substrates |
| US20070072421A1 (en) * | 2005-09-26 | 2007-03-29 | Chintamani Palsule | Method to passivate defects in integrated circuits |
| CN104091810A (zh) * | 2014-06-30 | 2014-10-08 | 京东方科技集团股份有限公司 | 阵列基板及其制作方法、显示装置 |
| JP7219930B2 (ja) * | 2017-11-15 | 2023-02-09 | 学校法人加計学園 | 希土類水素化物の製造方法、水素センサー及び薄膜トランジスター |
| KR20210102557A (ko) | 2020-02-11 | 2021-08-20 | 삼성디스플레이 주식회사 | 디스플레이 장치 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE259715C (ja) * | 1913-05-13 | |||
| US3849204A (en) * | 1973-06-29 | 1974-11-19 | Ibm | Process for the elimination of interface states in mios structures |
| US3982967A (en) * | 1975-03-26 | 1976-09-28 | Ibm Corporation | Method of proton-enhanced diffusion for simultaneously forming integrated circuit regions of varying depths |
| US4447272A (en) * | 1982-11-22 | 1984-05-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating MNOS structures utilizing hydrogen ion implantation |
| DD259715A1 (de) * | 1987-04-10 | 1988-08-31 | Univ Leipzig | Verfahren zur herstellung von vergrabenen hydrogenisierten amorphen schichten |
| US5198371A (en) * | 1990-09-24 | 1993-03-30 | Biota Corp. | Method of making silicon material with enhanced surface mobility by hydrogen ion implantation |
| JPH0555521A (ja) * | 1991-08-26 | 1993-03-05 | Sony Corp | 半導体装置の製法 |
| US5470768A (en) * | 1992-08-07 | 1995-11-28 | Fujitsu Limited | Method for fabricating a thin-film transistor |
| US5304509A (en) * | 1992-08-24 | 1994-04-19 | Midwest Research Institute | Back-side hydrogenation technique for defect passivation in silicon solar cells |
| EP0642179B1 (en) * | 1993-03-23 | 1999-02-03 | TDK Corporation | Solid state imaging device and process for production thereof |
| JPH07153769A (ja) * | 1993-11-30 | 1995-06-16 | Hitachi Ltd | 半導体集積回路装置の製造方法および製造装置 |
| JPH07183532A (ja) * | 1993-12-22 | 1995-07-21 | Sony Corp | 薄膜半導体装置の製造方法 |
| US5620906A (en) * | 1994-02-28 | 1997-04-15 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device by introducing hydrogen ions |
-
1996
- 1996-01-26 JP JP03287196A patent/JP3865145B2/ja not_active Expired - Fee Related
-
1997
- 1997-01-27 KR KR1019970002213A patent/KR100398897B1/ko not_active IP Right Cessation
- 1997-01-27 US US08/789,089 patent/US5946585A/en not_active Expired - Lifetime
-
1999
- 1999-04-30 US US09/302,665 patent/US6365935B1/en not_active Expired - Lifetime
-
2001
- 2001-03-06 KR KR1020010011357A patent/KR100417539B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100417539B1 (ko) | 2004-02-05 |
| KR970060513A (ko) | 1997-08-12 |
| US6365935B1 (en) | 2002-04-02 |
| US5946585A (en) | 1999-08-31 |
| JPH09205208A (ja) | 1997-08-05 |
| KR100398897B1 (ko) | 2004-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3865145B2 (ja) | 半導体装置の作製方法 | |
| US7265393B2 (en) | Thin-film transistor with vertical channel region | |
| US6169292B1 (en) | Thin film type monolithic semiconductor device | |
| US6218678B1 (en) | Semiconductor device | |
| US5595638A (en) | Method for manufacturing a semiconductor device utilizing an anodic oxidation | |
| JP4802364B2 (ja) | 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法 | |
| JPH1174536A (ja) | 半導体装置の製造方法 | |
| JP2004253596A (ja) | 薄膜トランジスタ基板およびその製造方法 | |
| US7335950B2 (en) | Semiconductor device and method of making thereof | |
| KR19980080800A (ko) | 반도체 장치, 반도체 장치의 제조 방법 및박막 트랜지스터의 제조 방법 | |
| US5923967A (en) | Method for producing a thin film semiconductor device | |
| US5770486A (en) | Method of forming a transistor with an LDD structure | |
| JP3765936B2 (ja) | 半導体装置の作製方法 | |
| JP3607066B2 (ja) | 半導体集積回路 | |
| JP4087363B2 (ja) | 半導体装置 | |
| JPH11154482A (ja) | 半導体装置の製造方法 | |
| JP3607186B2 (ja) | アクティブマトリクス型表示装置 | |
| JP3252997B2 (ja) | 薄膜トランジスタおよびその製造方法 | |
| JP3765975B2 (ja) | 半導体装置 | |
| JPH0855994A (ja) | 半導体装置およびその作製方法 | |
| KR100531556B1 (ko) | 반도체장치제조방법 | |
| JPH09246558A (ja) | 薄膜トランジスタおよび液晶表示装置用アクティブマトリックスアレイとそれらの製造方法 | |
| JP3360057B2 (ja) | 半導体装置 | |
| JP2002026334A (ja) | 薄膜トランジスタ、液晶表示装置およびエレクトロルミネッセンス表示装置 | |
| JP2004241504A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051115 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051222 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060927 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060928 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091013 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |