WO2016162987A1 - 半導体装置および半導体モジュール - Google Patents

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WO2016162987A1
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electric field
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sealing material
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横山　夏樹
安井　感
谷口　隆文
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株式会社日立製作所
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    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector

Definitions

  • the present invention relates to a semiconductor device.
  • the present invention relates to a power semiconductor device used for a silicon substrate and a silicon carbide substrate.
  • SiC silicon carbide
  • SiC has a dielectric breakdown field strength that is about an order of magnitude higher than that of silicon, so that the resistance of the semiconductor element can be reduced. This is because the breakdown voltage can be secured with a thin drift layer when the breakdown electric field strength is large. In addition, a high breakdown voltage semiconductor can be realized. Furthermore, the thermal conductivity is about three times that of silicon and it is difficult to lose the properties of the semiconductor even at high temperatures, so it is suitable for use at high temperatures.
  • the free-wheeling diode (freewheeling diode) of the rectifying element is replaced with SiC from SiC (referred to as a SiC hybrid module).
  • SiC hybrid module the free-wheeling diode of the rectifying element
  • the rectifier element has a simple structure and operation compared to the switching element, facilitates the development of the element, and clearly shows the merit of greatly reducing the switching loss.
  • a module in which switching elements are replaced with SiC referred to as a full SiC module
  • further loss reduction has been realized.
  • the PN diode silicon SiC Schottky barrier diode The SiC hybrid module is replaced with (SBD S chottky B arrier D iode ), switching loss because recovery current no it has been reported that reduced to 1/10. This is because minority carriers accumulated during switching flow as a recovery current in the PN diode of the bipolar element, but there is no accumulation of minority carriers in the SBD of the unipolar element.
  • SBD the reverse leakage current is large.
  • a part of the substrate surface on which the epitaxial layer of the active region is formed often employing the JBS forming the p region (J unction B arrier S chottky) structure.
  • Switching elements in addition to the rectifier element also has a full SiC module silicon IGBT (hereinafter Si-IGBT) was replaced by MOS (M etal O xide S emiconductor ) of SiC, loss reduction effect is further increased. This is because by replacing the bipolar Si-IGBT with the unipolar SiC-MOS, the switching loss can be reduced by the same principle as when the silicon PN diode is replaced with the SiC SBD. In the full SiC module, there is also a method in which the SBD is omitted and the rectifying function is handled by a body diode built in the MOS.
  • SBDs and MOSs can be manufactured with silicon, increasing the thickness of the drift layer (body layer) to increase the breakdown voltage increases the resistance and is not practical. Because the breakdown field strength is high, using low-resistance SiC that can secure a breakdown voltage with a thin drift layer, it is unipolar to the high breakdown voltage region where conventional silicon SBDs and MOSs with a breakdown voltage of 600V to over 6.5kV could not be applied. It becomes possible to apply SBD or MOS of the element.
  • SiC has a high dielectric breakdown electric field strength as described above, it is possible to design the chip with an increased electric field strength inside the chip. By reducing the electric field relaxation region (called termination region) around the chip, the area can be reduced. A low-cost chip can be realized. Compared with conventional silicon, the strength of the electric field applied to the sealing material of the package in contact with the chip is also increased, so that the sealing material for the SiC chip is required to have high dielectric breakdown strength.
  • the termination area of the chip for example, in the case of silicon, sealing is performed with silicone gel after mounting, but in the case of SiC, the electric field strength exceeds the electric field resistance (dielectric breakdown field strength) of silicone gel.
  • Patent Document 1 a method of inserting a high electric field sealant between a chip and a silicone gel is disclosed.
  • the film thickness of the high electric field sealing material is often required to be at least 50 ⁇ m or more. According to this method, the electric field strength in the silicone gel can be kept within the range of the electric field resistance in the vicinity of the termination region of the SiC chip, thereby improving the reliability of the power semiconductor using SiC and the equipment to which it is applied. I can do it.
  • the first problem is due to the shape of the high electric field sealing material at the end of the chip. This will be described with reference to FIGS.
  • chip end refers to the end of the chip after dicing
  • center between chips refers to the relationship between the chips that become the end of the chip after dicing in the substrate state before dicing. It shall be the boundary line.
  • the center between chips overlaps with a region (scribe region) processed by a dicing blade or the like. Further, due to processing by dicing, the tip end portion of the chip is usually slightly shifted to the inside of the chip from the center between the chips.
  • FIG. 2 is a top view of one of the SiC diode chips constituting the power semiconductor module using SiC.
  • the SiC diode chip 1000 has a termination region 302 around the electrode 301.
  • FIG. 3 shows a cross-sectional view of the structure of FIG.
  • FIG. 3B is an enlarged view of the end portion of FIG.
  • FIG. 4 is a structure in which a formation region 401 (a dotted line indicates an outer edge of the region) of the high electric field sealing material 402 is superimposed on the structure of FIG. 4A is a top view and FIG. 4B is a cross-sectional view.
  • the configuration in FIG. 4B is the same as that in FIG. 3A except for the high electric field sealing material 402.
  • a diode is formed on the chip 1000 shown in FIGS.
  • a termination region 302 is provided around the electrode 301, and a high electric field sealant 402 is disposed as shown in FIG. 4 to alleviate the electric field in the termination region in contact with the upper surface of the chip.
  • An epitaxial layer 304 into which nitrogen is introduced is formed on the surface of the n-type SiC substrate 303 into which high-concentration nitrogen has been introduced.
  • An n-type epi layer having a thickness of 1 ⁇ m called a buffer layer is formed between the substrate 303 and the epi layer 304, but this is omitted in the figure.
  • the epi layer 304 of the withstand voltage 3.3 kV diode for example, an epi layer having a nitrogen concentration of 3.0E15 / cm 3 and a thickness of 30 ⁇ m is used.
  • the back electrode is composed of a nickel silicide layer 305 and a metal laminated film 306 in which nickel, titanium and gold are laminated from the substrate side.
  • a p-type region 307 is generally formed inside the termination region 302. The interval between the termination region 302 and the n-type region 308 was 10 ⁇ m.
  • a p region for forming the JBS structure is provided on a part of the epi layer surface 314 in the central active region, but this is omitted in the figure.
  • n-type region 308 serving as a channel stopper layer is formed outside the termination region 302.
  • the layer 310 mainly composed of a thermal oxidation method or a CVD (C hemical V apor D eposition ) silicon oxide formed by methods, have been subjected patterned by a known photolithography technique and etching technique, in a portion thereof Electrode metal layers 301 and 311 are formed in contact with the substrate.
  • the electrode layer 301 becomes a surface electrode of the diode, and the electrode metal layer 311 becomes an electrode of the channel stopper portion.
  • the layer 310 containing silicon oxide as a main component may be formed by stacking a layer formed by thermal oxidation and a layer formed by a CVD method. Except for a part of the electrode metal layer 301, the surface of the chip 1000 is covered with an inorganic material protective film 312 and a layer 313 mainly composed of polyimide which is an organic material.
  • the inorganic material protective film 312 is generally formed by a layer containing silicon oxide or silicon nitride as a main component or by laminating them. In the diode chip 1000 shown in FIG. 3, the layer 310 mainly composed of an oxide film and the inorganic material protective film 312 extend to the end of the chip.
  • the formation of the high electric field sealing material 402 according to the prior art is performed in a state where the chip is mounted on an insulating substrate.
  • FIG. 5 is a diagram of a portion where the SiC diode chip 1000 is mounted.
  • Reference numeral 507 denotes a bonding portion of wire bonding
  • 508 denotes a rising portion of a heel of the bonding portion.
  • the shape of the end portion 504 of the high electric field sealing material 402 is a tapered shape with a skirt due to the formation by coating. For this reason, there is a problem that the space area where the film thickness is thin near the outer periphery of the chip 1000 and the electric field from SiC is strong cannot be sufficiently covered. If the width of the termination region 302 is designed to be sufficiently wide, the electric field in this region becomes weak, but in that case, the chip area increases and the cost increases. In order to take advantage of the excellent material properties of SiC, the chip end film thickness of the high electric field sealing material can be formed thick so as to cover the space area where the electric field on the upper surface of the edge generated when the termination area is reduced is strong. A method is needed.
  • the second problem is due to the long TAT (turnaround time) required for manufacturing and the lack of coating accuracy.
  • FIG. 6 shows a manufacturing flow of a general power semiconductor device. After the wafer level test (S601), the wafer is cut to form chips (S602), and the test in units of chips (S603), the chips are bonded to the insulating substrate 501 (S604).
  • step S605 of the high electric field sealing material 402 is performed after step S604 of bonding the chip 1000 to the insulating substrate 501. Thereafter, wire bonding (S606), mounting of the substrate on the base plate (S607), case assembly, and gel filling (S608) are performed.
  • FIG. 7 shows an embodiment of the coating step S605 for creating the configuration of FIG.
  • the high electric field sealing material 701 is applied by a dispenser or the like so as to surround the termination region 302 of the SiC diode chip 1000 soldered on the insulating substrate 501 to form the high electric field sealing material 402. It is necessary to repeatedly apply all the chips 1000 mounted on the insulating substrate 501 while adjusting the horizontal position and height of the application nozzle 702 for each chip 1000 on the insulating substrate 501, and processing takes time. It is also necessary to heat-treat the high electric field sealant after application. Since each insulating substrate needs to be heat-treated for several hours, this is also one of the processes that takes time.
  • each chip 1000 is soldered to the insulating substrate 501 with solder 502, but the solder melts during reflow and causes thickness variation, horizontal movement, and rotation, so the position is slightly shifted for each chip. . Even if the dispenser has a function of optically recognizing and correcting the chip position, the application accuracy of the high electric field sealing material 402 is likely to be lowered, and a trade-off in which the application time increases as accuracy is improved There is a problem that falls into.
  • the above problems are common not only to SiC but also to a semiconductor device using a substrate of a wide band gap semiconductor material such as GaN or diamond, which has a higher dielectric breakdown field strength than Si.
  • a high electric field sealing material 402 disposed near the termination region 302 around the chip 1000 is formed in a semiconductor substrate (wafer) state, and necessary heat treatment is performed. Thereafter, the semiconductor substrate is diced and divided into chips, and then the chip is mounted. A high electric field sealing material is formed before chip mounting. That is, in FIG. 6, the manufacturing method replaces the formation step S605 of the high electric field sealing material and the chip mounting step S604.
  • the high electric field sealing material 402 can be formed in a thick shape particularly at the outer peripheral end portion of the chip 1000, the area is efficiently reduced so that a high electric field is generated at the end portion of the chip 1000. Even in this termination structure, the space region with a strong electric field on the upper surface of the end portion is covered with a high electric field sealing material, so that the chip area can be reduced and the cost can be reduced.
  • the high electric field sealing material is formed in a batch at the stage of the semiconductor substrate, not the individual chips after mounting, so that the TAT of the manufacturing process can be shortened.
  • the TAT of the manufacturing process can be shortened.
  • FIG. 8 shows a flow of main processes including a process of forming a high electric field sealing material examined by the inventors.
  • the step S805 for forming a high electric field sealing material is performed between the step S804 for mounting the chip on the insulating substrate and the wire bonding step 806 and before the wafer dicing step S802. Transfer.
  • FIG. 9 schematically shows an embodiment of the high electric field sealing material forming step S805.
  • a high electric field sealing material 902 is formed on and near the scribe region 901.
  • the forming method is performed by applying a paste-like high electric field sealing material 701 in a lattice shape with a dispenser to form the high electric field sealing material 902.
  • One surrounded by the scribe region 901 becomes the chip 1000 after dicing.
  • the alignment with respect to the entire substrate 900 is performed only once, and then the in-plane position is simply recognized by an image, and the height adjustment function is not required. Application with accuracy is possible.
  • the recognition time in the coating process and the time required to move the nozzle 702 for each chip are reduced, so that the manufacturing time can be shortened.
  • heat treatment for curing After the application of the high electric field sealant, heat treatment for curing is performed. This heat treatment makes it possible to suppress degassing even in the high-temperature heat treatment in the subsequent chip mounting process.
  • FIG. 10 shows a partially enlarged top view of the substrate 900 of FIG.
  • Application of the high electric field sealant is performed in a grid pattern along the scribe region 901 of the substrate, so that an excess sealant material is formed at the intersection 1001 in the horizontal and vertical directions of the scribe region as shown in FIG. 701 expands and can effectively cover the corner portion 1002 of the termination region.
  • a characteristic inspection step S801 in the substrate state is performed as shown in FIG.
  • the substrate on which the high electric field sealing material has been cured is diced along the scribe region 901 (S802).
  • FIG. 11 schematically shows the dicing process.
  • the blade 1101 moves relatively on the scribe area 901 and dices.
  • the characteristic inspection step S801 in the substrate state can also be performed before the step S805 for forming the high electric field sealing material.
  • a characteristic test S803 in the state of the chip 1000 is performed, and the process proceeds to step S804 for bonding the chip to the insulating substrate. Since high-temperature solder is used here for chip bonding, heat treatment is performed in a reducing atmosphere at a maximum of 355 ° C. Step S806 of performing wire bonding on the bonded chip electrodes continues.
  • the assembly process of the SiC hybrid power module is completed through the process S807 for joining the insulating substrate to the base plate which is the bottom surface of the module connected to the heat sink, and the module assembly process set S808 such as case adhesion and gel encapsulation.
  • the inventors of the present invention first examined the above manufacturing method, but it became clear that a problem occurred during dicing when a substrate on which a semiconductor device having a conventional structure was formed by the above manufacturing method.
  • the silicon-oxide-resistant layer existing below the high-voltage field-proof material is resistant to Defects that cause the high electric field sealing material to peel off frequently occurred. Details of this defect will be described later as a comparative example in the examples.
  • a semiconductor device is disclosed that is formed by forming a resin film on a semiconductor substrate by spin coating, patterning the resin film, and then dicing the laminated structure of the resin film and the semiconductor substrate (Patent Document 2). ).
  • the resin film having a thickness of about 10 ⁇ m and the semiconductor substrate can be diced together.
  • a high electric field sealing material having a thickness of 50 ⁇ m or more as in the present invention is used. It cannot be applied to a semiconductor device as it is.
  • One aspect of the present invention is a semiconductor device including a semiconductor chip on which a wide gap semiconductor element is formed.
  • the semiconductor chip extends from the semiconductor substrate, the electrode metal layer formed on the semiconductor substrate, between the semiconductor substrate and the electrode metal layer, or on the electrode metal layer, and the end portion extends from the end portion of the semiconductor chip.
  • Another aspect of the present invention is a semiconductor device including a semiconductor chip formed with a semiconductor element that is cut out from a semiconductor wafer by dicing.
  • the conductor chip has a semiconductor substrate, a metal layer formed on the semiconductor substrate, an inorganic insulating film layer formed in contact with the metal layer, and a high electric field sealing material layer covering at least an end portion of the semiconductor chip.
  • the inorganic insulating film layer does not exist on the cut surface by dicing.
  • the module includes a semiconductor device using a wide gap semiconductor, a base substrate on which the semiconductor device is mounted, and a housing that stores the semiconductor device and the base substrate.
  • a semiconductor device includes a semiconductor chip including a semiconductor substrate, an electrode metal layer formed on the semiconductor substrate, and an inorganic insulating film layer extending between the semiconductor substrate and the electrode metal layer. An end portion exists inside the end portion of the semiconductor chip, and a high electric field sealing material layer reaching the end portion of the semiconductor chip is formed.
  • Still another aspect of the present invention is a method of manufacturing a semiconductor device including semiconductor chips formed with semiconductor elements that are cut out from a semiconductor wafer by dicing.
  • a semiconductor substrate (wafer) from which a conductor chip is cut out covers at least a semiconductor substrate, a metal layer formed on the semiconductor substrate, an inorganic insulating film layer formed in contact with the metal layer, and an end portion of the semiconductor chip. It has a high electric field sealing material layer, and is configured so that an inorganic insulating film layer does not exist at a cut portion by dicing.
  • the semiconductor device is a wide band gap semiconductor device, wherein an end portion of an inorganic insulating film layer such as a silicon oxide layer extending between the SiC layer and the electrode metal layer is formed from the end portion of the chip. Also, it has a structure in which a layer of a high electric field sealing material covers up to the end of the chip.
  • a two-layer structure of a resin layer mainly composed of polyimide resin and a high electric field sealing material layer may be formed.
  • the high electric field sealing material layer has a portion in contact with at least one of a SiC layer, an electrode metal layer, and a resin layer mainly composed of polyimide resin, but an inorganic insulating film layer such as a silicon oxide layer and the like. There are no touching parts.
  • the cross section of the high electric field sealing material formed in the vicinity of the termination region around the chip has a shape that is at least partially perpendicular (80 to 100 degrees) at the outer peripheral edge of the chip, On the chip inner end side, the film thickness decreases toward the inside.
  • a material composed of one or more of polyamide imide resin, polyether amide imide resin, and polyether amide resin is used as a main component of the high electric field sealing material.
  • the end portion of the inorganic insulating film layer such as a silicon oxide layer extending between the SiC layer and the electrode metal layer is more than the end portion of the chip.
  • a chip is manufactured so as to exist inside, a high electric field sealing material disposed near the termination region around the chip is formed in the state of the semiconductor substrate, heat treatment is performed, and the chip is mounted after dicing.
  • the high electric field sealing material at the outer peripheral edge of the chip can be formed with a high thickness and with a high yield, so that the area of the chip can be high with a high electric field. It is possible to apply a termination structure with a reduced design.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is a cross-sectional view of a SiC diode manufacturing process according to Example 1.
  • FIG. 3 is an enlarged cross-sectional view of forming a high electric field sealing material in a substrate state in Example 1.
  • FIG. It is a cross-sectional enlarged view of the process of dicing the board
  • FIG. 3 is an enlarged cross-sectional view of the chip of Example 1 after a dicing process. It is sectional drawing of the SiC chip by a comparative example. It is a cross-sectional enlarged view after the dicing process of the chip
  • FIG. 3 is an explanatory diagram of a mounting state of the first embodiment. It is a cross-sectional explanatory drawing in case a part of high electric field sealing material of Example 1 is concave shape.
  • FIG. 4 is a cross-sectional explanatory diagram when the high electric field sealing material is fixed to the carbon jig in Example 1.
  • FIG. 3 is a cross-sectional explanatory diagram of a structure that avoids adhesion between a carbon jig and a chip of the present invention in Example 1.
  • Example 1 is an enlarged top view of an insulating substrate using Si-IGBT.
  • FIG. 3 is an explanatory perspective view of an external appearance of a module according to the first embodiment. It is explanatory sectional drawing of a case. It is an expanded sectional view of the structure near the termination region of the chip of the present invention.
  • FIG. 7 is an enlarged top view of an insulating substrate using SiC-MOS according to Example 2.
  • FIG. FIG. 6 is an enlarged top view of a SiC-MOS in which gate electrode pads according to Example 2 are arranged in the center. It is sectional drawing of the SiC diode manufacturing process by this invention. It is sectional drawing of the SiC diode manufacturing process by this invention. It is sectional drawing of the SiC diode manufacturing process by this invention. It is sectional drawing of the SiC diode manufacturing process by this invention. It is sectional drawing of the SiC diode manufacturing process by this invention. 6 is a cross-sectional view of an SiC diode manufacturing process according to Example 4.
  • FIG. 6 is a cross-sectional view of an SiC diode manufacturing process according to Example 5.
  • FIG. 6 is a cross-sectional view of an SiC diode manufacturing process according to Example 5.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 6.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 6.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 7.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 7.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 7.
  • FIG. 12 is a cross-sectional view of a SiC diode manufacturing process according to Example 8.
  • FIG. 12 is a cross-sectional view of a SiC diode manufacturing process according to Example 8.
  • FIG. 12 is a cross-sectional view of a SiC diode manufacturing process according to Example 8.
  • FIG. 12 is a cross-sectional view of a SiC diode manufacturing process according to Example 8.
  • FIG. 12 is a cross-sectional view of a SiC diode manufacturing process according to Example 8.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC diode manufacturing process according to Example 9.
  • FIG. 12 is a cross-sectional view of an SiC dio
  • a structure and manufacturing method of a SiC hybrid module having a withstand voltage of 3.3 kV and a current capacity of 1200 A, a Si-IGBT as a switching element group, and a SiC diode as a diode element group are mounted. Show.
  • FIG. 12 shows an n-type SiC substrate 1201 in which an epi layer 1202 having nitrogen introduced is formed on the surface and into which high concentration nitrogen is introduced.
  • the area shown corresponds to a diode 1 chip.
  • the substrate 1201 is a SiC substrate having a diameter of 150 mm with an off angle of 4 °, and has a Si surface on the front surface and a C surface on the back surface.
  • As the epi layer 1202 of the withstand voltage 3.3 kV diode for example, an epi layer having a nitrogen concentration of 3.0E15 / cm 3 and a thickness of 30 ⁇ m is used.
  • An n-type epi layer having a thickness of 1 ⁇ m called a buffer layer is formed between the SiC substrate 1201 and the epi layer 1202, but is omitted in the drawing.
  • FIG. 13 shows a SiC substrate 1201 in which a termination region 1301 and the like are formed on the surface side by a well-known photolithography technique or ion implantation technique and subjected to a necessary activation heat treatment process.
  • the termination region 1301, JTE (J unction T ermination E xtension) multistage termination is formed.
  • FLR (F ield L imiting R ing ) type or may be formed termination type such that they combinations.
  • the width of the termination region 1301 is 550 ⁇ m.
  • a p-type region 1302 is formed inside the termination region 1301, and an n-type region 1303 serving as a channel stopper layer is formed outside the termination region 1301.
  • the interval between the termination region 1301 and the n-type region 1303 was 10 ⁇ m.
  • a part of the surface of the epi layer 1202 in the central active region is provided with a stripe-shaped p region for forming a JBS structure, which is omitted in the drawing.
  • the activation heat treatment was performed by covering the surface of the substrate 1201 with a carbon protective film and in an argon atmosphere at 1700 ° C. for 5 minutes under normal pressure. After the activation heat treatment, the carbon protective film was removed, and then heat treatment was performed in an oxygen atmosphere at 1300 ° C. for 120 minutes to form layers mainly composed of silicon oxide on the front and back surfaces of the substrate 1201. After this film is removed by immersion in diluted hydrofluoric acid, thermal oxidation is performed again to form layers mainly composed of silicon oxide on the front and back surfaces of the substrate 1201, and then the surface side of the substrate 1201. Therefore, a layer 1401 mainly composed of silicon oxide having a thickness of 1 ⁇ m is formed by plasma CVD.
  • FIG. 14 shows a state after the layer 1401 mainly composed of silicon oxide is formed.
  • the layer 1401 has a structure in which a film formed by plasma CVD is stacked on a film formed by thermal oxidation.
  • a layer mainly composed of silicon oxide by plasma CVD a layer mainly composed of silicon nitride or a laminated film in which both are combined can be used.
  • the film on the back surface by thermal oxidation is not shown because it is thin.
  • the oxide film on the surface side of the substrate 1201 was patterned by a well-known photolithography technique and wet etching technique.
  • FIG. 15 shows the state of the substrate 1201 after the layer 1401 patterning.
  • the layer 1401 mainly composed of silicon oxide extends to the center between the chips.
  • a chip central portion 1402 serving as an active region of the diode has a layer 1401 mainly composed of silicon oxide removed in a square shape, and the length of one side of the square is 4 mm.
  • the width of the groove 1403 opened to form a contact with the n-type region 1303 near the chip end is 5 ⁇ m, and is opened in a groove shape so as to surround the central opening 1402.
  • electrode metal layers 1601 and 1602 in which layers mainly composed of titanium, titanium nitride, and aluminum are laminated are formed from the lower layer and patterned.
  • FIG. 16 shows a state after the metal layer patterning.
  • the thicknesses of layers mainly composed of titanium, titanium nitride, and aluminum were 50 nm, 100 nm, and 6 ⁇ m.
  • the layer containing aluminum as a main component contains 1.5% by weight of silicon as the second component.
  • the electrode films 1601 and 1602 were formed by sputtering, but before the film formation, the substrate was immersed in a diluted hydrofluoric acid solution and cleaned.
  • a layer 1701 mainly composed of silicon oxide having a thickness of 2 ⁇ m is deposited on the upper layers of the electrode layers 1601, 1602, etc. by plasma CVD, and patterned.
  • FIG. 17 shows a state after patterning of the layer 1701.
  • the layer 1701 was processed by wet etching, but at this time, by etching for a sufficient time, a part of the lower layer 1401 mainly composed of silicon oxide was also etched. For this reason, the end portions of the inorganic insulating film layers 1401 and 1701 extending between the SiC substrate 1201 and the electrode metal layer 1601 are chip end portions (at this time, strictly, a dicing blade that later becomes a chip end portion). Is present on the inner side of the region to be processed by (i.e., the center between chips).
  • the distance between the end of the inorganic insulating film layer 1401 and the center between chips in the substrate (wafer) state between adjacent chips is 105 ⁇ m.
  • the width of the dicing blade used in this example is 50 ⁇ m.
  • the distance between the end of the inorganic insulating film layer 1401 and the chip cut surface is about 80 ⁇ m. .
  • This distance can be further reduced by using a dicing blade with a narrower width or improving the processing accuracy and alignment accuracy of each layer. Furthermore, if a stealth dicing technique is applied, it can be narrowed down to nearly 10 ⁇ m. Conversely, if this distance is large, the chip area becomes large. The maximum allowable width is about 300 ⁇ m.
  • This alignment mark is desirably formed on the SiC substrate below the inorganic insulating film layers 1401 and 1701. If the inorganic insulating film layers 1401 and 1701 are formed at the end of the chip (the center between the chips), various films formed in the alignment mark are adhered to the substrate surface as foreign matters in the subsequent cleaning process or etching process. Because there is a risk of doing. By covering the alignment marks with the inorganic insulating film layers 1401 and 1701, the generation of foreign matters in a later process can be prevented.
  • FIG. 18 shows a state in which an organic insulating film layer 1801 mainly composed of polyimide having a thickness of 8 ⁇ m is formed and patterned from the state of FIG.
  • Photosensitive polyimide was used for the organic insulating film layer 1801 mainly composed of polyimide.
  • Polyimide may be processed by ordinary photolithography and etching techniques, but if photosensitive polyimide is used, patterning is performed during development after exposure by photolithography, so that the process can be simplified.
  • the end portion of the organic insulating film layer 1801 exists inside the chip end portion (or the center between chips in the substrate (wafer) state).
  • the distance between the end of the organic insulating film layer 1801 and the center between the adjacent chips is 75 ⁇ m. This distance is the minimum value obtained by adding a margin in consideration of dicing alignment accuracy to the dicing blade width / 2.
  • a back electrode was continuously formed.
  • a nickel film having a thickness of 100 nm is formed on the back surface by sputtering and heated by a known laser annealing technique, a layer 1901 mainly composed of nickel silicide is formed by reaction with the SiC substrate 1201.
  • the back electrode is formed on the nickel silicide layer 1901 from the substrate side by nickel, titanium, A metal laminated layer 2001 in which gold was laminated was formed by a sputtering method.
  • the thicknesses of the nickel, titanium, and gold layers were 500 nm, 100 nm, and 20 nm, respectively.
  • FIG. 21 is an enlarged cross-sectional view of a process of forming a high electric field sealing material in a substrate state.
  • the lower figure shows a cross section of a part of the substrate 1201, and a scribe region 901 whose left and right central portions are chip boundaries is shown.
  • the structure of the device is the same as that shown in FIG. 20, but in FIG. 20, the scribe areas 901 correspond to the left and right ends.
  • the distance between the organic insulating film layers 1801 of two adjacent chips is 150 ⁇ m.
  • the paste-like high electric field sealing material 701 spreads slightly and both ends are A taper shape 2101 in which the film thickness gradually decreases is formed, and a shape indicated by a high electric field sealing material 2102 is obtained.
  • the merit of forming the tapered shape 2101 toward the inner periphery of the chip is as follows. First, since the electrode 1601 has an equipotential surface, the electric field from the termination region 1301 spreads around the end boundary 2103 of the electrode 1601 when viewed in cross section. Similarly, a tapered shape 2101 in which a film of a high electric field sealing material is formed at a substantially constant distance from the electrode end boundary 2103 is an ideal shape without waste. For example, a wire bonding junction (see FIG. 5). 507) approaches the end of the electrode 1601 due to misalignment, the rising portion of the heel 508 of the joint portion hardly interferes with the high electric field sealing material 2102.
  • the taper shape is determined by the coating conditions and the boundary is automatically formed, there is an advantage that no additional patterning process is required inside the electrode end. Since the chip mounted on the insulating substrate is misaligned both in the in-plane direction and in the height direction, accurate patterning is difficult.
  • the film thickness of the high electric field sealing material 2102 is typically 80 ⁇ m and at least 50 ⁇ m, which makes it difficult to apply a general photo photolithography process applied to a film of up to about 10 ⁇ m. Also the reason. Note that when the high-voltage electric field sealing material 2102 is too thick, the yield is poor, and therefore it is preferable to set the maximum value to about 500 ⁇ m at the maximum.
  • the tapered shape 2101 needs to overlap the electrode 1601 so as to cover the electrode end 2103 with high electric field strength, but if the overlapping width 2104 is too long, the area necessary for wire bonding is insufficient. Therefore, the application conditions of the high electric field sealing material are set so as to be within this range with reference to within 1 mm at most.
  • the application conditions of the high electric field sealant material 701 include the dispenser nozzle 702 diameter, discharge pressure, gap length (distance between the nozzle and application target), application speed (in-plane movement speed of the nozzle), and high resistance as an application material.
  • the temperature of the electric field sealing material as a parameter, it can be adjusted within a range where a desired coating film thickness and coating line width can be obtained.
  • the high-voltage product with a withstand voltage of 3.3 kV or higher in this embodiment has a strong internal electric field, and the necessary high-voltage sealing material is thicker than a general coating material. Depending on the case, the desired film thickness may be insufficient.
  • the film thickness can be increased by a method of applying a high electric field sealing material a plurality of times. Specifically, after coating by the above-described method, temporary curing in the atmosphere may be performed under heat treatment conditions lower than usual, such as 60 ° C., and then the second coating may be performed. This step may be repeated when applying three or more times. As a result, although the number of steps increases, it becomes possible to form a film having a thickness that cannot be reached by a single step.
  • a chelating material such as aluminum chelate containing a metal atom such as aluminum is applied before applying the high electric field sealing material.
  • a step of performing heat treatment may be inserted.
  • FIG. 22 is a diagram showing a step of dicing a chip by the dicing blade 2201 following the step of FIG.
  • the substrate (wafer) is cut together with the high electric field sealing material 2102 and the chips 2300 are separated on the left and right.
  • the width of the dicing blade 2201 is 50 ⁇ m.
  • the distance between the end of the organic insulating film layer 1801 and the end of the chip in the cut chip is about 50 ⁇ m.
  • the distance between the end portion of the inorganic insulating film layer 1401 and the end portion of the chip is about 80 ⁇ m. Due to misalignment of the dicing blade 2201, these distances are somewhat longer or shorter.
  • the cut surface of the high electric field sealant 2102 is substantially perpendicular to the surface of the substrate 1201 (although depending on dicing conditions, the cut surface is usually a plane having an angle of 80 to 100 degrees). In principle, the cut surface of the sealing material 2102 is cut with almost no step from the cut surface of the substrate 1201 (although depending on the cutting conditions, a step of 50 ⁇ m or more is usually not seen). In this embodiment of the material, an ultrasonic dicer that performs dicing while applying ultrasonic waves to the blade 2201 was used.
  • FIG. 1 shows a cross-sectional shape of the entire chip 2300 finally produced.
  • the configuration is the same as the substrate (wafer) state shown in FIG. 20, but the end portion is cut down by the thickness of the dicing blade by dicing as described above. There was no defect due to dicing, and all the diodes formed on the substrate were diced as shown in FIG.
  • the high-voltage electric field sealing material 2102 has a substantially vertical cross-sectional shape at the outer periphery of the chip, and the film thickness is maintained at the maximum level up to the outer periphery of the chip. This is important for the design of the termination region 1301.
  • the narrow termination region that can improve the area efficiency has a high electric field strength up to the vicinity of the outer peripheral edge of the chip 2300. Therefore, in the conventional structure as shown in FIG. However, the limit of the edge breakdown electric field strength of the material in the sealing material such as silicone gel disposed in the upper layer is exceeded.
  • a film of a high electric field sealing material having a shape as shown in FIG. It needs to be thick.
  • FIG. 24 shows a cross section after dicing of a diode chip 2400 as a comparative example.
  • the distance between the end of the organic insulating film layer 1801 and the end of the chip in the cut chip is about 50 ⁇ m. Due to misalignment of the dicing blade 2201, this distance is somewhat longer or shorter.
  • a layer 1401 mainly composed of silicon oxide extends to the end of the chip.
  • a part of the lower layer 1401 mainly composed of silicon oxide was not etched during the wet etching of the film 1701. For this reason, the end of the inorganic insulating film layer 1401 extending between the SiC substrate 1201 and the electrode metal layer 1601 extends to the end of the chip.
  • FIGS. 25A and 25B are enlarged views of the end portion of the chip 2400 in FIG. Although there is no abnormality in the chip end portion in FIG. 25A, peeling occurs between the high electric field sealing material 2102 and the inorganic insulating film layer 1401 in a part 2501 of the chip end portion in FIG. It has occurred.
  • the frequency at which the defects shown in FIG. 25B are derived was hardly improved even when the dicing conditions such as the rotational speed, cutting speed, and ultrasonic intensity were changed. Even if the above-described aluminum chelate material application step was added, the defect in FIG. 25B could not be eliminated.
  • FIG. 26 shows a cross-section after dicing of a diode chip 2600 of a comparative example different from FIG.
  • the structure of the chip 2600 is similar to that of the chip 1000 in FIG. 3, but the main component of the film 1701 on the electrode metal layer 1601 in FIG. 26 is silicon oxide in the chip of the device in FIG. Is different.
  • the diode chip 2600 of the comparative example has a layer 1401 mainly composed of silicon oxide and a layer mainly composed of silicon nitride. The difference is that 1701 extends to the tip end. Unlike the film 1401 shown in FIG. 17, when wet etching the film 1701, the layer 1701 mainly composed of silicon nitride at the end portion of the chip and a part of the layer 1401 mainly composed of silicon oxide below it are etched. I did not.
  • the end portion of the inorganic insulating film layer 1401 extending between the SiC substrate 1201 and the electrode metal layer 1601 and the inorganic insulating film layer 1701 extending on the electrode metal layer 1601 extends to the end of the chip. Stretched.
  • FIG. 27 (a) and 27 (b) are enlarged views of the end of the chip 2600.
  • FIG. 27A Although there is no abnormality in the chip end portion of FIG. 27A, peeling occurs between the high electric field sealing material 2102 and the inorganic insulating film layer 1701 in a part 2701 of the chip end portion of FIG. It has occurred.
  • the frequency of occurrence of defects shown in FIG. 27B was hardly improved even when the dicing conditions such as the rotational speed, cutting speed, and ultrasonic intensity were changed. Even if the above-described aluminum chelate material coating step was added, the defect in FIG. 27B could not be eliminated.
  • FIG. 28 shows a cross section of the stage where the chip 2300 configured as shown in FIG. 1 is bonded to the insulating substrate 501 and the wire 503 is bonded onto the electrode of the chip 2300.
  • the chip 2300 is sealed with a silicone gel 505 after bonding.
  • the high electric field sealing material 2102 at least a part of the cross-section of the chip outer peripheral end is vertical or close to the end face shape, so that the sealing corresponding to the high electric field can be performed up to the vicinity of the chip outer peripheral end. become.
  • the cross-sectional shape of the high electric field sealing material 2102 varies depending on the manufacturing conditions.
  • an edge portion may have a concave shape 2901 in some cases.
  • FIG. 30 shows another example, and the same effect can be obtained even when a convex shape is shown as indicated by 3001.
  • the concave and convex shapes in FIG. 28 and FIG. 29 are mainly the strength of the thermosetting condition and the dicing conditions of the high electric field sealing material (blade rotation speed, moving speed, ultrasonic intensity when using an ultrasonic dicer). However, it may be selected in consideration of other factors such as the adhesion between the high electric field sealing material after dicing and the chip.
  • a chip formed with a high electric field sealing material may cause a problem depending on the subsequent bonding method to the insulating substrate. Since high-temperature lead solder is used for bonding here, the solder is reflowed by heat treatment at a maximum temperature of 355 ° C. in a hydrogen reduction furnace, but the side of the carbon jig that fixes the chip to an appropriate position on the insulating substrate and the chip end In some cases, the high electric field sealing material of the part adheres.
  • Fig. 31 (a)-(b) shows this situation. There is a possibility that sticking may occur at the contact portion 3102 of the high electric field sealing material between the carbon jig 3101 and the end face of the chip 2300. If the contact between the two is avoided, sticking can be avoided.
  • FIG. 32 shows a cross-sectional structure of the outer peripheral end of the chip 2300 examined to prevent sticking.
  • the outer peripheral end face is recessed from the end of the chip so that the width of the termination region 1301, which is the electric field relaxation region, is at most 1/3, preferably 50 ⁇ m or less, to the extent that the original purpose of relaxing the high electric field is not affected.
  • two kinds of dicers having different blade widths are used for dicing the chip, and first, dicing is performed until the substrate surface is reached with a wide blade (for example, 70 ⁇ m), and then the width is narrow. If the center is cut to the end with a blade (40 ⁇ m), the recess width will be 30 ⁇ m.
  • the high electric field sealant 2102 may be lightly etched back using a solvent such as NMP (N-methyl-2-pyrrolidone), or ashing with oxygen plasma or the like may be performed.
  • the surface of the high electric field sealing material 2102 can be isotropically recessed to form a desired shape.
  • the gap 3201 that avoids contact between the end portion of the chip 2300 and the inner wall of the carbon jig 3101 is formed, the problem of fixation can be avoided. Note that FIG. 32 shows a cross section of one end of the chip, but the gap 3201 is formed around the four ends of the chip.
  • the high electric field sealing material 2102 shown in FIG. 1 and FIG. 32 a material composed of one or more of polyamide imide resin, polyether amide imide resin, and polyether amide resin is used. Used a combination of polyetheramide resin and polyimide resin.
  • the dielectric breakdown electric field strength of the high electric field sealing material is 230 kV / mm, which is more than 10 times that of silicone gel.
  • the viscosity of the resin was adjusted to a range in which it became a paste for application to a desired film thickness.
  • a SiC diode having a withstand voltage of 3.3 kV is used.
  • the configuration on the termination region of the chip 2300 includes layers 1401 and 1701 mainly composed of silicon oxide, and a polyimide film (organic insulating film) 1801 as a protective film thereon. Is formed with a thickness of 10 ⁇ m.
  • a high electric field sealing material 2102 is formed so as to be laminated thereon.
  • a high voltage product with a withstand voltage of 3.3 kV is targeted.
  • the film thickness of the high electric field sealing material depends on the design of the termination region. Can be made thin, at least 20 ⁇ m or more is sufficient.
  • FIG. 33 shows an enlarged top view of the insulating substrate 501.
  • 4 chips of Si-IGBT 3301 and 10 chips of SiC diode 2300 are mounted and connected by bonding wires 503.
  • a common emitter (source) circuit pattern 3303, a common emitter (source) main terminal contact 3304, and the like are formed on the insulating substrate 501.
  • Enlarged views of the SiC diode 2300 are as shown in FIGS. 1 and 23, and a termination region 1301 is arranged outside the electrode metal layer 1601 on the surface side.
  • the high electric field sealing material 2102 is formed so as to completely cover the termination region 1301.
  • Fig. 34 shows the appearance of the module.
  • Four insulating substrates 501 are mounted in the module.
  • the module includes an electrode main terminal 3401, a case 3402, a cover 3403, and the like.
  • the chip and insulating substrate 501 including the termination region 1301 are sealed with a silicone gel 505 inside the case.
  • the film thickness of the high electric field sealing material 2102 on the termination region 1201 is at least 50 ⁇ m between the points AB in FIG. 36 covering the main region (for example, directly above the termination region 1301). Above, preferably 80 ⁇ m or more is required. On the other hand, since the stress increases and problems such as cracks occur even if the film thickness of the high electric field sealing material 2102 is too thick, the thickness is desirably 500 ⁇ m or less.
  • a reliability test was conducted on 20 completed power modules. As a result of direct current and alternating current blocking tests at 175 ° C. and high temperature and high humidity tests at 175 ° C. conducted with a voltage of 3.3 kV applied in the reverse direction, fluctuations in characteristics such as avalanche breakdown voltage are as small as several tens of volts at most. There was no change.
  • the conventional module includes about 5% of modules in which the avalanche breakdown voltage fluctuates or the leakage current increases by about 100 V. Therefore, the power module according to the manufacturing method and structure of the present embodiment has the conventional manufacturing method and structure. It was found to have higher reliability than the power module. As a result, the reliability of the inverter using SiC to which the power module was applied could be improved.
  • the TAT of the manufacturing process can be shortened because the high electric field sealing material is formed at the stage of the semiconductor substrate instead of individual chips after mounting. Reduced disposal costs due to defective formation and simplified inspection process were also achieved.
  • a structure and manufacturing method of a full SiC module having a breakdown voltage of 3.3 kV, a current capacity of 1200 A, an SiC-MOS as a switching element group, and an SiC diode as a diode element group will be described.
  • the external appearance of the module and the case structure are the same as those in the first embodiment, and are omitted.
  • FIG. 37 shows a layout of the insulating substrate 501.
  • a SiC-MOS 3701 and a SiC diode 2300 are mounted on the insulating substrate 501.
  • the presence of the gate electrode pad 3702 is different from the SiC diode 2300.
  • FIG. 38 shows a top view of the SiC-MOS chip 3701.
  • the gate pad 3901 is arranged in the center in consideration of equalization of the gate wiring.
  • the gate electrode pad 3702 may be disposed closer to the end of the electrode in order to minimize the ineffective area due to the gate electrode pad. In other words, the gate electrode pad 3702 can be shifted to a position that does not exceed the outer edge 401 on the side of the region where the high electric field sealing material is formed.
  • the present invention can also be applied to a configuration of a full SiC module made of only SiC-MOS using an SiC-MOS built-in diode without using an SiC diode.
  • an SiC hybrid module having a withstand voltage of 4.5 kV, a current capacity of 1800 A, an SiC-IGBT as a switching element group, and an SiC diode as a diode element group will be described.
  • FIG. 39 shows the section of the diode element manufacturing process, omitting the external appearance and case structure of the module because they are the same as in the first embodiment.
  • a layer mainly composed of silicon oxide is formed on the front and back surfaces of the substrate 1201, and then a layer mainly composed of silicon oxide having a thickness of 1 ⁇ m is formed only on the surface side of the substrate 1201 by plasma CVD.
  • the manufacturing method up to the stage shown in FIG. 14 is described in the first embodiment except that the thickness and concentration of the epi layer 1202 are different and the size and concentration of the termination region 1302 are different because the withstand voltages are different. This is almost the same as the manufacturing method and structure of the SiC diode.
  • FIG. 39 shows a cross section of the diode chip after patterning is performed on the layer 1401 mainly composed of silicon oxide.
  • the layer 1401 mainly composed of silicon oxide has not been extended to the center between the chips at this point, and is based on silicon oxide.
  • the end of the layer 1401 exists inside the center between chips. Electrode metal layers 1601 and 1602 are formed and patterned.
  • FIG. 40 shows a state after the electrode metal layer patterning.
  • a layer 1701 mainly composed of silicon nitride having a thickness of 1 ⁇ m is formed as an upper layer by a plasma CVD method and patterned.
  • FIG. 41 shows a state after patterning the layer 1701.
  • the vernier used for the alignment inspection of the layer 1401 containing silicon oxide as a main component is preferably formed below the layer 1701 containing silicon nitride as a main component. This is because if it is covered with a layer 1701 containing silicon nitride as a main component, it will not disappear even after patterning of the layer 1701 containing silicon nitride as a main component.
  • an organic insulating film layer 1801 mainly composed of polyimide having a thickness of 10 ⁇ m is formed and patterned.
  • FIG. 42 shows a state after patterning of the layer 1801.
  • the distance between the end of the inorganic insulating film layer 1701 and the center between the adjacent chips is 75 ⁇ m.
  • the distance between the end portion of the organic insulating film layer 1801 and the center between the adjacent chips is 45 ⁇ m.
  • a structure and manufacturing method of a full SiC module having a breakdown voltage of 3.3 kV, a current capacity of 1200 A, an SiC-MOS as a switching element group, and an SiC diode as a diode element group will be described. Since the external appearance and the case structure of the module are the same as those in the first embodiment, they are omitted, and a cross section in the manufacturing process of the diode element is shown.
  • FIG. 43 shows a cross section in which electrode metal layers 1601 and 1602 are formed and patterned, and then a layer 1801 mainly composed of polyimide having a thickness of 10 ⁇ m is formed and patterned.
  • an SiC hybrid module having a breakdown voltage of 3.3 kV, a current capacity of 1800 A, an Si-IGBT as a switching element group, and an SiC diode as a diode element group will be described. Since the external appearance and the case structure of the module are the same as those in the first embodiment, they are omitted, and the cross section in the manufacturing process of the diode element is shown. The manufacturing method up to the stage shown in FIG. 17 is almost the same as the manufacturing method and structure of the SiC diode described in the first embodiment.
  • a layer 4601 mainly composed of silicon nitride was deposited on the upper layer by a plasma CVD method and patterned.
  • FIG. 44 shows a state after the layer 4601 patterning.
  • the vernier used for the alignment inspection of the layers 1701 and 1401 containing silicon oxide as the main component is preferably formed below the layer 4601 containing silicon nitride as the main component. This is because if it is covered with the layer 4601 mainly containing silicon nitride, it will not disappear even after patterning of the layer 1701 mainly containing silicon nitride.
  • a cross section of the diode at this stage is shown in FIG.
  • FIG. 45 is a cross section in which a layer 1801 mainly composed of polyimide having a thickness of 9 ⁇ m is formed and patterned.
  • an SiC hybrid module having a breakdown voltage of 1.7 kV, a current capacity of 800 A, an Si-IGBT as a switching element group, and an SiC diode as a diode element group will be described.
  • FIG. 46 shows the section of the diode element manufacturing process, omitting the external appearance and the case structure of the module because they are the same as in the first embodiment.
  • the manufacturing method up to the stage shown in FIG. 17 is described in the first embodiment except that the thickness and concentration of the epi layer 1202 are different and the size and concentration of the termination region 1302 are different because the withstand voltages are different. This is almost the same as the manufacturing method and structure of the SiC diode.
  • FIG. 49 shows a cross section of the diode at this stage.
  • the pattern shape of the layer 4601 mainly composed of silicon nitride is different from that of the fourth Toze diode, and in this embodiment, the layer 4601 mainly composed of silicon nitride is extended to a position closest to the chip end.
  • the layers 1701 and 1401 mainly composed of lower silicon oxide are covered.
  • FIG. 47 shows a cross section in which a layer 1801 mainly composed of polyimide having a thickness of 8.5 ⁇ m is formed and patterned.
  • FIG. 51 shows a section in the diode element manufacturing process.
  • the manufacturing method up to the stage shown in FIG. 16 is almost the same as the manufacturing method and structure of the SiC diode described in the first embodiment, except that the structure, dimensions, and concentration of the termination region 1302 are different.
  • a JTE type termination was formed in the diode of this embodiment.
  • a layer 1701 mainly composed of silicon oxide having a thickness of 2 ⁇ m is deposited by plasma CVD on the electrode layers 1601 and 1602 and the like, and the layers 1701 and 1401 mainly composed of silicon oxide are patterned.
  • FIG. 48 shows the state after patterning of the layers 1701 and 1401.
  • the difference from the fifth embodiment is that the layers 1701 and 1401 mainly composed of silicon oxide are extended closer to the end of the chip.
  • FIG. 49 is a cross section after patterning. Subsequent steps similar to those of the first embodiment were performed by using this diode instead of the diode of FIG. Dicing was performed after forming the high electric field sealing material layer 2102 to divide the substrate into chips.
  • Fig. 50 shows a state after division. Similar to the first embodiment, the portions 1701 and 1401 mainly composed of silicon oxide do not exist at the portion where the dicing blade contacts, but a part of the high electric field sealing material layer 2102 is mainly composed of silicon oxide. It differs from the first embodiment in that it is in contact with the layers 1701 and 1401 as components.
  • the distance from the ends of the layers 1701 and 1401 mainly composed of silicon oxide to the end of the chip is about 30 ⁇ m. Since a dicing blade having a width of 50 ⁇ m was used, the distance from the ends of the layers 1701 and 1401 mainly composed of silicon oxide to the center of the adjacent chip was set to 55 ⁇ m.
  • a reliability test was conducted on 20 completed power modules. As a result of DC blocking test at 175 ° C. performed by applying a voltage of 3.0 kV in the reverse direction, AC blocking test at 175 ° C. performed by applying 3.5 kV, high temperature and high humidity test at 175 ° C., avalanche breakdown voltage, etc.
  • the variation in characteristics was as small as about several tens of volts, and there was no variation in leakage current.
  • the conventional module includes about 5% of modules in which the avalanche breakdown voltage fluctuates or leak current increases by about 100 V. Therefore, the power module according to the manufacturing method and structure of the present invention depends on the conventional manufacturing method and structure. It was found to have higher reliability than the power module. As a result, the reliability of the inverter using SiC to which the power module was applied could be improved.
  • the distance from the ends of the layers 1701 and 1401 mainly composed of silicon oxide to the chip end is 30 ⁇ m. However, if the distance is 10 ⁇ m or more, the same effect as the present embodiment is achieved. Is obtained. This distance is desirably 300 ⁇ m or less in consideration of the cost increase due to chip expansion.
  • FIG. 53 shows a cross section of the diode element in the manufacturing process.
  • the manufacturing method up to the stage shown in FIG. 16 differs from the first embodiment except that the thickness and concentration of the epi layer 1202 are different and the structure, size, and concentration of the termination region 1302 are different because the withstand voltages are different. This is almost the same as the manufacturing method and structure of the SiC diode described above.
  • the diode of this embodiment was formed with a combination of FLR type and JTE type.
  • FIG. 51 shows a cross section of the diode chip after patterning the layer 1401 mainly composed of silicon oxide.
  • the layer 1401 mainly composed of silicon oxide has not been extended to the center between the chips at this point, and is based on silicon oxide.
  • the end of the layer 1401 exists inside the center between chips. Electrode metal layers 1601 and 1602 are formed and patterned.
  • FIG. 52 shows a state after patterning.
  • a layer 1701 mainly composed of silicon nitride having a thickness of 0.5 ⁇ m is formed as an upper layer by a plasma CVD method and patterned.
  • a layer 1701 mainly composed of silicon nitride extends more to the end of the chip.
  • a layer 1801 mainly composed of polyimide having a thickness of 7.5 ⁇ m was formed and patterned.
  • FIG. 54 is a cross section after patterning. Subsequent steps similar to those of the first embodiment were performed by using this diode instead of the diode of FIG. Dicing was performed after forming the high electric field sealing material layer 2102 to divide the substrate into chips.
  • Fig. 55 shows the state after division. Similar to the first embodiment, the layer 1401 containing silicon oxide as a main component and the layer 1701 containing silicon nitride as a main component do not exist at the portion where the dicing blade is in contact. This is different from the first embodiment in that a part of is in contact with the layer 1401 mainly composed of silicon oxide.
  • the distance from the end of the layer 1401 containing silicon oxide as the main component to the end of the chip is about 25 ⁇ m. Since a dicing blade having a width of 40 ⁇ m was used, the distance from the end of the layer 1701 mainly composed of silicon oxide to the center of the adjacent chip was set to 45 ⁇ m.
  • a reliability test was conducted on 30 completed power modules. As a result of DC blocking test at 175 ° C. performed by applying a voltage of 5.5 kV in the reverse direction, AC blocking test at 175 ° C. performed by applying 6.5 kV, high temperature and high humidity test at 175 ° C., avalanche breakdown voltage, etc. The variation in characteristics was as small as about several tens of volts, and there was no variation in leakage current.
  • a highly reliable power module can be realized by the manufacturing method and structure of the present invention. Furthermore, the reliability of the inverter using SiC to which the power module was applied could be improved.
  • a structure and manufacturing method of a full SiC module having a breakdown voltage of 3.3 kV, a current capacity of 1800 A, an SiC-IGBT as a switching element group, and an SiC diode as a diode element group will be described. Since the external appearance and the case structure of the module are the same as those in the first embodiment, they are omitted, and FIG. 56 shows a cross section in the diode element manufacturing process.
  • the manufacturing method up to the stage shown in FIG. 16 is almost the same as the manufacturing method and structure of the SiC diode described in the first embodiment, except that the structure, dimensions, and concentration of the termination region 1302 are different.
  • the diode of this embodiment was formed with a combination of FLR type and JTE type.
  • FIG. 56 shows a cross section of the diode chip after patterning is performed on the layer 1401 mainly composed of silicon oxide.
  • the layer 1401 mainly composed of silicon oxide has not been extended to the center between the chips at this point, and is based on silicon oxide. The end of the layer 1401 exists inside the center between chips.
  • the layer 5601 mainly containing silicon oxide is separated from the layer 1401 mainly containing silicon oxide in a scribe region near the center between the chips.
  • a vernier of this layer was formed with the layer 5601 mainly composed of divided silicon oxide, and the misalignment in the photolithography process was inspected using this vernier.
  • Electrode metal layers 1601 and 1602 are formed and patterned.
  • FIG. 57 shows the patterning result.
  • a layer 1701 mainly composed of silicon nitride having a thickness of 0.5 ⁇ m is formed as an upper layer by a plasma CVD method and patterned.
  • FIG. 58 shows a state after patterning of the layer 1701. Further, a layer 1801 mainly composed of polyimide having a thickness of 3.5 ⁇ m is formed and patterned.
  • FIG. 59 is a cross section obtained by patterning the layer 1801. This diode was used in place of the diode of FIG. 1, and the subsequent steps similar to those of the first embodiment were performed. Dicing was performed after forming the high electric field sealing material layer 2102 to divide the substrate into chips.
  • FIG. 60 shows a state after chip separation.
  • the layer 5601 mainly composed of silicon oxide is pulverized by a die-sink blade and does not exist in the diode chip shown in FIG. Even if an inorganic insulating film such as the layer 5601 mainly composed of silicon oxide is formed at an intermediate stage of the diode manufacturing process so as to be scraped off by a dicing blade, there is no problem as long as it is removed by dicing.
  • a highly reliable diode and power module can be realized by the manufacturing method and structure of the present invention. Furthermore, the reliability of the inverter using SiC to which the power module was applied could be improved.
  • the essence of this invention is that the high electric field sealing material used for the semiconductor chip using a wide band gap semiconductor is required to a chip edge part (or center between chips).
  • the SiC hybrid module which is a combination of the Si-IGBT and the SiC diode, or a full SiC module in which the SiC-MOS is used alone or in combination with the SiC diode.
  • PN diode, MOS, JFET, bipolar transistor Njisuta it is also effective in combination other technologies element such as IGBT.
  • the breakdown electric field strength of the sealing material such as silicone gel for sealing the wide band gap semiconductor chip having high breakdown strength even in the high electric field region near the chip can be relaxed so as not to exceed the value, and the reliability of power semiconductors using SiC and devices using the same can be improved.
  • the high electric field sealing material is collectively formed at the stage of the semiconductor substrate, not the individual chips after mounting, so that the TAT of the manufacturing process can be shortened.
  • the TAT of the manufacturing process can be shortened.
  • the present invention is not limited to the above-described embodiment, and includes various modifications.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • source and drain of the transistor may be switched when a transistor with a different polarity is used or when the direction of current changes during circuit operation. Therefore, in this specification, the terms “source” and “drain” can be used interchangeably.
  • Electrode and “wiring” do not functionally limit these components.
  • an “electrode” may be used as part of a “wiring” and vice versa.
  • the terms “electrode” and “wiring” include a case where a plurality of “electrodes” and “wirings” are integrally formed.
  • Electrode metal layer 302 Termination area
  • region 310 The layer which has silicon oxide as a main component 311 Electrode metal layer 312 Inorganic material protective film 313 Polyimide layer 402 High electric field sealing material 501 Insulating substrate 503 Bonding wire 505 Silicone gel 701 High electric field sealing material 702 Dispenser nozzle 901 Scribe region 1101 Dicing blade 1201 SiC substrate 1202 Epi layer 1301 Termination region 1302 p region 1401 Mainly composed of silicon oxide Layers 1402 and 1403 Openings of layers mainly composed of silicon oxide 1601 and 1602 Electrode metal layers 1701 Layers mainly composed of silicon oxide 801 Polyimide layer 1901 Nickel silicide layer 2001 Electrode metal layer 2102 High electric field sealing material 2201 Dicing blade 2300 SiC diode chip 3102 Contact portion between the carbon jig and the high electric

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Abstract

　ワイドバンドギャップ半導体装置において，縮小された電界強度の高いターミネーション領域に対応した端部膜厚の厚い耐高電界封止材を形成すると共に，製造工程の精度向上と短時間化をはかる。　ワイドギャップ半導体を用いた半導体装置において，半導体基板と電極メタル層，または，電極メタル層の上にとの間に延伸している無機絶縁膜層の端部がチップ端部よりも内側に存在し，該チップ端部までを覆う耐高電界封止材層が形成されている。

Description

半導体装置および半導体モジュール
　本発明は，半導体装置に関する。特に，シリコン基板およびシリコンカーバイド基板に用いるパワー半導体装置に関するものである。
　インバータ等の電力変換機器の中で，パワー半導体は整流機能やスイッチング機能を有する主要な構成部品として使われている。パワー半導体の基板材料としては，現在はシリコンが主流であるが，微細化等による性能向上は限界に近づきつつある。このため，シリコンよりもパワー半導体の基板材料としての物性に優れるシリコンカーバイド（ＳｉＣ）を用いたパワー半導体の開発が進んでいる。
　ＳｉＣは，シリコンに対して絶縁破壊電界強度が約一桁高いため，半導体素子の低抵抗化が可能である。絶縁破壊電界強度が大きいと，薄いドリフト層で耐圧を確保出来るからである。また，高耐圧の半導体を実現することも出来る。さらに，熱伝導率がシリコンの約３倍で，かつ高温でも半導体の性質を失い難いことから，高温での使用にも適している。
　インバータを構成するパワーモジュールでは，これに用いられるスイッチング素子と整流素子の内，整流素子の還流ダイオード（フリーホイーリングダイオード）をシリコンからＳｉＣに置き換えたモジュール（ＳｉＣハイブリッドモジュールと呼ばれている）の開発が先行している。整流素子はスイッチング素子に比べて構造と動作が単純で素子開発を進めやすいこと，またスイッチング損失を大幅に低減出来るメリットが明確なことが理由にある。近年では，スイッチング素子もＳｉＣに置き換えたモジュール（フルＳｉＣモジュールと呼ばれている）の開発も進んでおり，さらなる損失低減も実現されている。
　シリコンのＰＮダイオードをＳｉＣのショットキーバリアダイオード（ＳＢＤ：　Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）に置き換えたＳｉＣハイブリッドモジュールでは，リカバリ電流が無いためスイッチング損失が1/10に減るとの報告がある。これは，バイポーラ素子のＰＮダイオードではスイッチング時に蓄積された少数キャリアがリカバリ電流として流れるが，ユニポーラ素子のＳＢＤでは少数キャリアの蓄積が無いためである。ＳＢＤの欠点としては，逆方向のリーク電流が大きいことが挙げられる。この問題を解決するために，アクティブ領域のエピ層が形成された基板表面の一部に，ｐ領域を形成したＪＢＳ（Ｊｕｎｃｔｉｏｎ　Ｂａｒｒｉｅｒ　Ｓｃｈｏｔｔｋｙ）構造を採用する場合が多い。整流素子に加えてスイッチング素子も，シリコンのＩＧＢＴ（以下Ｓｉ－ＩＧＢＴ）をＳｉＣのＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）に置き換えたフルＳｉＣモジュールでは，損失低減効果はさらに大きくなる。バイポーラ素子のＳｉ－ＩＧＢＴをユニポーラ素子のＳｉＣ－ＭＯＳで置き換えることで，シリコンＰＮダイオードをＳｉＣのＳＢＤに置き換えた場合と同じ原理によってスイッチング損失を低減出来るためである。フルＳｉＣモジュールでは，さらにＳＢＤを省略してＭＯＳが内蔵するボディーダイオードで整流機能まで受け持つ方式も存在する。
　なお，シリコンでもＳＢＤやＭＯＳを製造可能だが，耐圧を高めるためにドリフト層（ボディ層）の厚みを増すと抵抗が高くなり実用的ではない。絶縁破壊電界強度が大きいため，薄いドリフト層で耐圧を確保出来る低抵抗なＳｉＣを用いることで，耐圧６００Ｖ～６．５ｋＶ超といった従来のシリコンによるＳＢＤやＭＯＳを適用できなかった高耐圧領域までユニポーラ素子のＳＢＤやＭＯＳを適用することが可能となる。
　ＳｉＣは前述のように絶縁破壊電界強度が高いため，チップ内部の電界強度を高めた設計が可能で，チップ周辺の電界緩和領域（ターミネーション領域と呼ばれている）を縮小すれば，小面積で低コストのチップを実現出来る。従来のシリコンと比べると，チップに接するパッケージの封止材に加わる電界の強度も高くなるため，ＳｉＣチップ用の封止材には絶縁破壊強度の高さが求められる。チップのターミネーション領域の直上では，例えばシリコンの場合には実装後にはシリコーンゲル等で封止がなされるが，ＳｉＣの場合には電界強度がシリコーンゲルの耐電界（絶縁破壊電界強度）を超えてしまう場合があり，チップとシリコーンゲルの間に耐高電界封止材を挿入する方法が開示されている（特許文献１）。高電界封止材の膜厚は，少なくとも５０μｍ以上，必要となる場合が多い。この方法によれば，ＳｉＣチップのターミネーション領域付近で，シリコーンゲル中の電界強度を耐電界の範囲内に抑えることが出来るため，ＳｉＣを用いたパワー半導体やそれを適用した機器の信頼性を向上出来る。
特開２０１３－１９１７１６号公報 特開２０１４－１１０２７７号公報
　特許文献１記載の方法において，チップのターミネーション領域近傍の封止材中の電界強度を緩和する技術には以下の課題があった。
　１つめの課題は，チップ端部での耐高電界封止材の形状に起因している。図２と図３を用いて説明する。
　なお、以後単にチップ端部といった場合には、ダイシング後のチップ端部のことをいうものとし、チップ間中心といった場合には、ダイシング前の基板状態において、ダイシング後にチップ端部となるチップ同士の境界線をいうものとする。チップ間中心はダイシングブレード等で加工される領域（スクライブ領域）と重なる。また、ダイシングによる加工により、通常チップ端部はチップ間中心より若干チップ内部側にずれる。
　図２はＳｉＣを用いたパワー半導体モジュールを構成するＳｉＣダイオードチップの１つについての上面図である。ＳｉＣダイオードチップ１０００には、電極３０１の周辺にターミネーション領域３０２がある。
　図３は図２の構造の断面図を示す。図３（ｂ）は，図３（ａ）の端部を拡大した図である。
　図４は、図３の構造に，耐高電界封止材４０２の形成領域４０１（点線は領域の外縁を示す）を重ねたものである。図４（ａ）が上面図で，図４（ｂ）が断面図である。図４（ｂ）の構成は、耐高電界封止材４０２以外は、図３（ａ）と同じである。
　図２から図４に示すチップ１０００にはダイオードが形成されている。電極３０１の周辺にターミネーション領域３０２があり，チップ上面に接するターミネーション領域の電界を緩和するために，図４に示すように耐高電界封止材４０２が配置されている。
　図３（ｂ）を用いて，ダイオードチップ１０００の細部について説明する。高濃度の窒素が導入されたｎ型ＳｉＣ基板３０３の表面には，窒素を導入したエピ層３０４が形成されている。基板３０３とエピ層３０４との間には，バッファ層と呼ばれる厚さ１μｍのｎ型エピ層が形成されているが，図では省略した。
　耐圧３．３ｋＶダイオードのエピ層３０４には，例えば窒素濃度３．０Ｅ１５／ｃｍ３，厚さ３０μｍのエピ層が用いられる。裏面電極はニッケル珪化物層３０５と，基板側からニッケル，チタン，金を積層したメタル積層膜３０６から成る。
　ターミネーション領域３０２には，ＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）型，ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）型，あるいはそれらを組合せた型等のターミネーションが形成されている。周知のフォトリソグラフィ技術と，イオン注入技術によって形成されるのが一般的である。ターミネーション領域３０２の内側には，ｐ型域３０７が形成されるのが一般的である。ターミネーション領域３０２とｎ型領域３０８の間隔は，１０μｍとした。中央部のアクティブ領域のエピ層表面３１４の一部には，ＪＢＳ構造を形成するためのｐ領域が設けられているが，図では省略した。
　ターミネーション領域３０２の外側には，チャネルストッパ層となるｎ型領域３０８が形成されている。熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法によって形成された酸化シリコンを主成分とする層３１０に，周知のフォトリソグラフィ技術やエッチング技術を用いてパターニングが施されており，その一部分において基板に接するように電極メタル層３０１，３１１が形成される。
　電極層３０１は，ダイオードの表面電極となり，電極メタル層３１１は，チャネルストッパ部の電極となる。酸化シリコンを主成分とする層３１０は，熱酸化による層とＣＶＤ法による層を積層して形成してもよい。電極メタル層３０１の一部を除き，無機材料保護膜３１２と有機材料であるポリイミドを主成分とする層３１３がチップ１０００表面を被覆している。無機材料保護膜３１２は，酸化シリコンや窒化シリコンを主成分とする層，もしくはそれらを積層して形成するのが一般的である。図３に示すダイオードチップ１０００では，酸化膜を主成分とする層３１０や無機材料保護膜３１２は，チップ端部まで延伸している。
　従来技術による耐高電界封止材４０２の形成は，チップを絶縁基板にマウントした状態で行っている。
　図５には，図２～図４に示したチップ１０００を、上下に配線メタル層５０６を有する絶縁基板５０１にハンダ５０２を用いて実装し，ワイヤ５０３を接合し，封止材であるゲル５０５で覆ったＳｉＣダイオードチップの断面を示している。絶縁基板５０１には，ＳｉＣダイオードの他，Ｓｉ－ＩＧＢＴチップも搭載されるが，図５はＳｉＣダイオードチップ１０００を搭載した部分の図である。５０７はワイヤボンディングの接合部、５０８は接合部のヒールの立ち上がり部である。
　図５に示すチップ１０００断面の図で，耐高電界封止材４０２の端部５０４の形状は，塗布による形成に起因して，裾を引いたテーパー形状となる。このため，特にチップ１０００の外周部の近傍で膜厚が薄く，ＳｉＣからの電界が強い空間領域を十分に覆えない問題がある。ターミネーション領域３０２の幅を十分に広く設計すればこの領域の電界は弱くなるが，その場合にはチップ面積が増加し，高コストとなってしまう。ＳｉＣの優れた材料物性を活かすためには，ターミネーション領域を縮小した場合に生じる端部上面の電界の強い空間領域を覆うように，耐高電界封止材のチップ端部膜厚を厚く形成出来る方法が必要となる。
　２つめの課題は，製造に要するＴＡＴ（ターンアラウンドタイム）が長いことと，塗布精度の不足に起因するものである。
　図６に一般的なパワー半導体装置の製造フローを示した。ウェハレベルの試験（Ｓ６０１）、ウェハを切断してチップの形成（Ｓ６０２）、チップ単位での試験（Ｓ６０３）を経て、チップを絶縁基板５０１に接合する（Ｓ６０４）。
　耐高電界封止材４０２の塗布工程Ｓ６０５は，チップ１０００を絶縁基板５０１に接合する工程Ｓ６０４の後に実施される。その後、ワイヤボンディング（Ｓ６０６），基板のベースプレートへの搭載（Ｓ６０７）、ケース組み立ておよびゲル充填（Ｓ６０８）を行う。
　図７に、図５の構成を作成するための、塗布工程Ｓ６０５の実施様態を示す。耐高電界封止材材料７０１はディスペンサー等により，絶縁基板５０１上にハンダ付けされたＳｉＣダイオードチップ１０００のターミネーション領域３０２を囲うように塗布され、耐高電界封止材４０２を形成する。絶縁基板５０１上のチップ１０００毎に塗布ノズル７０２の水平位置と高さを調整しつつ，絶縁基板５０１上に搭載した全チップ１０００について繰り返し塗布する必要があり，処理に時間を要する。塗布後に耐高電界封止材の硬化熱処理も必要である。各絶縁基板を数時間熱処理する必要があるため，これも処理に時間を要する工程の一つとなっている。
　また，各チップ１０００は絶縁基板５０１にハンダ５０２でハンダ付けされているが，ハンダはリフロー時に溶融して厚みバラツキや水平方向の移動，回転が生じるため，チップ毎に微妙に位置がずれている。ディスペンサーにチップ位置を光学的に認識して補正を行う機能が搭載されていても，耐高電界封止材４０２の塗布精度の低下を招き易く，精度向上を図ると塗布時間が増加するトレードオフに陥る問題がある。
　上記の問題点はＳｉＣのみならず，Ｓｉよりも絶縁破壊電界強度が高い，ＧａＮやダイヤモンドといったワイドバンドギャップ半導体材料の基板を用いた半導体装置に共通である。
　これらの問題を解決する方法として考えられるのが，チップ１０００周辺のターミネーション領域３０２近傍に配置する耐高電界封止材４０２を，半導体基板（ウェハ）の状態で形成し，必要な熱処理を施し，その後，半導体基板をダイシングしてチップに分割した後に，チップを実装する製造方法である。チップ実装の前に耐高電界封止材を形成する。すなわち，図６において、耐高電界封止材の形成工程Ｓ６０５とチップマウント工程Ｓ６０４を入れ替える製造方法である。
　この製造方法によれば，特にチップ１０００外周端部における耐高電界封止材４０２の膜厚が厚い形状で形成出来るため，チップ１０００端部で高電界となるような面積効率良く縮小された設計のターミネーション構造でも，端部上面の電界の強い空間領域を耐高電界封止材で被覆するようになるので，チップ面積を縮小しコストを低減出来る。
　また，この製造方法においては，耐高電界封止材を実装後の個別チップではなく半導体基板の段階で一括して形成するため，製造工程のＴＡＴを短縮出来る。同時に，各チップが等間隔で傾きが揃った半導体基板の状態で形成することで，耐高電界封止材の形成工程や検査工程の精度も向上出来る。これにより，形成不良による廃棄コストの低減，検査工程の簡略化，ディスペンサー等の形成装置の簡略化が可能となる。
　図８に発明者らが検討した耐高電界封止材の形成工程を含む、主要な工程のフローを示した。この製造方法は，図６と比較して、耐高電界封止材の形成工程Ｓ８０５をチップの絶縁基板へのマウント工程Ｓ８０４とワイヤボンディング工程８０６の間から，ウェハのダイシング工程Ｓ８０２より以前へと移す。
　図９に耐高電界封止材の形成工程Ｓ８０５の実施様態を模式的に示す。
ウェハ（基板）９００状態で、スクライブ領域９０１上とその近傍に耐高電界封止材９０２を形成する。形成方法は，ディスペンサーによってペースト状の耐高電界封止材材料７０１を格子状に塗布して、耐高電界封止材９０２を形成することで行う。スクライブ領域９０１で囲まれる１つが、ダイシング後にチップ１０００となる。
　ダイシング後に耐高電界封止材４０２を形成する図６の方法では，チップ１０００毎にハンダ付けのバラツキからチップの傾きや面内位置，回転などに起因する位置のズレがあり，塗布を行うディスペンサーに高精度な位置補正技術が必要であった。塗布量はノズルと対象物の距離に敏感なため，画像認識によるノズルの面内位置補正に加えて，センサによってチップまでの距離を検出して傾きを補正して塗布する機能を備える必要があった。しかし，図９で示した方法においては，基板９００全体に対する位置合わせを最初に一度行うだけで，あとは面内位置を画像により適切に認識するだけで，高さ調整機能を必要とせずに高精度での塗布が可能となる。塗布装置が簡略化出来る上に，塗布処理における認識時間やチップ毎のノズル７０２の移動にかかる時間が削減されるため，製造時間の短縮も実現する。
　耐高電界封止材の塗布後には，硬化のための熱処理を行う。この熱処理によって後続のチップマウント工程の高温熱処理においても脱ガスを抑制することが可能になる。
　図１０には、図９の基板９００の部分拡大上面図を示す。耐高電界封止材の塗布は，基板のスクライブ領域９０１に沿って格子状に行うことで，図１０に示すようにクライブ領域の横方向と縦方向の交差箇所１００１で余剰の封止材材料７０１が拡がって，ターミネーション領域のコーナ部分１００２を効果的に覆うことが出来る。熱硬化の後，図８に示すように基板状態での特性検査工程Ｓ８０１を行う。耐高電界封止材の硬化が終了した基板をスクライブ領域９０１に沿ってダイシングする（Ｓ８０２）。
　図１１にダイシング工程を模式的に示した。ブレード１１０１がスクライブ領域９０１上を相対的に移動してダイシングする。なお，基板状態での特性検査工程Ｓ８０１は，耐高電界封止材の形成工程Ｓ８０５前に実施することも可能である。続いて，必要に応じて，チップ１０００とした状態での特性テストＳ８０３を行い，絶縁基板にチップを接合する工程Ｓ８０４に進む。チップの接合はここでは高温ハンダを用いるため，最大３５５℃の還元性雰囲気中での熱処理を行う。接合したチップの電極上にワイヤボンディングを実施する工程Ｓ８０６が続く。次に，絶縁基板をヒートシンクに接続されるモジュール底面となるベースプレートに接合する工程Ｓ８０７と，ケース接着やゲル封入等のモジュールアセンブリ工程一式Ｓ８０８を経ると，ＳｉＣハイブリッドパワーモジュールの組立工程が完成する。
　発明者らは，まず，上記の製造方法を検討したが，上記の製造方法で従来構造の半導体装置を形成した基板をダイシングすると，ダイシング時に問題が発生することが明らかとなった。図８の工程において、処理Ｓ８０５で形成した厚い耐高電界封止材を処理Ｓ８０２でダイシングすると，耐高電界封止材の下部に存在する酸化シリコンを主成分とする層との間で，耐高電界封止材が剥離してしまう不良が多発した。この不良の詳細については、実施例中で比較例として後述する。ブレードに超音波を加えながらダイシングすることが可能な超音波ダイサーによるダイシングも試みたが，様々な条件でダイシングを実施しても，耐高電界封止材の剥離を完全には防止出来なかった。耐高電界封止材を半導体基板の段階で一括して形成し，その後ダイシングする製造方法を採用するためには，半導体装置の構造と製造方法に工夫が必要であることが分かった。
　なお、半導体基板上にスピン塗布法により樹脂膜を形成し，これにパターニングを施した後，樹脂膜と半導体基板の積層構造をダイシングして形成される半導体装置が開示されている（特許文献２）。この方法により，厚さ１０μｍ程度の膜厚の樹脂膜と半導体基板を一括してダイシングすることは可能であるが，本発明のような厚さが５０μｍ以上である耐高電界封止材を用いた半導体装置にそのまま適用することは出来ない。
　以上の問題点を鑑みて，発明者らは，以下に述べる新たな半導体装置の構造を提案するに至った。
　本発明の一側面は、ワイドギャップ半導体素子が形成された半導体チップで構成される半導体装置である。この半導体チップは，半導体基板と，半導体基板に形成された電極メタル層と，半導体基板と前記電極メタル層との間，または，電極メタル層の上に延伸し，端部が半導体チップ端部よりも内側に存在する無機絶縁膜層と，電極メタル層の一部を除き，半導体チップ端部までを覆う耐高電界封止材層と，を有する。
　本発明の他の側面は、半導体ウェハからダイシングによって切り出される，半導体素子が形成された半導体チップで構成される半導体装置である。この導体チップは，半導体基板と，半導体基板に形成されたメタル層と，メタル層に接して形成された無機絶縁膜層と，半導体チップ端部を少なくとも覆う耐高電界封止材層を有し，ダイシングによる切断面には，無機絶縁膜層が存在しないように構成される。
　本発明のさらに他の側面は、上記の半導体装置を用いて構成した半導体モジュールあるいは、これを用いた電力変換装置等である。一例をあげれば、ワイドギャップ半導体を用いた半導体装置と、半導体装置が搭載される基礎基板と、半導体装置および基礎基板を格納する筐体を有するモジュールである。半導体装置は，半導体基板と、半導体基板に形成された電極メタル層と，半導体基板と電極メタル層との間に延伸している無機絶縁膜層を備える半導体チップを有し，無機絶縁膜層の端部が半導体チップ端部よりも内側に存在し，半導体チップ端部に達する耐高電界封止材層が形成されていることを特徴とする。
　本発明のさらに他の側面は、半導体ウェハからダイシングによって切り出される，半導体素子が形成された半導体チップで構成される半導体装置の製造方法である。この方法では、導体チップを切り出す半導体基板（ウェハ）は，半導体基板と，半導体基板に形成されたメタル層と，メタル層に接して形成された無機絶縁膜層と，半導体チップ端部を少なくとも覆う耐高電界封止材層を有し，ダイシングによる切断部分には，無機絶縁膜層が存在しないように構成される。
　本発明の他の側面である半導体装置は，ワイドバンドギャップ半導体装置において，ＳｉＣ層と電極メタル層の間に延伸している酸化シリコン層等の無機絶縁膜層の端部が，チップ端部よりも内側に存在し，耐高電界封止材の層が該チップ端部までを覆う構造を有する。
　具体的な構成の例を例示すると、チップの一部の領域では，ポリイミド樹脂を主成分とする樹脂層と耐高電界封止材の層の２層構造が形成されている場合がある。好ましい例では、耐高電界封止材の層は，ＳｉＣ層，電極メタル層，ポリイミド樹脂を主成分とする樹脂層の少なくとも一層と接する部分を有するが，酸化シリコン層等の無機絶縁膜層と接する部分は有さない。また、他の好ましい例では、チップ周辺のターミネーション領域近傍に形成する耐高電界封止材の断面が，チップ外周端部で少なくとも一部が略垂直（８０～１００度）な形状を有し，チップ内部端側では内側に向けて膜厚が減少する形状を有する。
　具体的な材料の選択を例示すれば、耐高電界封止材の主成分としては，ポリアミドイミド樹脂，ポリエーテルアミドイミド樹脂，ポリエーテルアミド樹脂の中から一種あるいは複数で構成した材料を用いる。
　また，具体的な製法の例を示すと、前記構造を実現するため，ＳｉＣ層と電極メタル層の間に延伸している酸化シリコン層等の無機絶縁膜層の端部が，チップ端部よりも内側に存在するようにチップを製造し，チップ周辺のターミネーション領域近傍に配置する耐高電界封止材を，半導体基板の状態で形成し，熱処理を実施し，ダイシングした後にチップを実装する。
　本発明が提供するワイドバンドギャップ半導体装置においては，チップ外周端部における耐高電界封止材の膜厚が厚い形状で歩留りよく形成出来るため，チップ端部まで高電界となるような面積効率良く縮小された設計のターミネーション構造を適用することが可能となる。
本発明の代表的な実施例１のチップ断面図である。 課題を説明するために示すＳｉＣチップの上面図である。 課題を説明するために示すＳｉＣチップの断面図である。 課題を説明するために示す耐高電界封止材の形成領域を重ねたＳｉＣチップの上面図である。 課題を説明するために示す実装状態の断面図である。 従来技術における耐高電界封止材の塗布工程フローの流れ図である。 従来技術での塗布工程の説明断面図である。 本発明の検討に用いた耐高電界封止材の塗布工程フローの流れ図である。 本発明の検討に用いた耐高電界封止材の形成工程斜視図である。 本発明の検討に用いた耐高電界封止材の形成工程の上面図である。 本発明の検討に用いたチップのダインシング工程の斜視図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１によるＳｉＣダイオード製造工程の断面図である。 実施例１の基板状態での耐高電界封止材形成の断面拡大図である。 実施例１による基板をダイシングする工程の断面拡大図である。 実施例１のチップのダインシング工程後の断面拡大図である。 比較例によるＳｉＣチップの断面図である。 比較例によるチップのダインシング工程後の断面拡大図である。 比較例によるＳｉＣチップの断面図である。 比較例によるチップのダインシング工程後の断面拡大図である。 実施例１の実装状態の説明図である。 実施例１の耐高電界封止材の一部が凹形状の場合の断面説明図である。 実施例１の耐高電界封止材の一部が凸形状の場合の断面説明図である。 実施例１で耐高電界封止材がカーボン治具と固着する場合の断面説明図である。 実施例１でカーボン治具と本発明のチップの固着を回避する構造の断面説明図である。 実施例１Ｓｉ－ＩＧＢＴを用いる絶縁基板の拡大上面図である。 実施例１のモジュール外観の説明斜視図である。 ケースの説明断面図である。 本発明のチップのターミネーション領域近傍の構造の拡大断面図である。 実施例２によるＳｉＣ－ＭＯＳを用いる絶縁基板の拡大上面図である。 実施例２によるゲート電極パッドを中央配置したＳｉＣ－ＭＯＳの拡大上面図である。 本発明によるＳｉＣダイオード製造工程の断面図である。 本発明によるＳｉＣダイオード製造工程の断面図である。 本発明によるＳｉＣダイオード製造工程の断面図である。 本発明によるＳｉＣダイオード製造工程の断面図である。 実施例４によるＳｉＣダイオード製造工程の断面図である。 実施例５によるＳｉＣダイオード製造工程の断面図である。 実施例５によるＳｉＣダイオード製造工程の断面図である。 実施例６によるＳｉＣダイオード製造工程の断面図である。 実施例６によるＳｉＣダイオード製造工程の断面図である。 実施例７によるＳｉＣダイオード製造工程の断面図である。 実施例７によるＳｉＣダイオード製造工程の断面図である。 実施例７によるＳｉＣダイオード製造工程の断面図である。 実施例８によるＳｉＣダイオード製造工程の断面図である。 実施例８によるＳｉＣダイオード製造工程の断面図である。 実施例８によるＳｉＣダイオード製造工程の断面図である。 実施例８によるＳｉＣダイオード製造工程の断面図である。 実施例８によるＳｉＣダイオード製造工程の断面図である。 実施例９によるＳｉＣダイオード製造工程の断面図である。 実施例９によるＳｉＣダイオード製造工程の断面図である。 実施例９によるＳｉＣダイオード製造工程の断面図である。 実施例９によるＳｉＣダイオード製造工程の断面図である。 実施例９によるＳｉＣダイオード製造工程の断面図である。
　実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。
　以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略することがある。
　図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。
　本発明の第一の実施例として，耐圧３．３ｋＶで電流容量１２００Ａの，スイッチング素子群としてのＳｉ－ＩＧＢＴと，ダイオード素子群としてのＳｉＣダイオードが搭載されたＳｉＣハイブリッドモジュールの構造と製造方法を示す。
　始めに，本発明で適用した製造方法に適したＳｉＣダイオードの構造と製造方法を説明する。
　図１２に，表面に窒素を導入したエピ層１２０２が形成された，高濃度の窒素が導入されたｎ型ＳｉＣ基板１２０１を示す。図示された領域がダイオード１チップに相当する。基板１２０１は，オフ角が４°の直径１５０ｍｍのＳｉＣ基板であり，表面がＳｉ面，裏面がＣ面である。耐圧３．３ｋＶダイオードのエピ層１２０２には，例えば窒素濃度３．０Ｅ１５／ｃｍ３，厚さ３０μｍのエピ層が用いられる。ＳｉＣ基板１２０１とエピ層１２０２との間には，バッファ層と呼ばれる厚さ１μｍのｎ型エピ層が形成されているが，図では省略した。
　図１３に示したのは，表面側に周知のフォトリソグラフィ技術や，イオン注入技術によりターミネーション領域１３０１等を形成し，必要な活性化熱処理工程を経たＳｉＣ基板１２０１である。ターミネーション領域１３０１には，ＪＴＥ（Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）型の多段ターミネーションが形成されている。ＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）型，あるいはそれらを組合せた型等のターミネーションを形成してもよい。ターミネーション領域１３０１の幅は，５５０μｍである。ターミネーション領域１３０１の内側にはｐ型域１３０２，ターミネーション領域１３０１の外側には，チャネルストッパ層となるｎ型領域１３０３が形成されている。ターミネーション領域１３０１とｎ型領域１３０３の間隔は，１０μｍとした。中央部のアクティブ領域のエピ層１２０２表面の一部には，ＪＢＳ構造を形成するためのストライプ状のｐ領域が設けられているが，図では省略した。
　活性化熱処理は，カーボン保護膜で基板１２０１の表面を覆って，アルゴン雰囲気中，常圧で，１７００℃，５分間施した。活性化熱処理後にカーボン保護膜を除去し，次に１３００℃酸素雰囲気中で１２０分の熱処理を施し，基板１２０１の表裏面に酸化シリコンを主成分とする層を形成した。希釈したフッ酸中への浸漬により，この膜を除去した後，再度，熱酸化を実施し，基板１２０１の表裏面に酸化シリコンを主成分とする層を形成し，その後，基板１２０１の表面側だけに，プラズマＣＶＤ法により，厚さ１μｍの酸化シリコンを主成分とする層１４０１を形成する。
　図１４は酸化シリコンを主成分とする層１４０１形成後の状態である。層１４０１は，熱酸化による膜上にプラズマＣＶＤ法による膜が積層した構造となっている。プラズマＣＶＤ法による酸化シリコンを主成分とする層の他，窒化シリコンを主成分とする層や，両方を組み合わせた積層膜を用いることも出来る。熱酸化による裏面の膜は，薄いので図示していない。次に，この基板１２０１の表面側の酸化膜に周知のフォトリソグラフィ技術とウェットエッチング技術によりパターニングを施した。
　図１５は、層１４０１パターニング後の基板１２０１の状態である。この時点では，酸化シリコンを主成分とする層１４０１はチップ間中心まで延伸している。ダイオードのアクティブ領域となるチップ中央部１４０２は，正方形状に酸化シリコンを主成分とする層１４０１が除去されており，正方形の一辺の長さは，４ｍｍである。チップ端近くにｎ型領域１３０３とのコンタクトを形成するために開口した溝１４０３の幅は５μｍであり，中央の開口部１４０２を囲むように溝状に開口されている。この上に，下層からチタン，窒化チタン，アルミニウムを主成分とする層を積層した電極メタル層１６０１，１６０２を形成し，パターニングを施す。
　図１６はメタル層パターニング後の状態である。チタン，窒化チタン，アルミニウムを主成分とする層の厚さは，５０ｎｍ，１００ｎｍ，６μｍとした。アルミニウムを主成分とする層には，第２の成分として，１．５重量％のシリコンが含まれている。電極膜１６０１，１６０２はスパッタ法により形成したが，膜形成前に，希フッ酸液に基板を浸漬して，洗浄を実施した。電極層１６０１，１６０２等の上層にプラズマＣＶＤ法により厚さ２μｍの酸化シリコンを主成分とする層１７０１を堆積し，パターニングを施す。
　図１７は、層１７０１パターニング後の状態である。層１７０１はウェットエッチングで加工したが，この際，十分な時間，エッチングすることで，下層の酸化シリコンを主成分とする層１４０１の一部もエッチングした。このため，ＳｉＣ基板１２０１と電極メタル層１６０１との間に延伸している無機絶縁膜層１４０１，１７０１の端部は，チップ端部（この時点では、厳密には後にチップ端部となるダイシングブレードで加工される領域、すなわちチップ間中心）よりも内側に存在する。
　無機絶縁膜層１４０１端部と隣接チップとの基板（ウェハ）状態におけるチップ間中心との距離は，１０５μｍである。本実施例で用いるダイシングブレードの幅は，５０μｍであるが，図１７の構成を幅５０μｍのダイシングブレードでダイシングした場合、無機絶縁膜層１４０１端部とチップ切断面の距離は，８０μｍ程度になる。
　これよりも幅の狭いダイシングブレードを用いたり，各層の加工精度，合わせ精度を向上させれば，この距離をさらに狭めることも可能である。さらに，ステルスダイシング技術を適用すれば，１０μｍ近くまで狭めることが可能となる。逆に，この距離が大きいと，チップ面積が大きくなってしまう。許容される最大の幅は，３００μｍ程度である。
　ＳｉＣダイオードの製造においては，活性化熱処理時には，ＳｉＣ基板とカーボン保護膜のみの状態となってしまうため，ＳｉＣ基板にフォトリソグラフィの層間合わせに必要な合わせマークを掘る必要がある。この合わせマークは，無機絶縁膜層１４０１，１７０１の下部のＳｉＣ基板に形成することが望ましい。無機絶縁膜層１４０１，１７０１が存在しないチップ端部（チップ間中心）に形成すると，合わせマーク内に形成された種々の膜が，後の洗浄工程やエッチング工程で異物となって基板表面に付着する恐れがあるためである。無機絶縁膜層１４０１，１７０１で合わせマークを覆うことで，後の工程における異物発生を防止出来る。
　図１８は、図１７の状態からさらに、厚さ８μｍのポリイミドを主成分とする有機絶縁膜層１８０１を形成し，パターニングを施した状態である。ポリイミドを主成分とする有機絶縁膜層１８０１には，感光性ポリイミドを用いた。ポリイミドは，通常のフォトリソグラフィ技術とエッチング技術で加工してもよいが，感光性ポリイミドを用いれば，フォトリソグラフィ技術による露光後の現像時にパターニングされるので，工程の簡略化が達成出来るためである。有機絶縁膜層１８０１の端部は，チップ端部（あるいは基板（ウェハ）状態におけるチップ間中心）よりも内側に存在する。有機絶縁膜層１８０１の端部と隣接チップとのチップ間中心との距離は，７５μｍである。この距離は，ダイシングブレード幅／２に，ダイシングの合わせ精度を考慮した余裕を加えた値が最小値となる。
　図１９に示すように、引き続き，裏面電極を形成した。裏面にスパッタ法により厚さ１００ｎｍのニッケル膜を形成し，周知のレーザアニール技術により加熱すると，ＳｉＣ基板１２０１と反応でニッケル珪化物を主成分とする層１９０１が形成される。
　図２０に示すように、ニッケル珪化物１９０１の表面に形成された炭素を主成分とする層をスパッタエッチングによって除いた後，裏面電極はニッケル珪化物層１９０１上に，基板側からニッケル，チタン，金を積層したメタル積層層２００１をスパッタ法により形成した。ニッケル，チタン，金各層の厚さは，それぞれ，５００ｎｍ，１００ｎｍ，２０ｎｍとした。
　次に，耐高電界封止材の形状をより詳細に説明するため，以下図２１から図２３を用いて説明する。
　図２１は，基板状態で耐高電界封止材を形成する工程の断面拡大図である。下の図は基板１２０１の一部の断面を示しており，左右中央部がチップ境界となるスクライブ領域９０１となっている。デバイスの構造は図２０に示したものと同じであるが、図２０ではスクライブ領域９０１は左右両端に対応している。隣接２チップの有機絶縁膜層１８０１間の距離は，１５０μｍである。ディスペンサーの塗布ノズル７０２から吐出された耐高電界封止材材料７０１を基板上のターミネーション領域１３０１の上に塗布していくと，ペースト状の耐高電界封止材材料７０１は若干広がって両端は徐々に膜厚が薄くなるテーパー形状２１０１を形成し，耐高電界封止材２１０２で示す形状となる。
　チップ内周に向かってテーパー形状２１０１を形成するメリットは以下にある。まず，電極１６０１は等電位面になるため，ターミネーション領域１３０１からの電界は断面で見て電極１６０１の端部境界２１０３を中心に拡がっていく。同じように電極端境界２１０３からほぼ一定距離だけ耐高電界封止材の膜が形成されているテーパー形状２１０１は無駄のない理想的な形であり，例えば，ワイヤボンディングの接合部（図５の５０７）が位置ズレにより電極１６０１端部に接近した場合でも，接合部のヒール５０８の立ち上がり部が耐高電界封止材２１０２と干渉し難い。
　またテーパー形状は塗布条件で決まり，境界が自動的に形成されるため，電極端内側で付加的なパターニング工程が不要な利点もある。絶縁基板にマウントした状態のチップは面内方向にも，高さ方向にも位置ずれがあるため，正確なパターニングが難しい。加えて，耐高電界封止材２１０２の膜厚は典型的には８０μｍ，少なくとも５０μｍとかなり厚いため，せいぜい１０μｍ程度までの膜に適用する一般的なホトフォトリソグラフィ工程の適用が困難であることも理由となる。なお、耐高電界封止材２１０２は厚すぎると歩留まりが悪いため最大で５００μｍ程度とするのがよい。
　テーパー形状２１０１は電界強度の高い電極端部２１０３を覆うように，裾部が電極１６０１と重なっている必要があるが，その重なっている幅２１０４は，あまり長いとワイヤボンディングに必要な領域が不足するため，せいぜい１ｍｍ以内を基準として，この範囲に収めるように耐高電界封止材の塗布条件を設定する。
　耐高電界封止材材料７０１の塗布条件は，ディスペンサーのノズル７０２径，吐出圧，ギャップ長（ノズルと塗布対象の距離），塗布速度（ノズルの面内移動速度），塗布材料としての耐高電界封止材の温度，をパラメータとして所望の塗布膜厚と塗布線幅が得られる範囲に調整出来る。なお，本実施例の耐圧３．３ｋＶ級以上のような高圧品においては内部電界が強く，必要な耐高電界封止材の膜厚が一般的な塗布材料より厚くなるため，これらの条件調整によっても所望の膜厚に不足する場合がある。その場合には，耐高電界封止材を複数回塗布する方法によって膜厚を増やすことが出来る。具体的には，前述の方法で塗布した後，６０℃等の通常より低温の熱処理条件で大気中の仮硬化を行い，続けて２回目の塗布を行えばよい。３回以上の塗布を行う場合もこの工程を繰り返せばよい。これにより，工程数は増加するものの，単一工程では到達し得ない厚さの膜を形成することが可能になる。また，下地と耐高電界封止材との接着力を向上させるために，耐高電界封止材を塗布する前に，アルミニウム等のメタル原子を含むアルミニウムキレート等のキレート材を塗布し，必要に応じて熱処理を施す工程を挿入してもよい。
　図２２は図２１の工程に引き続き、ダイシングブレード２２０１によってチップのダインシングを行う工程の図である。
　図２３に示すように図２２のダイシング工程により、耐高電界封止材２１０２ごと基板（ウェハ）が切断され、左右にチップ２３００が分離される。ダイシングブレード２２０１の幅は５０μｍである。切断されたチップにおける有機絶縁膜層１８０１の端部とチップ端部との間の距離は，約５０μｍである。無機絶縁膜層１４０１端部とチップ端部との距離は，約８０μｍである。ダイシングブレード２２０１の位置合わせずれにより，これらの距離は多少，長くなったり短くなったりする。
　耐高電界封止材２１０２の切断面は，基板１２０１表面とほぼ垂直（ダイシングの条件にもよるが、通常切断面は８０度～１００度の角度をなす平面となる）であり，耐高電界封止材２１０２の切断面は，原理的に基板１２０１の切断面と殆ど段差なく（切断の条件にもよるが、通常５０μｍ以上の段差は見られない）切断されている。材質の本実施例では，ブレード２２０１に超音波を加えながらダイシングを行う超音波ダイサーを用いた。
　図１に最終的に作成されたチップ２３００全体の断面形状を示す。構成は図２０に示した基板（ウェハ）状態と同じであるが、上記のようにダイシングにより端部がダイシングブレードの厚み程度切り詰められている。ダイシングによる不良発生はなく，基板上に形成したダイオードは全て，図１に示すようにダイシングされた。図２３に示したように、耐高電界封止材２１０２はチップ外周部でほぼ垂直な断面形状となり，チップ外周端部まで膜厚がほぼ最大の状態が保たれる。このことがターミネーション領域１３０１の設計にとって重要となる。面積効率を向上出来る幅の狭いターミネーション領域は，チップ２３００の外周端近傍まで電界強度が高いため，外周端部で耐高電界封止材膜厚が薄い図５のような従来構造では，電界強度が，上層に配置されるシリコーンゲル等の封止材中で材料が有する縁破壊電界強度の限界を超えてしまう。ＳｉＣなどのワイドバンドギャップ半導体の優れた物性を活かせる幅の狭い，面積の小さいターミネーション領域を実現するためには，図１に示す形状でチップ２３００外周端部まで耐高電界封止材の膜厚が厚いことが必要になる。
　ここで，発明者らが見出した、ダイオードを形成した基板をダイシングする場合に発生する現象について比較例を用いて説明する。
　図２４に比較例であるダイオードチップ２４００のダイシング後の断面を示す。切断されたチップにおける有機絶縁膜層１８０１の端部とチップ端部との間の距離は，約５０μｍである。ダイシングブレード２２０１の位置合わせずれにより，この距離は多少，長くなったり短くなったりする。
　図１のダイオードチップと製造方法，構造は似ているが，酸化シリコンを主成分とする層１４０１がチップ端部まで延伸している点が異なっている。図１７の構成とは異なり，膜１７０１のウェットエッチングの際に，下層の酸化シリコンを主成分とする層１４０１の一部をエッチングしなかった。このため，ＳｉＣ基板１２０１と電極メタル層１６０１との間に延伸している無機絶縁膜層１４０１の端部は，チップ端部まで延伸している。
　図２５（ａ），（ｂ）は、図２４のチップ２４００端部を拡大した図である。図２５（ａ）のチップ端部に異常はないが，図２５（ｂ）のチップ端部の一部２５０１では，耐高電界封止材２１０２と無機絶縁膜層１４０１との間で，剥がれが発生している。図２５（ｂ）に示す不良が派生する頻度は，回転数，切断速度，超音波強度等のダイシングの条件を変更しても，殆ど改善されなかった。前述のアルミニウムキレート材の塗布工程を追加しても，図２５（ｂ）の不良をなくすことは出来なかった。
　図２６に図２４とは異なる比較例のダイオードチップ２６００のダイシング後の断面を示す。チップ２６００の構造は，図３のチップ１０００と似ているが，図２６の電極メタル層１６０１上の膜１７０１の主成分は，図３の装置のチップでは酸化シリコンであるのに対し，窒化シリコンである点が異なる。
　本発明の実施例である図１のダイオードチップ２３００と製造方法，構造は似ているが，比較例のダイオードチップ２６００では酸化シリコンを主成分とする層１４０１と，窒化シリコンを主成分とする層１７０１がチップ端部まで延伸している点が異なっている。図１７の膜１４０１とは異なり，膜１７０１のウェットエッチングの際に，チップ端部の窒化シリコンを主成分とする層１７０１と，その下層の酸化シリコンを主成分とする層１４０１の一部をエッチングしなかった。このため，ＳｉＣ基板１２０１と電極メタル層１６０１との間に延伸している無機絶縁膜層１４０１と電極メタル層１６０１の上に延伸している無機絶縁膜層１７０１の端部は，チップ端部まで延伸している。
　図２７（ａ），（ｂ）はチップ２６００端部を拡大した図である。図２７（ａ）のチップ端部に異常はないが，図２７（ｂ）のチップ端部の一部２７０１では，耐高電界封止材２１０２と無機絶縁膜層１７０１との間で，剥がれが発生している。図２７（ｂ）に示す不良が派生する頻度は，回転数，切断速度，超音波強度等のダイシングの条件を変更しても，殆ど改善されなかった。前述のアルミニウムキレート材の塗布工程を追加しても，図２７（ｂ）の不良をなくすことは出来なかった。
　図２８に、図１のように構成したチップ２３００を絶縁基板５０１に接合し、チップ２３００の電極上にワイヤ５０３をボンディングした段階の断面を示した。チップ２３００はボンディング後、シリコーンゲル５０５により封止される。耐高電界封止材２１０２の形成に際しては，チップ外周端部でその断面の少なくとも一部が垂直ないしそれに近い端面形状を有することで，チップ外周端部近傍まで高電界に対応した封止が可能になる。耐高電界封止材２１０２の断面形状は，図２８に示す形状以外にも製造の条件で変化がみられる。
　図２９に示すように上部の一部、例えば縁部分が凹形状２９０１になる場合がある。
　図３０は他の例で、３００１に示すように凸形状を示す場合であっても同様の効果が得られる。図２８あるいは図２９の凹形状や凸形状は，主に耐高電界封止材の熱硬化条件の強さとダイシング条件（ブレード回転数や移動速度，超音波ダイサーを用いる場合には超音波の強度）との関係で決まるが，ダイシング後の耐高電界封止材とチップとの密着性等の他の要素も考慮して選択すればよい。
　耐高電界封止材を形成したチップは，後の絶縁基板への接合方法によっては問題を生じる場合がある。ここでは接合に高温鉛ハンダを用いるため，水素還元炉によって最高３５５℃の熱処理でハンダをリフローさせて接合するが，チップを絶縁基板上の適切な位置に固定するカーボン治具の側面とチップ端部の耐高電界封止材が固着する場合がある。
　図３１(a)～(b)にこの様子を示した。カーボン治具３１０１とチップ２３００端面の耐高電界封止材の接触部３１０２で固着が発生する可能性がある。両者の接触を避ければ固着は回避出来る。
　図３２は固着を防止すため検討した，チップ２３００外周端の断面構造である。外周端面を高電界の緩和という本来目的には影響ない程度，電界緩和領域であるターミネーション領域１３０１の幅の，最大でも１／３以下，好ましくは５０μｍ以下，チップ端からリセスする。図３２の構造を実現するには，チップのダイシングにおいてブレード幅の異なる２種類のダイサーを使い，最初に幅広ブレード（例えば７０μｍ）で基板表面に達するまでの浅いダイシングを行い，次に幅の狭いブレード（４０μｍ）で中心を最後まで切断すれば，リセス幅は３０μｍとなる。
　もしくは，チップのダイシング後に，ＮＭＰ（Ｎ－メチル－２－ピロリドン）等の溶剤を用いて耐高電界封止材２１０２を軽くエッチングして後退させるか，酸素プラズマ等によるアッシングを行うことで，耐高電界封止材２１０２の表面を等方的にリセスして所望の形状を形成出来る。いずれの方法でも，チップ２３００端部とカーボン治具３１０１内壁の接触を避けるギャップ３２０１を形成すれば固着の問題は回避出来る。なお、図３２はチップの一端の断面を示しているが、ギャップ３２０１はチップ端部の４方を一周して形成されている。
　図１や図３２で示される耐高電界封止材２１０２の主成分としては，ポリアミドイミド樹脂，ポリエーテルアミドイミド樹脂，ポリエーテルアミド樹脂の中から一種あるいは複数で構成した材料を用いるが，ここではポリエーテルアミド樹脂とポリイミド樹脂の組み合わせを採用した。この場合，耐高電界封止材の絶縁破壊電界強度は２３０ｋＶ／ｍｍで，シリコーンゲルの１０倍以上の特性を有する。また，樹脂の粘度は，所望の膜厚に塗布するためにペースト状となる範囲に調整した。
　本実施例では耐圧３．３ｋＶのＳｉＣダイオードを用いる。
　図２３に示すように，チップ２３００のターミネーション領域上の構成は詳細には，酸化シリコンを主成分とする層１４０１，１７０１があり，その上には保護膜としてのポリイミド膜（有機絶縁膜）１８０１が１０μｍの厚みで形成されている。その上に積層する形で耐高電界封止材２１０２を形成する。なお，本実施例では耐圧３．３ｋＶの高圧品を対象としているが，１．７ｋＶや１．２ｋＶの中耐圧品では，ターミネーション領域の設計にも依存するが耐高電界封止材の膜厚は薄くすることが可能で，少なくとも２０μｍ以上あればよい。
　図３３に絶縁基板５０１の拡大上面図を示す。１枚の絶縁基板５０１には，Ｓｉ－ＩＧＢＴ３３０１が４チップとＳｉＣダイオード２３００が１０チップ搭載され、ボンディングワイヤ５０３で接続されている。絶縁基板５０１上には，共通エミッタ（ソース）回路パタン３３０３，共通エミッタ（ソース）主端子コンタクト３３０４等が形成されている。ＳｉＣダイオード２３００の拡大図は図１と図２３に示す通りで，表面側の電極メタル層１６０１の外側にはターミネーション領域１３０１が配置されている。耐高電界封止材２１０２はこのターミネーション領域１３０１を完全に覆うように形成されている。
　図３４にモジュールの外観を示す。モジュールの中に絶縁基板５０１が４枚搭載される。モジュールは，電極主端子３４０１，ケース３４０２，カバー３４０３等で構成されている。図２８に示したように、ターミネーション領域１３０１を含めてチップおよび絶縁基板５０１は，ケース内側のシリコーンゲル５０５により封止される。
　図３５に示すケース断面図において，ケース内の残りの空間３５０１を封止するシリコーンゲル中で，ＳｉＣダイオードチップ２３００からの電界によってシリコーンゲルの絶縁破壊電界強度（１４ｋＶ／ｍｍ）を超えないための検討を行った。
　図３６に示すように，ターミネーション領域１２０１上の耐高電界封止材２１０２の膜厚は，主要領域（例えばターミネーション領域１３０１の直上）をカバーしている図３６のＡ－Ｂ地点間で少なくとも５０μｍ以上，好ましくは８０μｍ以上が必要となる。一方で，耐高電界封止材２１０２の膜厚は厚すぎても応力が増大しクラック等の問題が生じるため，厚さは５００μｍ以下とするのが望ましい。
　完成したパワーモジュール２０台の信頼性試験を実施した。逆方向に電圧３．３ｋＶを印加えて実施した，１７５℃における直流，交流ブロッキング試験や１７５℃における高温高湿試験の結果，アバランシェ耐圧等の特性変動は高々数十Ｖ程度と小さく，リーク電流の変動もなかった。従来のモジュールでは，１００Ｖ程度，アバランシェ耐圧が変動したり，リーク電流が増加するモジュールが５％程度含まれていたので，本実施例の製造方法，構造によるパワーモジュールが，従来の製造方法，構造によるパワーモジュールを上回る信頼性を有することが分かった。これにより，パワーモジュールを適用したＳｉＣを用いたインバータの信頼性も向上することが出来た。
　また，チップ端部まで高電界となるような面積効率良く縮小された設計のターミネーション構造を適用することが可能となったので，チップ面積を縮小しコストを低減出来た。また，本発明の半導体装置の製造方法においては，耐高電界封止材を実装後の個別チップではなく半導体基板の段階で一括して形成するため，製造工程のＴＡＴが短縮出来た。形成不良による廃棄コストの低減，検査工程の簡略化等も達成された。
　本発明の第二の実施形態として，耐圧３．３ｋＶ，電流容量１２００Ａで，スイッチング素子群としてのＳｉＣ－ＭＯＳを，ダイオード素子群としてＳｉＣダイオードを搭載したフルＳｉＣモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略する。
　図３７に絶縁基板５０１のレイアウトを示す。絶縁基板５０１には，ＳｉＣ－ＭＯＳ３７０１，ＳｉＣダイオード２３００が搭載されている。ＳｉＣ－ＭＯＳ３７０１では，ゲート電極パッド３７０２の存在がＳｉＣダイオード２３００との相違点となる。
　図３８にＳｉＣ－ＭＯＳチップ３７０１の上面図を示す。配線等を考慮したレイアウト効率向上のためには，ゲート用のパッドを電極の端部やコーナに配置することが従来，一般的に行われてきた。しかし，ターミネーション領域１３０１を縮小して，耐高電界封止材２１０２を形成する場合には，耐高電界封止材の電極へのオーバーラップ長３９０２によりゲートパッドが覆われてワイヤボンディングに不都合が生じる。これを解決するためゲートパッド３７０２を電極３０１端から１ｍｍ以上離間させている。点線は、耐高電界封止材４０２の形成領域４０１の外縁を示す。図３８では，ゲート配線の等長化を考慮してゲート電極パッド３９０１を中央に配置している。
　別のレイアウト例として、ゲート電極パッドによる無効面積を最小化するためには，ゲート電極パッド３７０２を、電極端部寄りに配置しても良い。すなわち、耐高電界封止材の形成領域の該辺に４０１の外縁を超えない位置まで、ゲート電極パッド３７０２をずらすこともできる。
　この後の製造方法及び，他の部分の構成については第一の実施例と同等のため説明を省略する。また，本実施例の変形例として，ＳｉＣダイオードを省略してＳｉＣ－ＭＯＳの内蔵ダイオードを利用したＳｉＣ－ＭＯＳのみから成るフルＳｉＣモジュールの構成にも適用可能である。
　本発明の第三の実施形態として，耐圧４．５ｋＶ，電流容量１８００Ａで，スイッチング素子群としてのＳｉＣ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したＳｉＣハイブリッドモジュールの構造と製造方法を示す。
　図３９に、モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を示す。基板１２０１の表裏面に酸化シリコンを主成分とする層を形成し，その後，基板１２０１の表面側だけに，プラズマＣＶＤ法により，厚さ１μｍの酸化シリコンを主成分とする層を形成する。図１４に示した段階までの製造方法は，耐圧が異なるために，エピ層１２０２の厚さ，濃度が異なり，ターミネーション領域１３０２の寸法や濃度が異なる点を除けば，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一である。
　図３９は，酸化シリコンを主成分とする層１４０１にパターニングを施した後のダイオードチップの断面を示す。第一の実施例の図１５に示したダイオードチップとは異なり，この時点で既に，酸化シリコンを主成分とする層１４０１はチップ間中心までは延伸しておらず，酸化シリコンを主成分とする層１４０１の端部は，チップ間中心よりも内側に存在する。電極メタル層１６０１，１６０２を形成し，パターニングを施す。
　図４０は、電極メタル層パターニング後の状態である。上層に厚さ１μｍの窒化シリコンを主成分とする層１７０１をプラズマＣＶＤ法により形成し，パターニングを施す。
　図４１は、層１７０１パターニング後の状態である。酸化シリコンを主成分とする層１４０１の合わせ検査に用いるバーニアは，窒化シリコンを主成分とする層１７０１の下部に形成することが望ましい。窒化シリコンを主成分とする層１７０１で覆っておけば，窒化シリコンを主成分とする層１７０１のパターニング後にも消失することがないためである。しかる後，厚さ１０μｍのポリイミドを主成分とする有機絶縁膜層１８０１を形成し，パターニングする。
　図４２に層１８０１パターニング後の状態を示す。無機絶縁膜層１７０１端部と隣接チップとのチップ間中心との距離は，７５μｍである。有機絶縁膜層１８０１の端部と隣接チップとのチップ間中心との距離は，４５μｍである。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施したところ，第一の実施例と同様の効果が得られた。
　本発明の第四の実施形態として，耐圧３．３ｋＶ，電流容量１２００Ａで，スイッチング素子群としてのＳｉＣ－ＭＯＳを，ダイオード素子群としてＳｉＣダイオードを搭載したフルＳｉＣモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を示す。
　図４３に電極メタル層１６０１，１６０２を形成し，パターニングを施した後，厚さ１０μｍのポリイミドを主成分とする層１８０１を形成し，パターニングした断面を示す。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施したところ，第一の実施例と同様の効果が得られた。
　本発明の第五の実施形態として，耐圧３．３ｋＶ，電流容量１８００Ａで，スイッチング素子群としてのＳｉ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したＳｉＣハイブリッドモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面示す。図１７に示した段階までの製造方法は，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一である。電極層１６０１，１６０２等の上層にプラズマＣＶＤ法により厚さ２μｍの酸化シリコンを主成分とする層１７０１を堆積し，酸化シリコンを主成分とする層１７０１と１４０１にパターニングを施すと図１７のようになる。
　しかる後，上層に窒化シリコンを主成分とする層４６０１をプラズマＣＶＤ法により堆積し，パターニングを施した。
　図４４は、層４６０１パターニング後の状態である。酸化シリコンを主成分とする層１７０１，１４０１の合わせ検査に用いるバーニアは，窒化シリコンを主成分とする層４６０１の下部に形成することが望ましい。窒化シリコンを主成分とする層４６０１で覆っておけば，窒化シリコンを主成分とする層１７０１のパターニング後にも消失することがないためである。この段階のダイオードの断面が図４６である。
　図４５は、さらに，厚さ９μｍのポリイミドを主成分とする層１８０１を形成し，パターニングした断面である。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施したところ，第一の実施例と同様の効果が得られた。
　本発明の第六の実施形態として，耐圧１．７ｋＶ，電流容量８００Ａで，スイッチング素子群としてのＳｉ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したＳｉＣハイブリッドモジュールの構造と製造方法を示す。
　図４６には、モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を示す。図１７に示した段階までの製造方法は，耐圧が異なるために，エピ層１２０２の厚さ，濃度が異なり，ターミネーション領域１３０２の寸法や濃度が異なる点を除けば，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一である。
　電極層１６０１，１６０２等の上層にプラズマＣＶＤ法により厚さ２μｍの酸化シリコンを主成分とする層１７０１を堆積し，酸化シリコンを主成分とする層１７０１，１４０１にパターニングを施すと図１７のようになる。しかる後，上層に窒化シリコンを主成分とする層４６０１をプラズマＣＶＤ法により堆積し，パターニングを施した。この段階のダイオードの断面が図４９である。第四の十瀬形態のダイオードとは，窒化シリコンを主成分とする層４６０１のパターン形状が異なり，本実施形態では，窒化シリコンを主成分とする層４６０１が最もチップ端に近い箇所まで延伸していて，下層の酸化シリコンを主成分とする層１７０１，１４０１を覆っている。
　図４７は、さらに，厚さ８．５μｍのポリイミドを主成分とする層１８０１を形成し，パターニングした断面がである。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施したところ，第一の実施例と同様の効果が得られた。
　本発明の第七の実施形態として、耐圧３．３ｋＶ，電流容量１８００Ａで，スイッチング素子群としてのＳｉ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したＳｉＣハイブリッドモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を図５１に示す。図１６に示した段階までの製造方法は，ターミネーション領域１３０２の構造や寸法、濃度が異なる点を除けば，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一ある。本実施形態のダイオードには、ＪＴＥ型のターミネーションを形成した。電極層１６０１，１６０２等の上層にプラズマＣＶＤ法により厚さ２μｍの酸化シリコンを主成分とする層１７０１を堆積し，酸化シリコンを主成分とする層１７０１，１４０１にパターニングを施す。
　図４８は、層１７０１，１４０１パターニング後の状態である。第五の実施例と異なるのは、酸化シリコンを主成分とする層１７０１，１４０１が、よりチップ端近くまで延伸している点である。厚さ７．５μｍのポリイミドを主成分とする層１８０１を形成し，パターニングした。
　図４９はパターニング後の断面である。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施した。耐高電界封止材層２１０２を形成後にダイシングを施して、基板をチップに分断した。
　図５０は分断後の状態である。ダイシングブレードが接する部分には、酸化シリコンを主成分とする層１７０１，１４０１が存在しない点は、第一の実施形態と同様だが、耐高電界封止材層２１０２の一部が酸化シリコンを主成分とする層１７０１，１４０１と接している点が第一の実施例とは異なる。酸化シリコンを主成分とする層１７０１，１４０１の端部からチップ端までの距離は、約３０μｍである。幅５０μｍのダイシングブレードを用いたので、酸化シリコンを主成分とする層１７０１，１４０１の端部から隣接チップとの中心までの距離は、５５μｍとした。
　完成したパワーモジュール２０台の信頼性試験を実施した。逆方向に電圧３．０ｋＶを印加して実施した１７５℃における直流ブロッキング試験，３．５ｋＶを印加して実施した１７５℃における交流ブロッキング試験，１７５℃における高温高湿試験の結果，アバランシェ耐圧等の特性変動は高々数十Ｖ程度と小さく，リーク電流の変動もなかった。従来のモジュールでは，１００Ｖ程度，アバランシェ耐圧が変動したり，リーク電流が増加するモジュールが５％程度含まれていたので，本発明の製造方法，構造によるパワーモジュールが，従来の製造方法，構造によるパワーモジュールを上回る信頼性を有することが分かった。これにより，パワーモジュールを適用したＳｉＣを用いたインバータの信頼性も向上することが出来た。
　なお、本実施形態のＳｉＣダイオードでは、酸化シリコンを主成分とする層１７０１，１４０１の端部からチップ端までの距離を、３０μｍとしたが、１０μｍ以上であれば、本実施形態と同様の効果が得られる。この距離は、チップ拡大によるコスト上昇を考えると、３００μｍ以下とすることが望ましい。
　本発明の第八の実施形態として、耐圧６．５ｋＶ，電流容量１８００Ａで，スイッチング素子群としてのＳｉＣ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したフルＳｉＣモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を図５３に示す。図１６に示した段階までの製造方法は，耐圧が異なるために，エピ層１２０２の厚さ，濃度が異なり，ターミネーション領域１３０２の構造や寸法、濃度が異なる点を除けば，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一ある。本実施形態のダイオードには、ＦＬＲ型とＪＴＥ型とを組合わせたターミネーションを形成した。
　図５１は，酸化シリコンを主成分とする層１４０１にパターニングを施した後のダイオードチップの断面を示す。第一の実施形態の図１５に示したダイオードチップとは異なり，この時点で既に，酸化シリコンを主成分とする層１４０１はチップ間中心までは延伸しておらず，酸化シリコンを主成分とする層１４０１の端部は，チップ間中心よりも内側に存在する。電極メタル層１６０１，１６０２を形成し，パターニングを施す。
　図５２は、パターニング後の状態である。上層に厚さ０．５μｍの窒化シリコンを主成分とする層１７０１をプラズマＣＶＤ法により形成し，パターニングを施す。
　図５３が、パターニング後である。第三の実施例と異なるのは、窒化シリコンを主成分とする層１７０１が、よりチップ端近くまで延伸している点である。厚さ７．５μｍのポリイミドを主成分とする層１８０１を形成し，パターニングした。
　図５４がパターニング後の断面である。このダイオードを，図１のダイオードの代わりに用いて，第一の実施形態と同様の後続の工程を施した。耐高電界封止材層２１０２を形成後にダイシングを施して、基板をチップに分断した。
　図５５に分断後の状態を示す。ダイシングブレードが接する部分には、酸化シリコンを主成分とする層１４０１、窒化シリコンを主成分とする層１７０１が存在しない点は、第一の実施形態と同様だが、耐高電界封止材層２１０２の一部が酸化シリコンを主成分とする層１４０１と接している点が第一の実施例とは異なる。酸化シリコンを主成分とする層１４０１の端部からチップ端までの距離は、約２５μｍである。幅４０μｍのダイシングブレードを用いたので、酸化シリコンを主成分とする層１７０１の端部から隣接チップとの中心までの距離は、４５μｍとした。
　完成したパワーモジュール３０台の信頼性試験を実施した。逆方向に電圧５．５ｋＶを印加して実施した１７５℃における直流ブロッキング試験，６．５ｋＶを印加して実施した１７５℃における交流ブロッキング試験，１７５℃における高温高湿試験の結果，アバランシェ耐圧等の特性変動は高々数十Ｖ程度と小さく，リーク電流の変動もなかった。本発明の製造方法，構造により，高信頼のパワーモジュールを実現出来た。さらに、パワーモジュールを適用したＳｉＣを用いたインバータの信頼性も向上することが出来た。
　本発明の第九の実施形態として、耐圧３．３ｋＶ，電流容量１８００Ａで，スイッチング素子群としてのＳｉＣ－ＩＧＢＴを，ダイオード素子群としてＳｉＣダイオードを搭載したフルＳｉＣモジュールの構造と製造方法を示す。モジュールの外観やケース構造は第一の実施例と同等のため省略して，ダイオード素子の製造過程における断面を図５６に示す。
　図１６に示した段階までの製造方法は，ターミネーション領域１３０２の構造や寸法、濃度が異なる点を除けば，第一の実施形態で説明したＳｉＣダイオードの製造方法，構造とほぼ同一ある。本実施形態のダイオードには、ＦＬＲ型とＪＴＥ型とを組合わせたターミネーションを形成した。
　図５６は，酸化シリコンを主成分とする層１４０１にパターニングを施した後のダイオードチップの断面を示す。第一の実施形態の図１５に示したダイオードチップとは異なり，この時点で既に，酸化シリコンを主成分とする層１４０１はチップ間中心までは延伸しておらず，酸化シリコンを主成分とする層１４０１の端部は，チップ間中心よりも内側に存在する。しかしながら、酸化シリコンを主成分とする層５６０１が、チップ間中心近くのスクライブ領域に酸化シリコンを主成分とする層１４０１とは分断されて存在する。本実施形態のダイオードでは、分断された酸化シリコンを主成分とする層５６０１で、この層のバーニアを形成し、このバーニアを用いて、フォトリソグラフィ工程での合わせずれを検査した。電極メタル層１６０１，１６０２を形成し，パターニングを施す。
　図５７がパターニング結果である。この状態で、上層に厚さ０．５μｍの窒化シリコンを主成分とする層１７０１をプラズマＣＶＤ法により形成し，パターニングを施す。
　図５８は、層１７０１パターニング後の状態である。さらに、厚さ３．５μｍのポリイミドを主成分とする層１８０１を形成し，パターニングする。
　図５９は、層１８０１をパターニングした断面である。このダイオードを，図１のダイオードの代わりに用いて，第一の実施例と同様の後続の工程を施した。耐高電界封止材層２１０２を形成後にダイシングを施して、基板をチップに分断した。
　図６０が、チップ分断後の状態である。ダイシングの際に、酸化シリコンを主成分とする層５６０１はダイシンブブレードにより粉砕され、図６０に示したダイオードチップには存在しない。ダイシングブレードにより削り取られるように酸化シリコンを主成分とする層５６０１等の無機絶縁膜を、ダイオードの製造工程の中間段階で一旦、形成しても、ダイシングにより除かれれば、問題はない。
　本発明の製造方法，構造により、高信頼のダイオード、パワーモジュールを実現出来た。さらに、パワーモジュールを適用したＳｉＣを用いたインバータの信頼性も向上することが出来た。
　以上，本発明の代表的な実施例を記載したが，本発明の本質はワイドバンドギャップ半導体を用いた半導体チップに用いる耐高電界封止材をチップ端部（あるいはチップ間中心）まで必要な膜厚で形成した構造と製造方法にあり，その意味では上記Ｓｉ－ＩＧＢＴとＳｉＣダイオードの組み合わせであるＳｉＣハイブリッドモジュールや，ＳｉＣ－ＭＯＳを単独あるいはＳｉＣダイオードと組み合わせたフルＳｉＣモジュールのみに限定されず，ＳｉＣやＧａＮ，ダイヤモンド等のワイドバンドギャップ半導体を用いた技術や，これらと，シリコンや，ガリウムヒ素，ゲルマニウム等の一般的なバンドギャップを持つ半導体の組み合わせにも有効であり，ショットキーバリアダイオードやＰＮダイオード，ＭＯＳやＪＦＥＴ，バイポーラトランジスタ，ＩＧＢＴなどの素子の組み合わせ他の技術においても効果がある。
　本実施例が提供するワイドバンドギャップ半導体装置においては，絶縁破壊強度の高いワイドバンドギャップ半導体のチップ近傍の高電界領域においても，これを封止するシリコーンゲル等の封止材料の絶縁破壊電界強度を超えないように電界強度を緩和することが可能で，ＳｉＣを用いたパワー半導体やそれを適用した機器の信頼性を向上出来る。
　特にチップ外周端部における耐高電界封止材の膜厚が厚い形状で形成出来るため，チップ端部まで高電界となるような面積効率良く縮小された設計のターミネーション構造を適用することが可能で，チップ面積を縮小しコストを低減出来る。また，本実施例の半導体装置装置の製造方法においては，耐高電界封止材を実装後の個別チップではなく半導体基板の段階で一括して形成するため，製造工程のＴＡＴが短縮出来る。同時に，各チップが等間隔で傾きが揃った半導体基板の状態で形成することで，耐高電界封止材の形成工程や検査工程の精度も向上出来る。これにより，形成不良による廃棄コストの低減，検査工程の簡略化，ディスペンサー等の形成装置の簡略化が可能となる。
　本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。
　トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる。
　本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　ダイオードチップなど、半導体装置の技術に適用可能である。
　３０１　電極メタル層
　３０２　ターミネーション領域
　３０３　ＳｉＣ基板
　３０４　エピ層
　３０５　ニッケル珪化物層
　３０６　メタル積層膜
　３０７　ｐ領域
　３０８　ｎ領域
　３１０　酸化シリコンを主成分とする層
　３１１　電極メタル層
　３１２　無機材料保護膜
　３１３　ポリイミド層
　４０２　耐高電界封止材
　５０１　絶縁基板
　５０３　ボンディングワイヤ
　５０５　シリコーンゲル
　７０１　耐高電界封止材
　７０２　ディスペンサーのノズル
　９０１　スクライブ領域
　１１０１　ダイシングブレード
　１２０１　ＳｉＣ基板
　１２０２　エピ層
　１３０１　ターミネーション領域
　１３０２　ｐ領域
　１４０１　酸化シリコンを主成分とする層
　１４０２，１４０３　酸化シリコンを主成分とする層の開口部
　１６０１，１６０２　電極メタル層
　１７０１　酸化シリコンを主成分とする層
　１８０１　ポリイミド層
　１９０１　ニッケル珪化物層
　２００１　電極メタル層
　２１０２　耐高電界封止材
　２２０１　ダイシングブレード
　２３００　ＳｉＣダイオードチップ
　３１０２　カーボン治具とチップ端面の耐高電界封止材の接触部
　３３０１　Ｓｉ－ＩＧＢＴチップ
　３４０１　電極主端子
　３４０２　ケース
　３４０３　カバー
　３７０１　ＳｉＣ－ＭＯＳチップ
　３７０２　ゲート電極パッド

Claims (15)

  1. 　ワイドギャップ半導体素子が形成された半導体チップで構成される半導体装置であって，
    　前記半導体チップは，
    　半導体基板と，
    　前記半導体基板に形成された電極メタル層と，
    　前記半導体基板と前記電極メタル層との間，または，前記電極メタル層の上に延伸し，端部が前記半導体チップ端部よりも内側に存在する無機絶縁膜層と，
    　前記電極メタル層の一部を除き，前記半導体チップ端部までを覆う耐高電界封止材層と，
    　を有する半導体装置。
  2. 　前記請求項１において，
    　前記耐高電界封止材として，ポリアミドイミド樹脂，ポリエーテルアミドイミド樹脂，ポリエーテルアミド樹脂の中から一種あるいは複数からなる構成を用いることを特徴とする半導体装置。
  3. 　前記請求項１において，
    　前記耐高電界封止材の膜厚が，少なくとも５０μｍ以上で，かつ５００μｍ以下とすることを特徴とする半導体装置。
  4. 前記請求項１において，前記耐高電界封止材のチップ端における主たる面が，前記半導体基板表面と８０度～１００度の角度を有することを特徴とする半導体装置。
  5. 　前記請求項１において，
    　前記耐高電界封止材のチップ端における主たる面が，前記半導体基板の端面との段差が５０μｍ以下であることを特徴とする半導体装置。
  6. 　前記請求項１において，
    　前記無機絶縁膜層の端部と前記半導体チップ端部との距離が，１０μｍ以上，３００μｍ以下であることを特徴とする半導体装置。
  7. 　前記請求項１において，
    　前記半導体基板に形成される合わせマークとなる凹部が，前記無機絶縁膜層の下部に形成されていることを特徴とする半導体装置。
  8. 　前記請求項１において，
    　前記無機絶縁膜層の合わせを検査するバーニアが，形成されていることを特徴とする半導体装置。
  9. 　半導体ウェハからダイシングによって切り出される，半導体素子が形成された半導体チップで構成される半導体装置であって，
    　前記半導体チップは，
    　半導体基板と，
    　前記半導体基板に形成されたメタル層と，
    　前記メタル層に接して形成された無機絶縁膜層と，
    　前記半導体チップ端部を少なくとも覆う耐高電界封止材層を有し，
    　前記ダイシングによる切断面には，前記無機絶縁膜層が存在しないように構成される半導体装置。
  10. 　前記無機絶縁膜層と前記耐高電界封止材層の間に形成された有機絶縁膜層を有し，
    　前記耐高電界封止材層は，前記有機絶縁膜層を覆うともに，前記メタル層の一部を電極として露出させていることを特徴とする請求項９記載の半導体装置。
  11. 　前記耐高電界封止材層は，前記無機絶縁膜層と接していないことを特徴とする請求項９記載の半導体装置。
  12. 　前記耐高電界封止材層の前記半導体チップ端における主たる面が，前記半導体基板表面と８０度～１００度の角度を有することを特徴とする請求項９記載の半導体装置。
  13. 　前記耐高電界封止材層のチップ端における主たる面が，前記半導体基板の端面との段差が５０μｍ以下であることを特徴とする請求項９記載の半導体装置。
  14. 　前記無機絶縁膜層の端部と前記半導体チップ端部との距離が，１０μｍ以上，３００μｍ以下であることを特徴とする請求項９記載の半導体装置。
  15. 　ワイドギャップ半導体を用いた半導体装置と、
    　前記半導体装置が搭載される基礎基板と、
    　前記半導体装置および基礎基板を格納する筐体を有し，
    　前記半導体装置は， 
    　半導体基板と、前記半導体基板に形成された電極メタル層と，前記半導体基板と前記電極メタル層との間に延伸している無機絶縁膜層を備える半導体チップを有し，
    　前記無機絶縁膜層の端部が前記半導体チップ端部よりも内側に存在し，前記半導体チップ端部に達する耐高電界封止材層が形成されていることを特徴とする半導体モジュール。
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