JPWO2020035938A1 - 半導体装置および電力変換装置 - Google Patents

半導体装置および電力変換装置 Download PDF

Info

Publication number
JPWO2020035938A1
JPWO2020035938A1 JP2020537341A JP2020537341A JPWO2020035938A1 JP WO2020035938 A1 JPWO2020035938 A1 JP WO2020035938A1 JP 2020537341 A JP2020537341 A JP 2020537341A JP 2020537341 A JP2020537341 A JP 2020537341A JP WO2020035938 A1 JPWO2020035938 A1 JP WO2020035938A1
Authority
JP
Japan
Prior art keywords
electrode
peripheral structure
region
semiconductor device
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020537341A
Other languages
English (en)
Other versions
JP6995209B2 (ja
Inventor
洪平 海老原
洪平 海老原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of JPWO2020035938A1 publication Critical patent/JPWO2020035938A1/ja
Application granted granted Critical
Publication of JP6995209B2 publication Critical patent/JP6995209B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
    • H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体基板（３０）は、第１の面（Ｓ１）と、内側領域（ＲＩ）と外側領域（ＲＯ）とを有する第２の面（Ｓ２）とを有する。半導体基板（３０）は、第１の導電型を有するドリフト層（１）と、第２の導電型を有する終端ウェル領域（２）とを有する。終端ウェル領域（２）は、内側領域（ＲＩ）と外側領域（ＲＯ）との間から外側領域（ＲＯ）の方へ延びる部分を有する。第１の電極（８）は第１の面（Ｓ１）上に設けられる。第２の電極（５）は、内側領域（ＲＩ）の少なくとも一部の上に設けられ、終端ウェル領域（２）へ電気的に接続され、内側領域（ＲＩ）と外側領域（ＲＯ）との境界上に位置する縁を有する。周辺構造（７，７Ｍ）は、第２の電極（５，５０）から離れて外側領域（ＲＯ）の一部の上に設けられる。表面保護膜（６）は、第２の電極（５）の縁を覆い、外側領域（ＲＯ）を少なくとも部分的に覆い、周辺構造（７）によって食い込まれる。

Description

本発明は、半導体装置および電力変換装置に関し、特に、表面保護膜を有する半導体装置と、それを用いた電力変換装置とに関するものである。
パワーデバイス等に用いる縦型の半導体装置において、耐圧確保のため、ｎ型の半導体層内のいわゆる終端領域にｐ型のガードリング領域（終端ウェル領域）を設けることが知られている（例えば、特開２０１３−２１１５０３号公報（特許文献１）参照）。これにより、半導体層とガードリング領域とのｐｎ接合によって形成される空乏層によって、逆電圧が印加された際の電界が緩和される。また、上記公報に記載のショットキバリアダイオード（ＳＢＤ）では、表面電極のうち、ワイヤーボンディングが行われることになる一部の領域以外が、表面保護膜としてのポリイミドによって覆われている。またこれがさらにゲル等の封止樹脂で封止される場合もある。なお、このような表面保護膜および封止樹脂は、ＳＢＤに限らず、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化物−半導体電界効果トランジスタ）など他の半導体装置へも適用され得る。
特開２０１３−２１１５０３号公報
上述した、ポリイミド等の表面保護膜、またはゲル等の封止樹脂は、高湿度下において水分を含みやすい。この水分は表面電極へ悪影響を及ぼし得る。具体的には、水分中へ表面電極が溶け出したり、水分と表面電極とが反応することによって絶縁物の析出反応が生じたりする場合がある。このような場合、表面電極と表面保護膜との界面で表面保護膜の剥離が起こりやすい。この剥離によって形成された空洞がリークパスとして作用することにより、半導体装置の絶縁信頼性が損なわれ得る。
本発明は以上のような課題を解決するためになされたものであり、その一の目的は、絶縁信頼性を高めることができる半導体装置を提供することである。
本発明の半導体装置は、半導体基板と、第１の電極と、第２の電極と、周辺構造と、表面保護膜とを有している。半導体基板は、第１の面と、第１の面の反対であって内側領域と内側領域の外側の外側領域とを有する第２の面とを有している。半導体基板は、第１の導電型を有するドリフト層と、第１の導電型と異なる第２の導電型を有する終端ウェル領域とを含む。終端ウェル領域は、第２の面上において内側領域と外側領域との間から外側領域の方へ延びる部分を有している。第１の電極は半導体基板の第１の面上に設けられている。第２の電極は、半導体基板の内側領域の少なくとも一部の上に設けられており、終端ウェル領域へ電気的に接続されており、内側領域と外側領域との境界上に位置する縁を有している。周辺構造は、第２の電極から離れて半導体基板の外側領域の一部の上に設けられている。表面保護膜は、第２の電極の縁を覆っており、半導体基板の外側領域を少なくとも部分的に覆っており、周辺構造によって食い込まれており、周辺構造の材料と異なる絶縁材料からなる。
本発明によれば、表面保護膜は、周辺構造の材料と異なる材料からなる。これにより、表面保護膜の材料として、外部環境からの影響によって生じる応力を緩和する能力に優れた材料が適宜選択され得る。一方、周辺構造の材料は、表面保護膜の材料と異なってよいので、半導体基板からの周辺構造の剥離を生じにくくすることを優先して選択し得る。ここで、周辺構造が表面保護膜に食い込んでいるので、周辺構造からの表面保護膜の剥離は生じにくい。よって、第２の電極の外周端近傍において表面保護膜が剥離し始めたとしても、この剥離が周辺構造近傍を超えて外側へ伸展することが防止される。よって、周辺構造から外側において、表面保護膜による絶縁保護が維持される。よって、半導体装置の絶縁信頼性を高めることができる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
本発明の実施の形態１における半導体装置としてのＳＢＤの構成を、図２の線Ｉ−Ｉに沿って概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置としてのＳＢＤの構成を概略的に示す上面図である。 図１のＳＢＤにおける最大空乏層の分布の例を概略的に示す部分断面図である。 本発明の実施の形態１における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態１における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態１における半導体装置の変形例としてのＳＢＤを示す上面図である。 本発明の実施の形態２における半導体装置としてのＳＢＤの構成を概略的に示す部分断面図である。 本発明の実施の形態２における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態２における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態３における半導体装置としてのＳＢＤの構成を概略的に示す部分断面図である。 本発明の実施の形態３における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態４における半導体装置としてのＳＢＤの構成を概略的に示す部分断面図である。 本発明の実施の形態４における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態４における半導体装置の変形例としてのＳＢＤを示す部分断面図である。 本発明の実施の形態５における半導体装置としてのＭＯＳＦＥＴの構成を、図１６の線ＸＶ−ＸＶに沿って概略的に示す部分断面図である。 本発明の実施の形態５における半導体装置としてのＭＯＳＦＥＴの構成を概略的に示す上面図である。 図１５の構成に含まれるユニットセルの構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置としてのＭＯＳＦＥＴの構成を概略的に示す部分断面図である。 本発明の実施の形態６における半導体装置の変形例としてのＭＯＳＦＥＴを示す部分断面図である。 本発明の実施の形態７に係る電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「〜上」および「〜を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
（実施の形態１）
＜構成＞
図１は、本実施の形態１におけるＳＢＤ１００（半導体装置）の構成を、図２の線Ｉ−Ｉに沿って概略的に示す部分断面図である。図２は、ＳＢＤ１００の構成を概略的に示す上面図である。なお図１において、右側がＳＢＤ１００の終端側であり、左側がオン状態において主電流が流れる活性領域側である。
ＳＢＤ１００は、エピタキシャル基板３０（半導体基板）と、裏面電極８（第１の電極）と、表面電極５（第２の電極）と、周辺構造７と、表面保護膜６とを有している。エピタキシャル基板３０は、本実施の形態においては、ポリタイプ４Ｈを有する炭化珪素（ＳｉＣ）からなる。よってＳＢＤ１００は、ＳｉＣ−ＳＢＤである。エピタキシャル基板３０は、裏面Ｓ１（第１の面）と、表面Ｓ２（第１の面と反対である第２の面）とを有している。表面Ｓ２は、内側領域ＲＩと、内側領域の外側の外側領域ＲＯとを有している。エピタキシャル基板３０は、裏面Ｓ１をなす単結晶基板３１（支持基板）と、単結晶基板３１上に配置され表面Ｓ２をなすエピタキシャル層３２（半導体層）とを有している。
エピタキシャル層３２は、本実施の形態においては、ドリフト層１と、終端ウェル領域２（ガードリング領域）とを有している。ドリフト層１は、本実施の形態においては単結晶基板３１の導電型と同じ導電型を有しており、具体的にはｎ型（第１の導電型）を有している。終端ウェル領域２は、ｐ型（第１の導電型と異なる第２の導電型）を有している。終端ウェル領域２は、ドリフト層１によって単結晶基板３１から隔てられている。言い換えれば、終端ウェル領域２は、エピタキシャル層３２の表層部に形成されている。ドリフト層１の不純物濃度は単結晶基板３１の不純物濃度よりも低い。よって単結晶基板３１は、ドリフト層１に比して、低い抵抗率を有している。ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下である。終端ウェル領域２は、表面Ｓ２上において内側領域ＲＩと外側領域ＲＯとの間から外側領域ＲＯの方へ延びる部分を有している。言い換えれば、終端ウェル領域２は、内側領域ＲＩと外側領域ＲＯとの境界を跨がっている。
裏面電極８はエピタキシャル基板３０の裏面Ｓ１上に設けられている。
表面電極５は、エピタキシャル基板３０の内側領域ＲＩの少なくとも一部の上に設けられており、内側領域ＲＩと外側領域ＲＯとの境界上に位置する縁を有している。本実施の形態においては表面電極５は、内側領域ＲＩ全体の上に設けられており、外側領域ＲＯの上には設けられていない。表面電極５は、ショットキー電極５ａと、電極パッド５ｂとを有している。
ショットキー電極５ａは、表面Ｓ２の内側領域ＲＩに接しており、具体的にはドリフト層１および終端ウェル領域２に接している。これにより、表面電極５は終端ウェル領域２へ電気的に接続されている。ショットキー電極５ａの材料は、本実施の形態においては、ｎ型ＳｉＣ半導体とショットキー接合を形成する金属であればよく、Ｔｉ（チタン）、Ｍｏ（モリブデン）、Ｎｉ（ニッケル）、Ａｕ（金）、またはＷ（タングステン）等が用いられ得る。ショットキー電極５ａの厚みは、３０ｎｍ以上３００ｎｍ以下が好ましい。ショットキー電極５ａは、例えば、厚み１００ｎｍのＴｉ膜である。
電極パッド５ｂはショットキー電極５ａ上に配置されている。電極パッド５ｂの材料としては、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｍｏ、Ｎｉのいずれかを含む金属、または、Ａｌ−Ｓｉ（珪素）のようなＡｌ合金等を用いることができる。電極パッド５ｂの厚みは、３００ｎｍ以上１０μｍ以下が好ましい。電極パッド５ｂは、例えば、厚み３μｍのＡｌ膜である。
周辺構造７は、表面電極５から離れてエピタキシャル基板３０の外側領域ＲＯの一部の上に設けられている。周辺構造７と表面電極５との間の距離は、表面電極５および周辺構造７の少なくともいずれかの厚み以下であることが好ましく、表面電極５および周辺構造７の各々の厚み以下であることがより好ましい。周辺構造７の外周端（図１における右端）は、終端ウェル領域２の外周端（図１における右端）よりも内周側（図１における左側）に位置している。よって周辺構造７は終端ウェル領域２上に配置されている。周辺構造７は、酸化珪素（ＳｉＯ２）または窒化珪素（ＳｉＮ）等の絶縁材料からなり、好ましくは２００ｎｍ以上の厚みを有している。周辺構造７は、例えば、厚み２μｍのＳｉＯ２膜である。
表面保護膜６は、表面電極５の縁を覆っており、具体的には電極パッド５ｂの縁を覆っている。よって、電極パッド５ｂの上面のうち外周部分は表面保護膜６に覆われている。また表面保護膜６は、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆っている。表面保護膜６は、電極パッド５ｂが外部端子として機能することができるように、電極パッド５ｂの中央部（図中、左部）上に開口を有している。表面保護膜６は、周辺構造７によって食い込まれている。表面保護膜６は周辺構造７の材料と異なる絶縁材料からなる。表面保護膜６の材料は、外部環境からの応力を緩和するために樹脂であることが好ましく、例えばポリイミドである。
図３は、詳しくは後述する最大電圧がＳＢＤ１００へ印加されたときにドリフト層１と終端ウェル領域２との境界から延びる空乏層である最大空乏層ＭＤＬの分布の例を概略的に示す部分断面図である。図示されているように、周辺構造７は、最大空乏層ＭＤＬから内側（図中、左側）へ離されていることが好ましい。
なお上記本実施の形態においては第１導電型がｎ型であり第２導電型がｐ型であるが、代わりに、第１導電型がｐ型であり第２導電型がｎ型であってよい。またエピタキシャル基板３０が、ワイドバンドギャップ材料の一種であるＳｉＣからなるが、ＳｉＣに代わって他のワイドバンドギャップ材料が用いられてよい。また、ワイドバンドギャップ材料に代わって、他の材料、例えば珪素（Ｓｉ）、が用いられてよい。また、半導体装置は、ＳＢＤ以外のダイオードであってよく、例えば、ｐｎ接合ダイオードまたはＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：ジャンクションバリアショットキー）ダイオードであってよい。
＜変形例＞
図４は、ＳＢＤ１００（図１）の第１の変形例としてのＳＢＤ１０１を示す部分断面図である。ＳＢＤ１０１は、表面電極５と表面保護膜６との間に耐湿絶縁膜１５を有している。具体的には、耐湿絶縁膜１５は、電極パッド５ｂの外周端と、周辺構造７と、エピタキシャル層３２の一部との上に配置されている。なお表面保護膜６は、耐湿絶縁膜１５を完全に覆ってもよく、あるいは一部を覆わなくてもよい。耐湿絶縁膜１５は、表面保護膜６の材料とは異なる材料からなり、具体的には、表面保護膜６に比して透湿しにくい材料からなる。耐湿絶縁膜１５の材料は、ＳｉＯ２に比して透湿しにくい材料であることが好ましく、例えばＳｉＮである。ＳｉＮとしては、Ｓｉリッチであることによって半絶縁性を有するものではなく、１０×１０１２Ωｃｍ以上の抵抗率を有するものであることが好ましい。耐湿絶縁膜１５の厚みは、例えば１００ｎｍ以上である。
図５は、ＳＢＤ１００（図１）の第２の変形例としてのＳＢＤ１０２を示す部分断面図である。ＳＢＤ１０２においては、周辺構造７は、外側部分７ｏと、外側部分７ｏから離れて外側部分７ｏと表面電極５との間に位置する内側部分７ｉとを有している。表面保護膜６は内側部分７ｉと外側部分７ｏとの間に食い込んでいる。
図６は、ＳＢＤ１００（図２）の第３の変形例としてのＳＢＤ１０３を示す上面図である。ＳＢＤ１０３においては、周辺構造７は、互いに離れた複数の部分を含み、これら部分は、部分７ａ（第１の部分）と、部分７ａから離れた部分７ｂ（第２の部分）とを含む。本変形例においては、周辺構造７は表面電極５を完全には取り囲んでいない。言い換えると、表面電極５を完全に取り囲む形状を仮定したとして、この形状の内周側と外周側との間が１箇所以上連通するようにこの形状を分割することによって得られる形状を、周辺構造７が有している。表面保護膜６は、表面電極５と部分７ａとの間と、表面電極５と部分７ｂとの間と、部分７ａと周辺構造７の部分７ｂとの間と、に食い込んでいる。部分７ａと部分７ｂとの間の距離は周辺構造７の厚み以下であることが好ましい。
ここで、上記のように仮定された形状のうち周辺構造７が設けられない部分を「連通領域」と定義する。連通領域中へは表面保護膜６が食い込んでいる。複数の連通領域が設けられる場合、それらの間の間隔は周辺構造７の厚み以上であってよい。表面電極５が平面視で曲率を有するコーナー部の近傍においては、上記連通領域を設けないことが好ましい。
＜製造方法＞
次に、本実施の形態１のＳＢＤ１００の製造方法の例について説明する。
はじめに、ｎ＋型の低抵抗ＳｉＣ半導体からなり、オフ角を有する単結晶基板３１が準備される。単結晶基板３１上において、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のＳｉＣのエピタキシャル成長が行われることによって、ドリフト層１となる部分を有するエピタキシャル層３２が形成される。
そして、フォトリソグラフィー工程によって、所定の形状を有するレジスト膜（図示せず）が形成される。レジスト膜を注入マスクとして用いてＡｌまたはＢ（ホウ素）などのｐ型不純物（アクセプタ）をイオン注入することにより、ドリフト層１内の表層部にｐ型の終端ウェル領域２が形成される。終端ウェル領域２のドーズ量（不純物濃度）は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下が好ましく、例えば１．０×１０１３／ｃｍ２である。イオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下である。この場合、上記ドーズ量［ｃｍ−２］から換算された不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下である。その後、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃以上１９００℃以下）中で、３０秒以上１時間以下のアニールが行われる。このアニールにより、イオン注入によって添加された不純物が活性化させられる。
次に、例えばＣＶＤ法により、表面Ｓ２上に厚み２μｍのＳｉＯ２膜が成膜される。その後フォトリソグラフィー工程およびエッチング工程により、ＳｉＯ２膜がパターニングされる。これにより、エピタキシャル基板３０の表面の一部の上、具体的には終端ウェル領域２の表面の一部の上、に、周辺構造７が形成される。なお、変形例のＳＢＤ１０２（図５）またはＳＢＤ１０３（図６）のように周辺構造７が、互いに分離された複数の部分から構成される場合は、それに対応したフォトリソグラフィー工程が行われる。
続いて、エピタキシャル基板３０の裏面Ｓ１に、例えばスパッタ法により、裏面電極８が形成される。なお裏面電極８の形成は、以下の工程によって表面Ｓ２側の工程が全て完了してから行われてもよい。
次に、周辺構造７が設けられた表面Ｓ２の全体の上に、例えばスパッタ法により、ショットキー電極５ａの材料と、電極パッドの材料とが、この順に成膜される。例えば、厚み１００ｎｍのＴｉ膜と、厚み３μｍのＡｌ膜とが、この順に成膜される。次に、フォトリソグラフィー工程とエッチング工程とを用いたパターニングによって、所望の形状のショットキー電極５ａおよび電極パッド５ｂが形成される。金属膜のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。ウェットエッチングのエッチング液としてはフッ酸（ＨＦ）またはリン酸系のエッチング液が用いられる。なお、ショットキー電極５ａのパターニングと電極パッド５ｂのパターニングとはそれぞれ別に行われてもよい。この場合、電極パッド５ｂの外周端がショットキー電極５ａの外周端から張り出して電極パッド５ｂがショットキー電極５ａを完全に覆う構造が形成され得る。あるいは、ショットキー電極５ａの外周端が電極パッド５ｂの外周端から張り出してショットキー電極５ａの一部が電極パッド５ｂに覆われない構造が形成され得る。電極パッド５ｂと周辺構造７との間の距離は、ショットキー電極５ａおよび電極パッド５ｂの総厚み（上記寸法例においては３．０＋０．１＝３．１μｍ）以下が好ましく、また、周辺構造７の厚み（上記寸法例においては２μｍ）以下が好ましい。
ここで、変形例のＳＢＤ１０１（図４）を製造する場合には、例えばプラズマＣＶＤ法により、表面電極５および周辺構造７が設けられた表面Ｓ２上に、ＳｉＮが成膜される。次に、フォトリソグラフィー工程とエッチング工程とを用いたパターニングによって、所望の形状の耐湿絶縁膜１５が形成される。耐湿絶縁膜１５の厚みは１００ｎｍ以上が好ましく、例えば１μｍである。
次に、電極パッド５ｂの外周端と、周辺構造７が設けられた表面Ｓ２とを覆うように、表面保護膜６が形成される。表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状で形成され得る。以上により、ＳＢＤ１００が得られる。
＜動作＞
次に、本実施の形態のＳＢＤ１００（図１）の動作について、以下に説明する。
表面電極５の電極パッド５ｂの電位を基準として、裏面電極８に負の電圧を印加すると、ＳｉＣ−ＳＢＤであるＳＢＤ１００は、表面電極５から裏面電極８へ電流が流れる状態、すなわち導通状態（オン状態）となる。反対に、表面電極５を基準として、裏面電極８に正の電圧を印加すると、ＳＢＤ１００は阻止状態（オフ状態）となる。
図３を参照して、ＳＢＤ１００がオフ状態にある場合、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面付近には、大きな電界がかかる。この電界が臨界電界に達してアバランシェ降伏が起こるときの裏面電極８への電圧が、最大電圧（アバランシェ電圧）と定義される。通常、アバランシェ降伏が起こらない範囲で、ＳＢＤ１００は使用され、その定格電圧が定められる。
オフ状態においては、ドリフト層１の活性領域の表面、および、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、単結晶基板３１へ向かう方向（図中、下方向）とドリフト層１の外周方向（図中、右方向）とへ、空乏層が広がる。また、ドリフト層１と終端ウェル領域２とのｐｎ接合界面から、終端ウェル領域２内へも空乏層が広がり、その広がり具合は終端ウェル領域２の濃度に大きく依存する。ここで、点線で示す位置が、最大空乏層ＭＤＬの先端位置である。このとき、エピタキシャル層３２表面の空乏化している領域ではエピタキシャル層３２の外周側から中央に向かって電位差が生じている。
ここで、高湿度下でＳＢＤ１００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分がエピタキシャル層３２および電極パッド５ｂの表面に達する。ここで、ＳＢＤ１００に印加される電圧により、ドリフト層１の外周側が陽極として作用し、電極パッド５ｂが陰極として作用する。陰極となる電極パッド５ｂの近傍では、上記水分について、以下の式（１）で表される酸素の還元反応、および、式（２）で表される水素の生成反応が生じる。
Ｏ２ ＋ ２Ｈ２Ｏ ＋ ４ｅ− → ４ＯＨ− ・・・（１）
Ｈ２Ｏ ＋ ｅ− → ＯＨ− ＋ １／２Ｈ２ ・・・（２）
これに伴い、電極パッド５ｂの近傍で水酸化物イオンの濃度が増加する。水酸化物イオンは、電極パッド５ｂと化学的に反応する。例えば電極パッド５ｂがアルミニウムからなる場合は、上記化学反応によってアルミニウムが水酸化アルミニウムとなることがある。水酸化アルミニウムは、電極パッド５ｂの表面に絶縁物として析出する。エピタキシャル基板３０がＳｉＣからなる場合、ＳｉＣの高い絶縁破壊電界を活用することにより、終端ウェル領域２の幅および終端ウェル領域２からドリフト層１の外周端までの幅を小さく設計することができる。このような設計下では、オフ状態において陽極となるドリフト層１の外周側と、陰極となる電極パッド５ｂとの距離が近くなる。よって、電極パッド５ｂ付近で水酸化物イオンの濃度がより大きくなる。よって、電極パッド５ｂの表面での絶縁物の析出がより顕著となる。このとき、電極パッド５ｂの外周端（図３における右端）においては、電極パッド５ｂの上面および側面に絶縁物が析出する。この析出によって表面保護膜６が押し上げられ、その結果、電極パッド５ｂと表面保護膜６との界面で剥がれが生じることがある。また、表面保護膜６の剥がれは、エピタキシャル層３２上を伝播し得る。言い換えれば、エピタキシャル層３２と表面保護膜６との界面でも剥がれが生じ得る。もしもこの剥がれによって終端ウェル領域２上に空洞部が形成されたとすると、空洞部に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＳＢＤ１００が素子破壊に至ることがあり得る。
本実施の形態によれば、電極パッド５ｂの外周側に周辺構造７が設けられている。これにより、電極パッド５ｂの外周端からドリフト層１の外周側に向かって生じるエピタキシャル層３２からの表面保護膜６の剥がれを、周辺構造７により止めることができる。
＜効果のまとめ＞
表面保護膜６は、周辺構造７の材料と異なる材料からなる。これにより、表面保護膜６の材料として、外部環境からの影響によって生じる応力を緩和する能力に優れた材料が適宜選択され得る。一方、周辺構造７の材料は、表面保護膜６の材料と異なってよいので、エピタキシャル基板３０からの周辺構造７の剥離を生じにくくすることを優先して選択し得る。ここで、周辺構造７が表面保護膜６に食い込んでいるので、周辺構造７からの表面保護膜６の剥離は生じにくい。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが防止される。よって、周辺構造７から外側において、表面保護膜６による絶縁保護が維持される。よって、ＳＢＤ１００の絶縁信頼性を高めることができる。
周辺構造７の外周端（図１における右端）は終端ウェル領域２の外周端（図１における右端）よりも内周側（図１における左側）に位置している。これにより、表面保護膜６の剥がれが終端ウェル領域２の外周端を超えて伸展することが防止される。よって、ドリフト層１と終端ウェル領域２とによって形成されるｐｎ接合を、上記剥がれに起因したリークパスが短絡してしまうことが避けられる。
周辺構造７は最大空乏層ＭＤＬから離されていることが好ましい。これにより、表面保護膜６の剥がれが、最大空乏層ＭＤＬが表面Ｓ２と接する領域へ伸展することが防止される。よって、上記剥がれに起因したリークパスが空乏層を短絡してしまうことが避けられる。
周辺構造７と表面電極５との間の距離は、表面電極５および周辺構造７の少なくともいずれかの厚み以下であることが好ましく、表面電極５および周辺構造７の各々の厚み以下であることがより好ましい。これにより、表面電極５と周辺構造７とによって形成される凹部のアスペクト比が高くなる。よってこの凹部へ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
ＳｉＣからなるエピタキシャル基板３０を用いたＳＢＤ１００においては、前述したように、水分の影響によって表面電極５の周辺に絶縁物が析出しやすい。この析出は、表面電極５の外周端近傍における表面保護膜６の剥離につながり得る。本実施の形態によれば、この剥離が周辺構造７近傍を超えて外側へ伸展することが効果的に防止される。
図４を参照して、表面電極５と表面保護膜６との間には耐湿絶縁膜１５が設けられてよい。これにより、表面電極５の外周端への水分の浸透が抑制される。よって、水分の影響に起因しての表面電極５の外周端近傍における表面保護膜６の剥離の発生を抑制することができる。
図５を参照して、表面保護膜６は、周辺構造７の内側部分７ｉと外側部分７ｏとの間に食い込んでいてよい。これにより、表面電極５から外側へ向かう方向において、表面保護膜６が、表面電極５と周辺構造７の内側部分７ｉとの間で強く固定されるだけでなく、さらに、周辺構造７の内側部分７ｉと外側部分７ｏとの間でも強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。内側部分７ｉと外側部分７ｏとの間の間隔が周辺構造７の厚み以下の場合、内側部分７ｉと外側部分７ｏとによって形成される凹部のアスペクト比が高くなる。よってこの凹部へ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
図６を参照して、表面保護膜６は、表面電極５と周辺構造７の部分７ａ（図６）との間と、表面電極５と周辺構造７の部分７ｂ（図６）との間と、部分７ａと部分７ｂとの間とに食い込んでいてよい。これにより、表面保護膜６が周辺構造７へ食い込みによって強く固定される箇所の数が増加する。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
部分７ａと、部分７ｂとの間の距離は、周辺構造７の厚み以下であってよい。これにより、周辺構造７の部分７ａおよび部分７ｂによって形成される凹部のアスペクト比が高くなる。よってこの凹部へ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
図６において、周辺構造７に複数の連通領域（周辺構造の欠損領域）が設けられる場合、それらの間の間隔は周辺構造の厚み以上であってよい。その場合、エピタキシャル基板３０と周辺構造７との密着性を十分に確保しやすい。これにより、エピタキシャル基板３０からの周辺構造７の剥がれを防止することができる。
なお、表面保護膜６の剥がれが特に起こりやすい、表面電極５が平面視で曲率を有するコーナー部の近傍においては、上記連通領域を設けないことが好ましい。
（実施の形態２）
＜構成＞
図７は、本実施の形態２におけるＳＢＤ２００（半導体装置）の構成を概略的に示す部分断面図である。ＳＢＤ２００はフィールド絶縁膜３を有している。フィールド絶縁膜３は、本実施の形態においては、エピタキシャル基板３０の内側領域ＲＩと外側領域ＲＯとに跨ってエピタキシャル基板３０の表面Ｓ２上に設けられている。よってフィールド絶縁膜３は外側領域ＲＯ上に配置された部分を有している。周辺構造７の外周端（図中、右端）は、終端ウェル領域２の外周端（図中、右端）よりも内周側（図中、左側）に位置している。よって周辺構造７はフィールド絶縁膜３を介して終端ウェル領域２上に配置されている。表面電極５の縁はフィールド絶縁膜３を介してエピタキシャル基板３０の表面Ｓ２上に位置している。周辺構造７はフィールド絶縁膜３上に位置している。ショットキー電極５ａおよび電極パッド５ｂの少なくともいずれか（図中においてはそれら両方）はフィールド絶縁膜３に乗り上げている。フィールド絶縁膜３は、ＳｉＯ２またはＳｉＮ等の絶縁材料からなり、好ましくは１０ｎｍ以上の厚みを有している。フィールド絶縁膜３は、例えば、厚み１μｍのＳｉＯ２膜である。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
＜変形例＞
図８は、ＳＢＤ２００の第１の変形例としてのＳＢＤ２０１を示す部分断面図である。フィールド絶縁膜３は、表面電極５と周辺構造７との間において、表面保護膜６によって食い込まれた内側開口部３ｉを有している。内側開口部３ｉの幅はフィールド絶縁膜３の厚み以下であることが好ましい。なお、内側開口部３ｉは、平面視において表面電極５を完全に取り囲んでいてよい。あるいは、互いに離れた複数の内側開口部３ｉが表面電極５の周りに設けられてもよく、その場合、内側開口部３ｉは平面視において表面電極５を完全には取り囲まない。
図９は、ＳＢＤ２００の第２の変形例としてのＳＢＤ２０２を示す部分断面図である。フィールド絶縁膜３は、周辺構造７によって食い込まれた外側開口部３ｏを有している。外側開口部３ｏの幅はフィールド絶縁膜３の厚み以下であることが好ましい。なお、外側開口部３ｏは、平面視において表面電極５を完全に取り囲んでいてよい。あるいは、互いに離れた複数の外側開口部３ｏが表面電極５の周りに設けられてもよく、その場合、外側開口部３ｏは平面視において表面電極５を完全には取り囲まない。
他の変形例として、耐湿絶縁膜１５（図４：実施の形態１の変形例）が設けられてよい。本実施の形態への適用においては、耐湿絶縁膜１５は、表面電極５の外周端の上と、周辺構造７の上と、フィールド絶縁膜３を介したエピタキシャル層３２の一部の上とに配置される。さらに他の変形例として、周辺構造７が、外側部分７ｏと、内側部分７ｉとを有していてよい（図５：実施の形態１の変形例を参照）。さらに他の変形例として、図６（実施の形態１の変形例）に示された形状を有する周辺構造７が適用されてもよい。これら他の変形例によれば、これらが実施の形態１へ適用された場合とほぼ同様の効果が得られる。
＜製造方法＞
次に、本実施の形態２のＳＢＤ２００の製造方法の例について説明する。なお、単結晶基板３１と、ドリフト層１と、終端ウェル領域２とを有するエピタキシャル基板３０を形成する工程までは、前述した実施の形態１と同様であるため、その説明を省略する。
上記工程の後、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み１μｍのＳｉＯ２膜が成膜される。その後フォトリソグラフィー工程およびエッチング工程を用いたパターニングにより、表面Ｓ２の一部の上にフィールド絶縁膜３が形成される。パターニングは、フィールド絶縁膜３が、内側領域ＲＩと外側領域ＲＯとの境界を跨ぐように、かつ、外側領域ＲＯにおける終端ウェル領域２の端部を超えて延びるように行われる。なお、変形例のＳＢＤ２０１（図８）またはＳＢＤ２０２（図９）のようにフィールド絶縁膜３が内側開口部３ｉ（図８）または外側開口部３ｏ（図９）を有する場合は、それに対応したフォトリソグラフィー工程が行われる。
次に、例えばＣＶＤ法により、フィールド絶縁膜３が設けられた表面Ｓ２上に厚み２μｍのＳｉＯ２膜が成膜される。その後フォトリソグラフィー工程およびエッチング工程により、ＳｉＯ２膜がパターニングされる。これにより、フィールド絶縁膜３の表面の一部の上、具体的にはフィールド絶縁膜３を介して終端ウェル領域２の表面の一部の上、に、周辺構造７が形成される。なお、前述したＳＢＤ１０２（図５）またはＳＢＤ１０３（図６）のように周辺構造７が、互いに分離された複数の部分から構成される場合は、それに対応したフォトリソグラフィー工程が行われる。
これ以降の工程は、前述した実施の形態１と同様であるため、その説明を省略する。以上により、ＳＢＤ２００が得られる。
＜動作＞
次に、ＳＢＤ２００（図７）の動作について、以下に説明する。なお、実施の形態１においてＳＢＤ１００について説明した「オン状態」および「オフ状態」に関する基本的な動作は、本実施の形態のＳＢＤ２００についても同じであるため、その説明を省略する。
高湿度下でＳＢＤ２００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分がフィールド絶縁膜３および電極パッド５ｂの表面に達する。よって、実施の形態１の場合と同様に、ドリフト層１の外周側が陽極として作用し、電極パッド５ｂが陰極として作用することによって、電極パッド５ｂの上面および側面に絶縁物が析出する。この析出によって表面保護膜６が押し上げられ、その結果、電極パッド５ｂと表面保護膜６との界面で剥がれが生じることがある。また、表面保護膜６の剥がれは、フィールド絶縁膜３上を伝播し得る。言い換えれば、フィールド絶縁膜３と表面保護膜６との界面でも剥がれが生じ得る。もしもこの剥がれによってフィールド絶縁膜３上に空洞部が形成されたとすると、空洞部に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＳＢＤ２００が素子破壊に至ることがあり得る。
本実施の形態によれば、表面電極５の外周側においてフィールド絶縁膜３上に周辺構造７が設けられている。これにより、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７により止めることができる。
＜効果のまとめ＞
本実施の形態２によれば、表面電極５の外周側において周辺構造７が設けられている。これにより、実施の形態１とほぼ同様の理由で、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７により止めることができる。よって、周辺構造７から外側において、表面保護膜６による絶縁保護が維持される。よって、ＳＢＤ２００の絶縁信頼性を高めることができる。
一般に半導体内部において特にｐｎ接合の付近には電界が集中しやすく、本実施の形態においてはドリフト層１と終端ウェル領域２とによって形成されるｐｎ接合の付近に電界が集中しやすい。よって、表面Ｓ２上においては、終端ウェル領域２の外周端（図７における右端）の付近に電界が集中しやすい。よって、終端ウェル領域２の外周端の周辺のフィールド絶縁膜３上には高電界領域が生じやすい。この高電界領域へ表面保護膜６の剥がれが伸展すると、気中放電が起こりやすくなる。周辺構造７の外周端（図７における右端）が終端ウェル領域２の外周端（図７における右端）よりも内周側（図７における左側）に位置している場合は、表面保護膜６の剥がれが上記高電界領域へ伸展することが防止される。よって、上記剥がれに起因した気中放電が避けられる。
図８を参照して、フィールド絶縁膜３は内側開口部３ｉを有していてよい。これにより、表面電極５と周辺構造７との間において表面保護膜６がフィールド絶縁膜３へより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
内側開口部３ｉの幅はフィールド絶縁膜３の厚み以下であってよい。これにより、内側開口部３ｉのアスペクト比が高くなる。よって内側開口部３ｉへ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
図９を参照して、フィールド絶縁膜３は、周辺構造７によって食い込まれた外側開口部３ｏを有していてよい。この食い込みの影響によって、周辺構造７の、表面保護膜６に面する面に、凹部７ｒを形成することができる。この凹部７ｒへ表面保護膜６が食い込むことによって、表面保護膜６が周辺構造７へより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
外側開口部３ｏの幅はフィールド絶縁膜３の厚み以下であってよい。これにより、凹部７ｒのアスペクト比が高くなる。よって凹部７ｒへ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
（実施の形態３）
＜構成＞
図１０は、本実施の形態３におけるＳＢＤ３００（半導体装置）の構成を概略的に示す部分断面図である。ＳＢＤ３００は、絶縁材料からなる周辺構造７（図１：実施の形態１）に代わって、導電性を有する材料からなる周辺構造７Ｍを有している。導電性を有する材料としては、例えば、Ｔｉ、Ａｕ、Ｗ、Ａｌ、Ｃｕ、Ｍｏ、Ｎｉのいずれかを含む金属、Ａｌ−ＳｉのようなＡｌ合金、または、ポリシリコンのような半導体材料を用い得る。周辺構造７Ｍの材料は、表面電極５の少なくとも一部の材料と同じであってよい。言い換えれば、周辺構造７Ｍの材料は、ショットキー電極５ａの材料、または、電極パッド５ｂの材料であってよい。あるいは、周辺構造７Ｍの材料は表面電極５の材料と同じであってよい。言い換えれば、周辺構造７Ｍの材料は、ショットキー電極５ａの材料と電極パッド５ｂの材料との積層材料であってよい。言い換えれば、周辺構造７Ｍは、表面電極５が有する積層構造と同じ積層構造を有していてよい。
周辺構造７Ｍの配置は、周辺構造７（実施の形態１）と同様であってよい。具体的には、周辺構造７Ｍの外周端（図中、右端）は終端ウェル領域２の外周端（図中、右端）よりも内周側（左側）に位置している。また、周辺構造７Ｍは最大空乏層ＭＤＬ（図３）から離されていることが好ましい。
その他の構成についても、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
＜変形例＞
図１１は、ＳＢＤ３００の変形例としてのＳＢＤ３０１を示す部分断面図である。ＳＢＤ３０１においては、終端ウェル領域２は、エピタキシャル基板３０の表面Ｓ２において、低濃度部分２ａ（第１の部分）と、低濃度部分２ａの不純物濃度よりも高い不純物濃度を有する高濃度部分２ｂ（第２の部分）とを含む。高濃度部分２ｂは、図示されているように、低濃度部分２ａによってドリフト層１から隔てられていてもよい。あるいは、高濃度部分２ｂは、深さ方向においてドリフト層１に達していてもよい。言い換えれば、高濃度部分２ｂが低濃度部分２ａより深くてもよい。ショットキー電極５ａは、高濃度部分２ｂに接続していてもよく、していなくてもよい。高濃度部分２ｂは、互いに離れた複数の部分から構成されていてもよい。周辺構造７Ｍの外周端（図中、右端）は、高濃度部分２ｂの外周端（図中右端）よりも内周側に位置していることが好ましい。
さらに、実施の形態１の変形例が本実施の形態３へ適用されてもよく、それにより実施の形態１の場合とほぼ同様の効果が得られる。
＜製造方法＞
次に、本実施の形態３のＳＢＤ３００の製造方法の例について説明する。なお、単結晶基板３１と、ドリフト層１と、終端ウェル領域２とを有するエピタキシャル基板３０を形成する工程までは、前述した実施の形態１と同様であるため、その説明を省略する。なお、変形例のＳＢＤ３０１（図１１）を製造する場合は、低濃度部分２ａのためのフォトリソグラフィー工程およびイオン注入と、高濃度部分２ｂのためのフォトリソグラフィー工程およびイオン注入とが行われればよい。
上記工程の後、表面Ｓ２の全体の上に、例えばスパッタ法により、ショットキー電極５ａの材料と、電極パッドの材料とが、この順に成膜される。例えば、厚み１００ｎｍのＴｉ膜と、厚み３μｍのＡｌ膜とが、この順に成膜される。次に、フォトリソグラフィー工程とエッチング工程とを用いたパターニングによって、所望の形状のショットキー電極５ａおよび電極パッド５ｂが形成される。金属膜のエッチングには、ドライエッチングまたはウェットエッチングを用いることができる。ウェットエッチングのエッチング液としては、例えば、フッ酸（ＨＦ）またはリン酸系のエッチング液が用いられる。なお、ショットキー電極５ａのパターニングと電極パッド５ｂのパターニングとはそれぞれ別に行ってもよい。この場合、電極パッド５ｂの外周端がショットキー電極５ａの外周端から張り出して電極パッド５ｂがショットキー電極５ａを完全に覆う構造が形成され得る。あるいは、ショットキー電極５ａの外周端が電極パッド５ｂの外周端から張り出してショットキー電極５ａの一部が電極パッド５ｂに覆われない構造が形成され得る。電極パッド５ｂと周辺構造７Ｍとの間の距離は、ショットキー電極５ａおよび電極パッド５ｂの総厚み（上記寸法例においては３．０＋０．１＝３．１μｍ）以下が好ましく、また、周辺構造７Ｍの厚み（下記の例においては、上記総厚みと同じく３．１μｍ）以下が好ましい。
周辺構造７Ｍは、ショットキー電極５ａおよび電極パッド５ｂの両方をパターニングする工程、またはいずれか一方をパターニングする工程において、同時に形成されることが好ましい。例えば、周辺構造７Ｍはショットキー電極５ａおよび電極パッド５ｂの両方をパターニングする工程において同時に形成され、その場合、周辺構造７Ｍは表面電極５と同じ層構造を有する。上記寸法例の場合、周辺構造７Ｍは、厚み１００ｎｍのＴｉ膜と、厚み３μｍのＡｌ膜との二層構造を有する。
ここで、前述した実施の形態１の場合と同様に、変形例として、耐湿絶縁膜１５（図４参照）が形成されてよい。形成方法については、実施の形態１と同様であるため、その説明を省略する。
次に、電極パッド５ｂの外周端と、周辺構造７Ｍが設けられた表面Ｓ２とを覆うように、表面保護膜６が形成される。表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状で形成され得る。
続いて、エピタキシャル基板３０の裏面Ｓ１に、例えばスパッタ法により、裏面電極８が形成される。なお裏面電極８の形成は、これより前のタイミングで行われてもよい。
以上により、ＳＢＤ３００が得られる。
＜動作＞
次に、ＳＢＤ３００（図１０）の動作について、以下に説明する。なお、実施の形態１においてＳＢＤ１００について説明した「オン状態」および「オフ状態」に関する基本的な動作は、本実施の形態のＳＢＤ３００についても同じであるため、その説明を省略する。
実施の形態１と異なり本実施の形態３においては、絶縁材料からなる周辺構造７（図１）に代わって、導電性材料からなる周辺構造７Ｍが用いられる。導電性材料からなる周辺構造７Ｍは、表面電極５へ終端ウェル領域２を介して電気的に接続されている。ここで、終端ウェル領域２は、表面電極５および周辺構造７Ｍの抵抗率に比して、高い抵抗率を有している。よって、終端ウェル領域２の有する電気抵抗により、オフ状態において、周辺構造７Ｍは、表面電極５の電位よりも高い電位を有する。このため、ＯＨ−イオンの発生をともなう陰極として主に作用するのは、表面電極５であって周辺構造７Ｍではない。よって、周辺構造７Ｍの上面および側面には、ＯＨ−イオンの発生に起因しての絶縁物の析出が生じない。よって、この析出物に起因して周辺構造７Ｍから表面保護膜６が剥がれることが避けられる。よって、周辺構造７Ｍは、周辺構造７（図１：実施の形態１）と同様に、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを止める機能を有する。
オフ状態においては、ドリフト層１と終端ウェル領域２とが形成するｐｎ接合から、ドリフト層１および終端ウェル領域２の内部に空乏層が広がる。印加電圧が限界まで高められると、最大空乏層ＭＤＬ（図３参照）が形成される。空乏層には電位勾配が発生しているので、もしも終端ウェル領域２の表面の空乏層が導電性の周辺構造７Ｍの外周端まで到達したとすると、周辺構造７Ｍの外周端（図中、右端）には非常に大きな電位差が生じる。これによる過剰な電界集中によって、周辺構造７Ｍの外周端で破壊が生じることがある。よって、周辺構造７Ｍは最大空乏層ＭＤＬ（図３）から離されて配置されていることが好ましい。
＜効果のまとめ＞
本実施の形態３によれば、表面電極５の外周側において周辺構造７Ｍが設けられている。これにより、実施の形態１とほぼ同様の理由で、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７Ｍにより止めることができる。よって、周辺構造７Ｍから外側において、表面保護膜６による絶縁保護が維持される。よって、ＳＢＤ３００の絶縁信頼性を高めることができる。
周辺構造７Ｍは、導電性を有する材料からなる。これにより、周辺構造７Ｍの材料として、非導電性の材料以外の材料も選択することができる。一般に、導電性材料は、ＳｉＯ２等の絶縁材料に比して、厚く成膜することが容易である。周辺構造７Ｍによる効果を十分に得るためには、周辺構造７Ｍは、ある程度以上の厚みを有する必要があるところ、導電性材料を用いることによって、厚い周辺構造７Ｍを容易に形成することができる。
好ましくは、周辺構造７Ｍの材料が、表面電極５の少なくとも一部の材料と同じである。これにより、周辺構造７Ｍの形成工程と、表面電極５の形成工程との少なくとも一部を共通化することができる。周辺構造７Ｍの材料が、表面電極５の材料と同じであってもよい。これにより、周辺構造７Ｍの形成工程と、表面電極５の形成工程とを共通化することができる。
周辺構造７Ｍの外周端は終端ウェル領域２の外周端よりも内周側に位置している。これにより、ドリフト層１と終端ウェル領域２とによって形成されるｐｎ接合を周辺構造７Ｍが短絡してしまうことが避けられる。また、周辺構造７Ｍの外周端での電界集中が抑制される。
周辺構造７Ｍは最大空乏層ＭＤＬ（図３参照）から離されていることが好ましい。これにより、周辺構造７Ｍの外周端での電界集中がより確実に抑制される。
図１１を参照して、周辺構造７Ｍの外周端は、終端ウェル領域２の高濃度部分２ｂの外周端よりも内周側に位置していてよい。これにより、オフ状態においてドリフト層１と終端ウェル領域２とのｐｎ接合から終端ウェル領域２の内部へ広がる空乏層が周辺構造７Ｍの外周端にまでは達しにくくなる。よって、周辺構造７Ｍの外周端での電界集中がより確実に抑制される。
なお、ドリフト層１と終端ウェル領域２とが形成するｐｎ接合からの空乏層の広がりは、ドリフト層１および終端ウェル領域２の濃度、厚み、およびＳＢＤ（半導体装置）に印加される電圧により変化し、ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ Ａｉｄｅｄ Ｄｅｓｉｇｎ）を用いたデバイスシミュレーションなどにより計算することができる。
（実施の形態４）
＜構成＞
図１２は、本実施の形態４におけるＳＢＤ４００（半導体装置）の構成を概略的に示す部分断面図である。ＳＢＤ４００は、実施の形態２とほぼ同様のフィールド絶縁膜３を有している。これ以外の構成については、上述した実施の形態３（図１０）の構成とほぼ同じである。よって本実施の形態においては、エピタキシャル基板３０の外側領域ＲＯ上に周辺構造７Ｍがフィールド絶縁膜３を介して配置されている。また、周辺構造７Ｍは、最大空乏層ＭＤＬ（図３）が表面Ｓ２に達している領域から、面内方向（図中、横方向）において離されていることが好ましい。
なお、上記以外の構成については、上述した実施の形態３の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
＜変形例＞
図１３は、ＳＢＤ４００の第１の変形例としてのＳＢＤ４０１を示す部分断面図である。ＳＢＤ４０１においては、ＳＢＤ３０１（図１１：実施の形態３の変形例）と同様に、終端ウェル領域２は、低濃度部分２ａと、高濃度部分２ｂとを含む。周辺構造７Ｍの外周端（図中、右端）は、高濃度部分２ｂの外周端（図中、右端）よりも内周側（図中、左側）に位置している。ショットキー電極５ａは、高濃度部分２ｂに接続していてもよく、していなくてもよい。
図１４は、ＳＢＤ４００の第２の変形例としてのＳＢＤ４０２を示す部分断面図である。ＳＢＤ４０２においては、ＳＢＤ２０２（図９：実施の形態３の変形例）と同様に、フィールド絶縁膜３が外側開口部３ｏを有している。本変形例においては外側開口部３ｏに周辺構造７Ｍが食い込んでいる。これにより、終端ウェル領域２と周辺構造７Ｍとが電気的に接続されている。好ましくは、外側開口部３ｏの外周端（図中、右端）は、終端ウェル領域２の高濃度部分２ｂの外周端（図中、右端）よりも内周側（左側）に位置している。この条件は、周辺構造７Ｍの外周端が終端ウェル領域２の高濃度部分２ｂの外周端よりも内周側に位置していれば、当然に満たされる。
他の変形例として、耐湿絶縁膜１５（図４：実施の形態１の変形例）が設けられてよい。本実施の形態への適用においては、耐湿絶縁膜１５は、表面電極５の外周端の上と、周辺構造７Ｍの上と、フィールド絶縁膜３を介したエピタキシャル層３２の一部の上とに配置される。さらに他の変形例として、周辺構造７（図５：実施の形態１の変形例を参照）が外側部分７ｏおよび内側部分７ｉを有しているのと同様に、周辺構造７Ｍが外側部分および内側部分を有していてよい。さらに他の変形例として、図６（実施の形態１の変形例）に示された周辺構造７と同様の形状を有する周辺構造７Ｍが適用されてもよい。これら他の変形例によれは、これらが実施の形態１へ適用された場合とほぼ同様の効果が得られる。
＜製造方法＞
次に、本実施の形態４のＳＢＤ４００の製造方法の例について説明する。
まず前述した実施の形態２とほぼ同様の方法により、フィールド絶縁膜３を形成する工程までが行われる。なお、変形例のＳＢＤ４０１（図１３）またはＳＢＤ４０２（図１４）を製造する場合は、低濃度部分２ａのためのフォトリソグラフィー工程およびイオン注入と、高濃度部分２ｂのためのフォトリソグラフィー工程およびイオン注入とが行われればよい。
次に、前述した実施の形態３とほぼ同様の方法によって、表面電極５および周辺構造７Ｍが形成される。ここで、前述した実施の形態１の場合と同様に、変形例として、耐湿絶縁膜１５（図４参照）が形成されてよい。形成方法については、実施の形態１と同様であるため、その説明を省略する。
これ以降の工程は、周辺構造７が周辺構造７Ｍに置き換わっていることをのぞき、前述した実施の形態２とほぼ同様であるため、その説明を省略する。以上により、ＳＢＤ４００が得られる。
＜動作＞
次に、ＳＢＤ４００（図１２）の動作について、以下に説明する。なお、実施の形態１においてＳＢＤ１００について説明した「オン状態」および「オフ状態」に関する基本的な動作は、本実施の形態のＳＢＤ４００についても同じであるため、その説明を省略する。
高湿度下でＳＢＤ４００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分がフィールド絶縁膜３および電極パッド５ｂの表面に達する。よって、実施の形態１の場合と同様に、ドリフト層１の外周側が陽極として作用し、電極パッド５ｂが陰極として作用することによって、電極パッド５ｂの上面および側面に絶縁物が析出する。この析出によって表面保護膜６が押し上げられ、その結果、電極パッド５ｂと表面保護膜６との界面で剥がれが生じることがある。また、表面保護膜６の剥がれは、フィールド絶縁膜３上を伝播し得る。言い換えれば、フィールド絶縁膜３と表面保護膜６との界面でも剥がれが生じ得る。もしもこの剥がれによってフィールド絶縁膜３上に空洞部が形成されたとすると、空洞部に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＳＢＤ４００が素子破壊に至ることがあり得る。
本実施の形態によれば、表面電極５の外周側においてフィールド絶縁膜３上に周辺構造７Ｍが設けられている。これにより、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７Ｍにより止めることができる。
本実施の形態のＳＢＤ４００（図１２）は、ＳＢＤ２００（図７：実施の形態２）と同様にフィールド絶縁膜３を有している。一方で、実施の形態２と異なり本実施の形態４においては、絶縁材料からなる周辺構造７（図１）に代わって、導電性材料からなる周辺構造７Ｍが用いられる。ＳＢＤ４００（図１２）およびＳＢＤ４０１（図１３）においては、周辺構造７Ｍはフィールド絶縁膜３上にある。よってオフ状態において周辺構造７Ｍは、陰極となる表面電極５の電位と、陽極となるエピタキシャル層３２外周側の電位との中間の電位を取る。ＳＢＤ４０２（図１４）においては、導電性材料からなる周辺構造７Ｍは、表面電極５へ終端ウェル領域２を介して電気的に接続されている。ここで、終端ウェル領域２は、表面電極５および周辺構造７Ｍの抵抗率に比して、高い抵抗率を有している。よって、終端ウェル領域２の有する電気抵抗により、オフ状態において、周辺構造７Ｍは、表面電極５の電位よりも高い電位を有する。このため、ＯＨ−イオンの発生をともなう陰極として主に作用するのは、表面電極５であって周辺構造７Ｍではない。
よって、周辺構造７Ｍの上面および側面には、ＯＨ−イオンの発生に起因しての絶縁物の析出が生じない。よって、この析出物に起因して周辺構造７Ｍから表面保護膜６が剥がれることが避けられる。よって、周辺構造７Ｍは、周辺構造７（図７：実施の形態２）と同様に、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを止める機能を有する。
オフ状態においては、ドリフト層１と終端ウェル領域２とが形成するｐｎ接合から、ドリフト層１および終端ウェル領域２の内部に空乏層が広がる。印加電圧が限界まで高められると、最大空乏層ＭＤＬ（図３参照）が形成される。空乏層には電位勾配が発生しているので、もしも終端ウェル領域２の表面の空乏層が導電性の周辺構造７Ｍの外周端まで到達したとすると、周辺構造７Ｍの外周端（図中、右端）には非常に大きな電位差が生じる。これによる過剰な電界集中によって、周辺構造７Ｍの外周端で破壊が生じることがある。よって、周辺構造７Ｍは最大空乏層ＭＤＬ（図３）から離されて配置されていることが好ましい。
終端ウェル領域２の濃度が十分に大きいことによってドリフト層１と終端ウェル領域２とのｐｎ接合から終端ウェル領域２の内部へは空乏層がほとんど広がらない場合においても、ｐｎ接合からドリフト層１へは空乏層が大きく広がる。よって、周辺構造７Ｍの外周端の位置は終端ウェル領域２の外周端よりも内側であることが好ましい。
終端ウェル領域２の外側に、電気的にフローティングとされたウェルを１つ以上設けることによって電界緩和を行う方法が、一般的に知られている。オフ状態において終端ウェル領域２と、上記のようにフローティングとされたウェルとの間には、空乏層が広がる。よってこの場合においても、周辺構造７Ｍの外周端の位置は終端ウェル領域２の外周端よりも内側であることが好ましい。
＜効果のまとめ＞
本実施の形態４によれば、表面電極５の外周側において周辺構造７Ｍが設けられている。これにより、実施の形態１とほぼ同様の理由で、表面電極５の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７Ｍにより止めることができる。よって、周辺構造７Ｍから外側において、表面保護膜６による絶縁保護が維持される。よって、ＳＢＤ４００の絶縁信頼性を高めることができる。
周辺構造７Ｍの外周端（図１２における右端）は、終端ウェル領域２の外周端（図１２における右端）よりも内周側（図１２における左側）に位置している。これにより、周辺構造７Ｍの外周端での電界集中が抑制される。
図１３を参照して、周辺構造７Ｍの外周端は、終端ウェル領域２の高濃度部分２ｂの外周端よりも内周側に位置していてよい。これにより、オフ状態においてドリフト層１と終端ウェル領域２とのｐｎ接合から終端ウェル領域２の内部へ広がる空乏層が周辺構造７Ｍの外周端にまでは達しにくくなる。よって、周辺構造７Ｍの外周端での電界集中がより確実に抑制される。
図１４を参照して、フィールド絶縁膜３は、周辺構造７Ｍによって食い込まれた外側開口部３ｏを有していてよい。この食い込みの影響によって、周辺構造７Ｍの、表面保護膜６に面する面に、凹部７ｒを形成することができる。この凹部７ｒへ表面保護膜６が食い込むことによって、表面保護膜６が周辺構造７Ｍへより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７Ｍ近傍を超えて外側へ伸展することが、より確実に防止される。
外側開口部３ｏの幅はフィールド絶縁膜３の厚み以下であってよい。これにより、凹部７ｒのアスペクト比が高くなる。よって凹部７ｒへ表面保護膜６がより強く固定される。よって、表面電極５の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７Ｍ近傍を超えて外側へ伸展することが、より確実に防止される。
（実施の形態５）
＜構成＞
図１５は、本実施の形態５におけるＭＯＳＦＥＴ５００（半導体装置）の構成を、図１６の線ＸＶ−ＸＶに沿って概略的に示す部分断面図である。図１６は、ＭＯＳＦＥＴ５００の構成を概略的に示す上面図である。図１７は、図１５の構成に含まれるユニットセルＵＣの構成を概略的に示す部分断面図である。なお図１５において、右側がＭＯＳＦＥＴ５００の終端側であり、左側がオン状態において主電流が流れる活性領域側である。
ＭＯＳＦＥＴ５００は、エピタキシャル基板３０と、裏面電極８（ドレイン電極）と、表面電極５０（第２の電極）と、周辺構造７と、表面保護膜６と、フィールド絶縁膜３とを有している。またＭＯＳＦＥＴ５００は、ゲート絶縁膜１２と、ゲート電極１３と、層間絶縁膜１４とを有している。
エピタキシャル基板３０は、本実施の形態においては、ポリタイプ４Ｈを有するＳｉＣからなる。よってＭＯＳＦＥＴ５００は、ＳｉＣ−ＭＯＳＦＥＴである。エピタキシャル基板３０は、裏面Ｓ１と、表面Ｓ２とを有している。表面Ｓ２は、内側領域ＲＩと、内側領域の外側の外側領域ＲＯとを有している。エピタキシャル基板３０は、裏面Ｓ１をなす単結晶基板３１と、単結晶基板３１上に配置され表面Ｓ２をなすエピタキシャル層３２とを有している。
エピタキシャル層３２は、本実施の形態においては、ドリフト層１と、終端ウェル領域２０と、素子ウェル領域９と、コンタクト領域１９と、ソース領域１１とを有している。ソース領域１１は、ドリフト層１の導電型と同じ導電型を有している。ドリフト層１は、本実施の形態においては単結晶基板３１の導電型と同じ導電型を有しており、具体的にはｎ型（第１の導電型）を有している。終端ウェル領域２０と、素子ウェル領域９と、コンタクト領域１９とは、ｐ型（第１の導電型と異なる第２の導電型）を有している。終端ウェル領域２０は、ドリフト層１によって単結晶基板３１から隔てられている。言い換えれば、終端ウェル領域２０は、エピタキシャル層３２の表層部に形成されている。ドリフト層１の不純物濃度は単結晶基板３１の不純物濃度よりも低い。よって単結晶基板３１は、ドリフト層１の抵抗率に比して、低い抵抗率を有している。ドリフト層１の不純物濃度は１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下である。終端ウェル領域２０は、表面Ｓ２上において内側領域ＲＩと外側領域ＲＯとの間から外側領域ＲＯの方へ延びる部分を有している。言い換えれば、終端ウェル領域２０は内側領域ＲＩと外側領域ＲＯとの境界を跨がっている。
終端ウェル領域２０は、内側領域ＲＩと外側領域ＲＯとの境界から延びている境界部分２１を有している。境界部分２１は、図１５に示されているように、内側領域ＲＩと外側領域ＲＯとの境界から内側（図中、左側）へ延びる部分を有している。境界部分２１は、活性領域ＲＡを取り囲むように形成されていてよい。境界部分２１は表面Ｓ２において、低濃度部分２１ａ（第１の部分）と、低濃度部分２１ａの不純物濃度よりも高い不純物濃度を有する高濃度部分２１ｂ（第２の部分）とを含む。また終端ウェル領域２０は、境界部分２１からさらに外側へと延びる延長部分２２を有している。
表面電極５０はエピタキシャル基板３０の内側領域ＲＩの一部の上に設けられている。表面電極５０は、ソース電極５１（主電極部）と、ゲート配線電極５２（制御配線電極部）とを含む。表面電極５０のソース電極５１は、終端ウェル領域２０の境界部分２１へ電気的に接続されている。ゲート配線電極５２は、ソース電極５１と裏面電極８との間の電気的経路を制御するためのゲート信号（制御信号）を受けるためのものであり、ソース電極５１から離れている。表面電極５０は、内側領域ＲＩと外側領域ＲＯとの境界上に位置する縁を有しており、図１５に示された断面においては、ゲート配線電極５２が上記境界上に位置する縁を有している。ゲート配線電極５２は、ゲートパッド５２ｐおよびゲート配線５２ｗ（図１６）を有している。
フィールド絶縁膜３は、エピタキシャル基板３０の表面Ｓ２の外側領域ＲＯ上に配置された部分を有している。フィールド絶縁膜３は、終端ウェル領域２０の延長部分２２を覆っている。フィールド絶縁膜３は内側領域ＲＩ上に開口を有している。本実施の形態においては、フィールド絶縁膜３の内周端へ、層間絶縁膜１４の外周端がつながっている。層間絶縁膜１４は、エピタキシャル基板３０の内側領域ＲＩと外側領域ＲＯとに跨ってエピタキシャル基板３０の表面Ｓ２上に設けられている。表面電極５０の縁は層間絶縁膜１４を介してエピタキシャル基板３０の表面Ｓ２上に位置している。言い換えれば、表面電極５０は層間絶縁膜１４に乗り上げている。
周辺構造７は、表面電極５０から離れてエピタキシャル基板３０の外側領域ＲＯの一部の上に設けられている。本実施の形態においては、周辺構造７は外側領域ＲＯの一部の上にフィールド絶縁膜３を介して配置されている。周辺構造７の外周端（図１５における右端）は、終端ウェル領域２０の高濃度部分２１ｂの外周端（図１５における右端）よりも内周側（左側）に位置していることが好ましい。周辺構造７の材料および厚みは実施の形態１の場合と同様であってよい。
表面保護膜６は、表面電極５０の縁を覆っており、具体的には、ソース電極５１およびゲート配線電極５２の縁を覆っている。また表面保護膜６は、エピタキシャル基板３０の外側領域ＲＯを少なくとも部分的に覆っている。表面保護膜６は、ソース電極５１と、ゲート配線電極５２のゲートパッド５２ｐとが外部端子として機能することができるように、図１６に示されているように、ソース電極５１の中央部の上と、ゲートパッド５２ｐの一部の上とに開口を有している。
実施の形態１と同様に本実施の形態５においても、表面保護膜６は、周辺構造７によって食い込まれている。表面保護膜６は周辺構造７の材料と異なる絶縁材料からなる。表面保護膜６の材料は、外部環境からの応力を緩和するために樹脂であることが好ましく、例えばポリイミドである。
また実施の形態１と同様に本実施の形態５においても、周辺構造７の外周端は、終端ウェル領域２０の外周端よりも内周側に位置している。また、ＳＢＤ１００の最大空乏層ＭＤＬ（図３）と同様にＭＯＳＦＥＴ５００においても最大空乏層が想定され、周辺構造７は、この最大空乏層から内側へ離されていることが好ましい。また周辺構造７と表面電極５０との間の距離は、表面電極５０および周辺構造７の少なくともいずれかの厚み以下であることが好ましく、表面電極５０および周辺構造７の各々の厚み以下であることがより好ましい。
ＭＯＳＦＥＴ５００の活性領域ＲＡ（図１５）は、ユニットセルＵＣ（図１７）を複数繰り返した構造を有している。ユニットセルＵＣの各々は、素子ウェル領域９と、コンタクト領域１９と、ソース領域１１とを有している。素子ウェル領域９およびコンタクト領域１９はｐ型を有している。コンタクト領域１９は、素子ウェル領域９の不純物濃度よりも高い不純物濃度を有している。素子ウェル領域９は、ドリフト層１上に配置されており、表面Ｓ２に面している。コンタクト領域１９は、素子ウェル領域９上に配置されており、表面Ｓ２に面している。コンタクト領域１９は表面Ｓ２から素子ウェル領域９に達している。ソース領域１１はｎ型を有している。
ソース電極５１はソース領域１１に接している。またソース電極５１は、コンタクト領域１９とオーミックコンタクトを形成するように、コンタクト領域１９に接している。またソース電極５１は、終端ウェル領域２０の高濃度部分２１ｂとオーミックコンタクトを形成するように、終端ウェル領域２０の高濃度部分２１ｂに接している。表面Ｓ２上において、ソース領域１１は素子ウェル領域９によってドリフト層１から隔てられている。ゲート絶縁膜１２は表面Ｓ２上において、ドリフト層１、素子ウェル領域９、およびソース領域１１に跨っている。ゲート電極１３は、ゲート絶縁膜１２の表面の一部または全部の上に配置されている。層間絶縁膜１４は、ゲート絶縁膜１２およびゲート電極１３を覆うことによって、ソース電極５１とゲート電極１３との間を絶縁している。また終端ウェル領域２０の境界部分２１の表面の一部の上には、ゲート絶縁膜１２を介してゲート電極１３が配置されている。
図１６に示された平面レイアウトの場合は、ゲート配線電極５２が内側領域ＲＩを取り囲んでいる。また層間絶縁膜１４は、図１５に示されているように、内側領域ＲＩの外周において開口を有している。ユニットセルＵＣの各々のゲート電極１３は、活性領域ＲＡの外周において、ゲート配線電極５２のゲート配線５２ｗに接続されている。ゲート配線電極５２から離れてそれを取り囲むように周辺構造７が配置されている。
平面レイアウトの変形例として、広い面積を有するｐ型ウェルが活性領域ＲＡ内に形成され、このｐ型ウェルの上方にゲート配線５２ｗが配置されてもよい。その場合、ゲート配線５２ｗへユニットセルＵＣの各々のゲート電極１３が層間絶縁膜１４の開口を介して接続される。この変形例の場合、ゲート配線５２ｗは活性領域ＲＡ内に配置される。
なお上記本実施の形態においては第１導電型がｎ型であり第２導電型がｐ型であるが、代わりに、第１導電型がｐ型であり第２導電型がｎ型であってよい。またエピタキシャル基板３０が、ワイドバンドギャップ材料の一種であるＳｉＣからなるが、ＳｉＣに代わって他のワイドバンドギャップ材料が用いられてよい。また、ワイドバンドギャップ材料に代わって、他の材料、例えばＳｉ、が用いられてよい。また、半導体装置は、ＭＯＳＦＥＴ以外のトランジスタであってよく、例えば、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）またはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また、本実施の形態においてはトランジスタがプレーナ型であるが、トランジスタはトレンチ型であってもよい。
＜変形例＞
第１の変形例として、本実施の形態５へ耐湿絶縁膜１５（図４：実施の形態１の変形例）が適用されてよい。本実施の形態への適用においては、耐湿絶縁膜１５は、表面電極５０（ソース電極５１およびゲート配線電極５２）の外周端の上と、層間絶縁膜１４の上と、周辺構造７の上と、フィールド絶縁膜３の上とに配置される。第２の変形例として、周辺構造７が、外側部分７ｏと、内側部分７ｉとを有していてよい（図５：実施の形態１の変形例を参照）。第３の変形例として、図６（実施の形態１の変形例）に示された形状を有する周辺構造７が適用されてもよく、その場合、表面電極５０が平面視で曲率を有するコーナー部の近傍においては連通領域を設けないことが好ましい。これら他の変形例によれは、これらが実施の形態１へ適用された場合とほぼ同様の効果が得られる。
第４の変形例として、フィールド絶縁膜３は内側開口部３ｉ（図８：実施の形態２の変形例を参照）を有してよい。本実施の形態への適用においては、フィールド絶縁膜３は、表面電極５０と周辺構造７との間において、表面保護膜６によって食い込まれた内側開口部３ｉを有する。この変形例によれは、これが実施の形態２へ適用された場合とほぼ同様の効果が得られる。
第５の変形例として、フィールド絶縁膜３の表面上に層間絶縁膜１４が乗り上げるように形成され、周辺構造７がフィールド絶縁膜３上に層間絶縁膜１４を介して配置されてもよい。この変形例においては、層間絶縁膜１４が、表面電極５０と周辺構造７との間において、表面保護膜６によって食い込まれた開口部を有してよい。これにより、上記第４の変形例によって内側開口部３ｉ（図８）が設けられる場合の効果に類した効果が得られる。この開口部の幅は層間絶縁膜１４の厚み以下であることが好ましい。なおこの開口部は、平面視において表面電極５０を完全に取り囲んでいてよい。あるいは、互いに離れた複数の開口部が表面電極５０の周りに設けられてもよく、その場合、開口部は平面視において表面電極５０を完全には取り囲まない。
＜製造方法＞
次に、本実施の形態５のＭＯＳＦＥＴ５００の製造方法の例について、以下に説明する。
はじめに、ｎ＋型の低抵抗ＳｉＣ半導体からなり、オフ角を有する単結晶基板３１が準備される。単結晶基板３１上において、ｎ型で不純物濃度が１×１０１４／ｃｍ３以上１×１０１７／ｃｍ３以下のＳｉＣのエピタキシャル成長が行われることによって、ドリフト層１となる部分を有するエピタキシャル層３２が形成される。
そして、フォトリソグラフィー工程を用いてのレジスト膜（図示せず）の形成と、このレジスト膜を注入マスクとして用いてのイオン注入とが繰り返される。これにより、ドリフト層１内の表層部に、終端ウェル領域２０と、素子ウェル領域９と、コンタクト領域１９と、ソース領域１１とが形成される。イオン注入において、ｎ型半導体のイオン種としてはＮ（窒素）等が用いられ、ｐ型半導体のイオン種としてはＡｌまたはＢ等が用いられる。素子ウェル領域９と、終端ウェル領域２０の低濃度部分２１ａとは、一括して形成されてよい。またコンタクト領域１９と、終端ウェル領域２０の高濃度部分２１ｂとは、一括して形成されてよい。素子ウェル領域９と、終端ウェル領域２０の低濃度部分２１ａとの不純物濃度は、１．０×１０１８／ｃｍ３以上１．０×１０２０／ｃｍ３以下が好ましい。ソース領域１１の不純物濃度は素子ウェル領域９の不純物濃度よりも大きい。終端ウェル領域２０の延長部分２２のドーズ量は、０．５×１０１３／ｃｍ２以上５×１０１３／ｃｍ２以下とすることが好ましく、例えば１．０×１０１３／ｃｍ２である。イオン注入の注入エネルギーは、Ａｌの場合、例えば１００ｋｅＶ以上７００ｋｅＶ以下である。この場合、上記ドーズ量［ｃｍ−２］から換算された延長部分２２の不純物濃度は、１×１０１７／ｃｍ３以上１×１０１９／ｃｍ３以下である。
その後、１５００℃以上のアニールが行われる。これにより、イオン注入によって添加された不純物が活性化させられる。
次に、例えばＣＶＤ法により、エピタキシャル基板３０の表面Ｓ２上に、厚み０．５μｍ以上２μｍ以下程度のＳｉＯ２膜が成膜される。その後フォトリソグラフィー工程およびエッチング工程を用いたパターニングにより、表面Ｓ２の一部の上にフィールド絶縁膜３が形成される。
続いて、フィールド絶縁膜３に覆われていないエピタキシャル層３２の表面を熱酸化することによって、所望の厚みのゲート絶縁膜１２であるＳｉＯ２膜が形成される。次に、ゲート絶縁膜１２の上に、導電性を有する多結晶珪素膜が減圧ＣＶＤ法により形成され、これをパターニングすることによりゲート電極１３が形成される。
続いて、層間絶縁膜１４がＣＶＤ法により形成される。続いて、層間絶縁膜１４とゲート絶縁膜１２とを貫いてコンタクト領域１９およびソース領域１１に到達するコンタクトホールが形成される。同時に、活性領域ＲＡの外側で、層間絶縁膜１４を貫いてゲート電極１３に到達するコンタクトホールが形成される。
続いて、ＣＶＤ法による成膜工程、フォトリソグラフィー工程、およびエッチング工程等により、フィールド絶縁膜３の表面上の所望の位置に周辺構造７が形成される。変形例として、層間絶縁膜１４を形成する際に同時に周辺構造７が形成されるように、パターニングが行われてもよい。また、層間絶縁膜１４がフィールド絶縁膜３の表面上に乗り上げるように形成され、そして層間絶縁膜１４の表面上の所望の位置に周辺構造７が形成されてもよい。
さらに、表面電極５０および裏面電極８が、スパッタ法または蒸着法などによる成膜工程と、パターニング工程とによって形成される。表面電極５０のソース電極５１の成膜工程には、例えば、Ｎｉ、ＴｉおよびＡｌなどの金属の少なくとも１つが用いられる。裏面電極８の成膜工程には、例えば、ＮｉおよびＡｕなどの金属の少なくとも１つが用いられる。ソース電極５１および裏面電極８の、エピタキシャル基板３０に接する部分は、熱処理によってシリサイドとされる。
次に、表面電極５０の外周端と、周辺構造７等が設けられた表面Ｓ２とを覆うように、表面保護膜６が形成される。表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状で形成され得る。以上により、ＭＯＳＦＥＴ５００が得られる。
＜動作＞
次に、ＭＯＳＦＥＴ５００（図１５）の動作について、２つの状態に分けて、以下に説明する。
１つ目の状態は、ゲート電極１３にしきい値以上の正の電圧が印加されている状態であり、以下「オン状態」と呼ぶ。オン状態では、チャネル領域に反転チャネルが形成される。反転チャネルは、キャリアである電子がソース領域１１とドリフト層１との間を流れるための経路となる。オン状態において、ソース電極５１を基準として、裏面電極８に高い電圧を印加すると、単結晶基板３１およびドリフト層１を通る電流が流れる。このときのソース電極５１と裏面電極８との間の電圧をオン電圧と呼び、流れる電流をオン電流と呼ぶ。オン電流は、チャネルが存在する活性領域ＲＡのみを流れ、活性領域ＲＡ外の終端領域には流れない。
２つ目の状態は、ゲート電極１３にしきい値未満の電圧が印加されている状態であり、以下「オフ状態」と呼ぶ。オフ状態では、チャネル領域に反転キャリアが形成されないため、オン電流は流れない。よって、ソース電極５１と裏面電極８との間に高電圧が印加される場合、この高電圧が維持される。このとき、ゲート電極１３とソース電極５１との間の電圧は、ソース電極５１と裏面電極８との間の電圧に対して非常に小さいので、ゲート電極１３と裏面電極８との間にも高電圧が印加されることになる。
活性領域ＲＡの外側の終端領域においても、ゲート配線電極５２およびゲート電極１３の各々と、裏面電極８との間に、高電圧が印加される。活性領域ＲＡにおいて素子ウェル領域９にソース電極５１との電気的コンタクトが形成されているのと同様に、終端ウェル領域２０の境界部分２１にソース電極５１との電気的コンタクトが形成されているため、ゲート絶縁膜１２および層間絶縁膜１４に高電界が印加されることが防止される。
活性領域ＲＡの外側の終端領域は、実施の形態１〜４で説明したオフ状態と類似して動作する。つまり、ドリフト層１と終端ウェル領域２０とのｐｎ接合界面付近には高電界が印加され、裏面電極８に臨界電界をこえるような電圧が印加されるとアバランシェ降伏が起こる。通常、アバランシェ降伏が起こらない範囲で、ＭＯＳＦＥＴ５００は使用され、その定格電圧が定められる。
オフ状態においては、ドリフト層１と、素子ウェル領域９および終端ウェル領域２０とのｐｎ接合界面から、単結晶基板３１へ向かう方向（図中、下方向）とドリフト層１の外周方向（図中、右方向）とへ、空乏層が広がる。
ここで、高湿度下でＭＯＳＦＥＴ５００をオフ状態とした場合を考える。表面保護膜６は、高い吸水性を有しているので、高湿度下では多くの水分を含有する。この水分が、フィールド絶縁膜３、層間絶縁膜１４、表面電極５０、および周辺構造７の表面に達する。ここで、ＭＯＳＦＥＴ５００に印加される電圧により、ドリフト層１の外周側が陽極として作用し、表面電極５０が陰極として作用する。陰極となる表面電極５０の近傍では、前述した実施の形態１において説明したように、酸素の還元反応、および、水素の生成反応が生じる。これに伴い、表面電極５０の近傍で水酸化物イオンの濃度が増加する。ゲート配線電極５２に負の電圧が印加されると、水酸化物イオンの濃度はより増加する。水酸化物イオンが表面電極５０と化学的に反応することにより、表面電極５０の外周端（図１５における右端）において、表面電極５０の上面および側面に絶縁物が析出する。
この析出によって表面保護膜６が押し上げられ、その結果、表面電極５０と表面保護膜６との界面で剥がれが生じることがある。また、表面保護膜６の剥がれは、層間絶縁膜１４およびフィールド絶縁膜３上を伝播し得る。言い換えれば、層間絶縁膜１４およびフィールド絶縁膜３の各々と表面保護膜６との界面でも剥がれが生じ得る。この剥がれは、負の電圧が印加されるゲート配線電極５２が活性領域ＲＡを取り囲むように形成されている場合に、より顕著に生じる。もしもこの剥がれによって終端ウェル領域２０上に空洞部が形成されたとすると、空洞部に水分が入り込むことによって過剰なリーク電流が流れたり、あるいは空洞部で気中放電が起きたりすることによって、ＭＯＳＦＥＴ５００が素子破壊に至ることがあり得る。本実施の形態によれば、表面電極５０の外周側に周辺構造７が設けられている。これにより、表面電極５０の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを、周辺構造７により止めることができる。
＜効果のまとめ＞
表面保護膜６は、周辺構造７の材料と異なる材料からなる。これにより、表面保護膜６の材料として、外部環境からの影響によって生じる応力を緩和する能力に優れた材料が適宜選択され得る。一方、周辺構造７の材料は、表面保護膜６の材料と異なってよいので、エピタキシャル基板３０からの周辺構造７の剥離を生じにくくすることを優先して選択し得る。ここで、周辺構造７が表面保護膜６に食い込んでいるので、周辺構造７からの表面保護膜６の剥離は生じにくい。よって、表面電極５０の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが防止される。よって、周辺構造７から外側において、表面保護膜６による絶縁保護が維持される。よって、ＭＯＳＦＥＴ５００の絶縁信頼性を高めることができる。
一般に半導体内部において特にｐｎ接合の付近には電界が集中しやすく、本実施の形態においてはドリフト層１と終端ウェル領域２０とによって形成されるｐｎ接合の付近に電界が集中しやすい。よって、表面Ｓ２上においては、終端ウェル領域２０の外周端（図１５における右端）の付近に電界が集中しやすい。よって、終端ウェル領域２０の外周端の周辺のフィールド絶縁膜３上には高電界領域が生じやすい。この高電界領域へ表面保護膜６の剥がれが伸展すると、気中放電が起こりやすくなる。周辺構造７の外周端（図１５における右端）が終端ウェル領域２０の外周端（図１５における右端）よりも内周側（図１５における左側）に位置している場合は、表面保護膜６の剥がれが上記高電界領域へ伸展することが防止される。よって、上記剥がれに起因した気中放電が避けられる。
最大空乏層（図３における最大空乏層ＭＤＬ参照）が表面Ｓ２と接する領域の周辺のフィールド絶縁膜３上には高電界領域が生じやすい。この高電界領域へ表面保護膜６の剥がれが伸展すると、気中放電が起こりやすくなる。周辺構造７が最大空乏層から離されている場合は、表面保護膜６の剥がれが上記高電界領域へ伸展することが防止される。よって、上記剥がれに起因した気中放電が避けられる。
周辺構造７の外周端は終端ウェル領域２０の高濃度部分２１ｂの外周端よりも内周側に位置していてよい。これにより、オフ状態においてドリフト層１と終端ウェル領域２０とのｐｎ接合から終端ウェル領域２０の内部へ広がる空乏層が周辺構造７の外周端にまでは達しにくくなる。
周辺構造７と表面電極５０との間の距離は、表面電極５０および周辺構造７の少なくともいずれかの厚み以下であることが好ましく、表面電極５０および周辺構造７の各々の厚み以下であることがより好ましい。これにより、表面電極５０と周辺構造７とによって形成される凹部のアスペクト比が高くなる。よってこの凹部へ表面保護膜６がより強く固定される。よって、表面電極５０の外周端近傍において表面保護膜６が剥離し始めたとしても、この剥離が周辺構造７近傍を超えて外側へ伸展することが、より確実に防止される。
（実施の形態６）
＜構成＞
図１８は、本実施の形態６におけるＭＯＳＦＥＴ６００（半導体装置）の構成を概略的に示す部分断面図である。ＭＯＳＦＥＴ６００は、絶縁材料からなる周辺構造７（図１５：実施の形態５）に代わって、導電性を有する材料からなる周辺構造７Ｍを有している。周辺構造７Ｍの材料は、前述した実施の形態３において説明された材料であってよい。また周辺構造７Ｍの配置は周辺構造７の配置と同様であってよい。
なお、上記以外の構成については、上述した実施の形態５の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
＜変形例＞
図１９は、ＭＯＳＦＥＴ６００の変形例としてのＭＯＳＦＥＴ６０１を示す部分断面図である。ＭＯＳＦＥＴ６０１においては、フィールド絶縁膜３は、周辺構造７Ｍによって食い込まれた外側開口部３ｏを有している。本変形例においては、終端ウェル領域２０の境界部分２１の高濃度部分２１ｂと、周辺構造７Ｍとが、電気的に接続されている。本変形例によれば、ＳＢＤ４０２（図１４：実施の形態４の変形例）の場合と同様の理由で、表面保護膜６の剥離が周辺構造７Ｍ近傍を超えて外側へ伸展することが、より確実に防止される。
他の変形例として、フィールド絶縁膜３の表面上に層間絶縁膜１４が乗り上げるように形成され、周辺構造７Ｍがフィールド絶縁膜３上に層間絶縁膜１４を介して配置されてもよい。この変形例においては、フィールド絶縁膜３および層間絶縁膜１４の積層構造が、周辺構造７Ｍによって食い込まれた開口部を有してよい。その場合、終端ウェル領域２０の境界部分２１の高濃度部分２１ｂと、周辺構造７Ｍとが、電気的に接続されている。
さらに他の変形例として、本実施の形態６へ耐湿絶縁膜１５（図４：実施の形態１の変形例）が適用されてよい。本実施の形態への適用においては、耐湿絶縁膜１５は、表面電極５（ソース電極５１およびゲート配線電極５２）の外周端の上と、層間絶縁膜１４の上と、周辺構造７Ｍの上と、フィールド絶縁膜３の上とに配置される。さらに他の変形例として、周辺構造７Ｍが、外側部分７ｏと、内側部分７ｉとを有していてよい（図５：実施の形態１の変形例を参照）。さらに他の変形例として、図６（実施の形態１の変形例）に示された周辺構造７の形状を有する周辺構造７Ｍが適用されてもよく、その場合、表面電極５０が平面視で曲率を有するコーナー部の近傍においては連通領域を設けないことが好ましい。これらの変形例によれは、これらが実施の形態１へ適用された場合とほぼ同様の効果が得られる。
さらに他の変形例として、フィールド絶縁膜３は内側開口部３ｉ（図８：実施の形態２の変形例を参照）を有してよい。本実施の形態への適用においては、フィールド絶縁膜３は、表面電極５０と周辺構造７との間において、表面保護膜６によって食い込まれた内側開口部３ｉを有する。この変形例によれは、これが実施の形態２へ適用された場合とほぼ同様の効果が得られる。
＜製造方法＞
次に、本実施の形態６のＭＯＳＦＥＴ６００の製造方法の例について、以下に説明する。なお、ゲート電極１３を形成する工程までは、前述した実施の形態５と同様であるため、その説明を省略する。
上記工程の後、層間絶縁膜１４がＣＶＤ法により形成される。続いて、層間絶縁膜１４とゲート絶縁膜１２とを貫いてコンタクト領域１９およびソース領域１１に到達するコンタクトホールが形成される。同時に、活性領域ＲＡの外側で、層間絶縁膜１４を貫いてゲート電極１３に到達するコンタクトホールが形成される。
続いて、表面電極５０が、スパッタ法または蒸着法などの成膜工程と、パターニング工程とにより形成される。このとき同時に周辺構造７Ｍを形成することができる。その場合、周辺構造７Ｍは、表面電極５０の材料と同じ材料からなり、表面電極５０の厚みと同じ厚みを有する。例えば、表面電極５０および周辺構造７Ｍは、厚み５μｍのＡｌ膜からなる。さらに、エピタキシャル基板３０の裏面Ｓ１に、例えばスパッタ法または蒸着法により、裏面電極８が形成される。ソース電極５１および裏面電極８の、エピタキシャル基板３０に接する部分は、熱処理によってシリサイドとされる。なお、ＭＯＳＦＥＴ６０１（図１９）が製造される場合、周辺構造７の、エピタキシャル基板３０に接する部分も、熱処理によってシリサイドとされてよい。
次に、表面電極５０の外周端と、周辺構造７Ｍ等が設けられた表面Ｓ２とを覆うように、表面保護膜６が形成される。表面保護膜６は、例えば、感光性ポリイミドの塗布および露光によって、所望の形状で形成され得る。以上により、ＭＯＳＦＥＴ６００が得られる。
＜動作＞
次に、ＭＯＳＦＥＴ６００（図１８）の動作について、以下に説明する。なお、実施の形態５のＭＯＳＦＥＴ５００について説明した「オン状態」および「オフ状態」に関する基本的な動作は、本実施の形態のＭＯＳＦＥＴ６００についても同じであるため、その説明を省略する。
実施の形態５と異なり本実施の形態６においては、絶縁材料からなる周辺構造７（図１５）に代わって、導電性材料からなる周辺構造７Ｍが用いられる。ＭＯＳＦＥＴ６００（図１８）においては、周辺構造７Ｍはフィールド絶縁膜３上にある。よってオフ状態において周辺構造７Ｍは、陰極となる表面電極５０の電位と、陽極となるエピタキシャル層３２外周側の電位との中間の電位を取る。ＭＯＳＦＥＴ６０１（図１９）においては、導電性材料からなる周辺構造７Ｍは、表面電極５０のソース電極５１へ終端ウェル領域２０の境界部分２１を介して電気的に接続されている。ここで、終端ウェル領域２０は、表面電極５０および周辺構造７Ｍの抵抗率に比して、高い抵抗率を有している。よって、終端ウェル領域２０の有する電気抵抗により、オフ状態において、周辺構造７Ｍは、表面電極５０のソース電極５１の電位よりも高い電位を有する。このため、ＯＨ−イオンの発生をともなう陰極として主に作用するのは、表面電極５０であって周辺構造７Ｍではない。よって、周辺構造７Ｍの上面および側面には、ＯＨ−イオンの発生に起因しての絶縁物の析出が生じない。よって、この析出物に起因して周辺構造７Ｍから表面保護膜６が剥がれることが避けられる。よって、周辺構造７Ｍは、周辺構造７（図１５：実施の形態５）と同様に、表面電極５０の外周端からドリフト層１の外周側に向かって生じるフィールド絶縁膜３からの表面保護膜６の剥がれを止める機能を有する。
オフ状態においては、素子ウェル領域９および終端ウェル領域２０の各々とドリフト層１とが形成するｐｎ接合から、ドリフト層１と、素子ウェル領域９と、終端ウェル領域２０との内部に空乏層が広がる。ここで、ＳＢＤ１００の最大空乏層ＭＤＬ（図３）と同様にＭＯＳＦＥＴ６００においても最大空乏層が想定される。印加電圧が限界まで高められると、最大空乏層が形成される。空乏層には電位勾配が発生しているので、もしも終端ウェル領域２０の表面の空乏層が導電性の周辺構造７Ｍの外周端の直下まで到達したとすると、周辺構造７Ｍの外周端には非常に大きな電位差が生じ得る。これによる過剰な電界集中によって、周辺構造７Ｍの外周端で破壊が生じることがある。特に、変形例のＭＯＳＦＥＴ６０１（図１９）の場合、周辺構造７Ｍがエピタキシャル基板３０に直接接しているため、電界集中の悪影響を顕著に受ける。以上から、周辺構造７Ｍは最大空乏層から離されて配置されていることが好ましい。
なお、終端ウェル領域２０の境界部分２１、および素子ウェル領域９の不純物濃度は、終端ウェル領域２０の延長部分２２の不純物濃度と比べて、通常は十分に高く、よって空乏層は、終端ウェル領域２０の境界部分２１、および素子ウェル領域９の内部へはほとんど広がらない。よって、図１９に示されているように高濃度部分２１ｂの外周端が周辺構造７Ｍの外周端よりも外周側に位置する場合は、オフ状態において印加電圧がアバランシェ電圧まで到達したとしても、周辺構造７Ｍの外周端での破壊は生じにくい。
＜効果のまとめ＞
本実施の形態６によれば、表面電極５０の外周側において周辺構造７Ｍが設けられている。これにより、実施の形態５とほぼ同様の理由で、表面電極５０の外周端からドリフト層１の外周側に向かって生じる表面保護膜６の剥がれを、周辺構造７Ｍにより止めることができる。よって、周辺構造７Ｍから外側において、表面保護膜６による絶縁保護が維持される。よって、ＭＯＳＦＥＴ６００の絶縁信頼性を高めることができる。
周辺構造７Ｍの外周端（図１８における右端）は、終端ウェル領域２０の外周端（図１８における右端）よりも内周側（図１８における左側）に位置している。これにより、周辺構造７Ｍの外周端での電界集中が抑制される。
周辺構造７Ｍは、前述した最大空乏層から離されていることが好ましい。これにより、周辺構造７Ｍの外周端での電界集中がより確実に抑制される。
周辺構造７Ｍの外周端は、終端ウェル領域２０の高濃度部分２１ｂの外周端よりも内周側に位置していることが好ましい。これにより、周辺構造７Ｍの外周端での電界集中がより確実に抑制される。
（実施の形態７）
本実施の形態は、上述した実施の形態１から６に係る半導体装置を電力変換装置に適用したものである。本発明は特定の電力変換装置に限定されるものではないが、以下、実施の形態７として、三相のインバータに本発明を適用した場合について説明する。
図２０は、本実施の形態７に係る電力変換装置２０００が適用された電力変換システムの構成を概略的に示すブロック図である。電力変換システムは、電源１０００、電力変換装置２０００、および負荷３０００を有している。電源１０００は、直流電源であり、電力変換装置２０００に直流電力を供給する。電源１０００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１０００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
電力変換装置２０００は、電源１０００と負荷３０００との間に接続された三相のインバータであり、電源１０００から供給された直流電力を交流電力に変換し、負荷３０００に交流電力を供給する。電力変換装置２０００は、図２０に示すように、直流電力を交流電力に変換して出力する主変換回路２００１と、主変換回路２００１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２００２と、駆動回路２００２を制御する制御信号を駆動回路２００２に出力する制御回路２００３とを有している。
負荷３０００は、電力変換装置２０００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３０００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置２０００の詳細を説明する。主変換回路２００１は、スイッチング素子および還流ダイオードを有しており（図示せず）、スイッチング素子がスイッチングすることによって、電源１０００から供給される直流電力を交流電力に変換し、負荷３０００に供給する。主変換回路２００１の具体的な回路構成は種々のものがあるが、本実施の形態に係る主変換回路２００１は、２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成され得る。主変換回路２００１の各スイッチング素子と各還流ダイオードとの少なくともいずれかに、上述した実施の形態１から６のいずれかに係る半導体装置が適用されている。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２００１の３つの出力端子は、負荷３０００に接続される。
駆動回路２００２は、主変換回路２００１のスイッチング素子を駆動する駆動信号を生成し、それを主変換回路２００１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２００３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）である。
制御回路２００３は、負荷３０００に所望の電力が供給されるよう主変換回路２００１のスイッチング素子を制御する。具体的には、負荷３０００に供給すべき電力に基づいて主変換回路２００１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するパルス幅変調（ＰＷＭ：ｐｕｌｓｅ ｗｉｄｔｈ ｍｏｄｕｌａｔｉｏｎ）制御によって主変換回路２００１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２００２に制御指令（制御信号）を出力する。駆動回路２００２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、主変換回路２００１の還流ダイオードとして実施の形態１〜４に係る半導体装置が適用され得る。また、主変換回路２００１のスイッチング素子として実施の形態５または６に係る半導体装置が適用され得る。これにより信頼性向上を実現することができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、電力変換装置が２レベルのものであるが、電力変換装置は３レベルのようなマルチレベルのものであってもよい。また単相負荷に電力を供給する場合には、単相のインバータに本発明が適用されてよい。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明を適用した電力変換装置は、負荷が電動機の場合のためのものに限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器、または非接触器給電システムのための電源装置に用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
上記各実施の形態では、各構成要素の物性、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、記載されたものに本発明が限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形、追加または省略する場合、および、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、それを他の実施の形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成ってよく、また、１つの構成要素が、ある構造物の一部に対応してもよい。また、本発明の各構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。また、本明細書における説明は、本発明のすべての目的のために参照されるものであり、特段の記載がない限り、従来技術であると自認するものではない。
Ｓ１ 裏面（第１の面）、Ｓ２ 表面（第２の面）、ＲＡ 活性領域、ＵＣ ユニットセル、ＲＩ 内側領域、ＲＯ 外側領域、ＭＤＬ 最大空乏層、１ ドリフト層、２，２０ 終端ウェル領域、２ａ，２１ａ 低濃度部分、２ｂ，２１ｂ 高濃度部分、３ フィールド絶縁膜、３ｉ 内側開口部、３ｏ 外側開口部、５，５０ 表面電極、５ａ ショットキー電極、５ｂ 電極パッド、６ 表面保護膜、７，７Ｍ 周辺構造、７ａ 部分（第１の部分），７ｂ 部分（第２の部分）、７ｉ 内側部分、７ｏ 外側部分、７ｒ 凹部、８ 裏面電極、９ 素子ウェル領域、１１ ソース領域、１２ ゲート絶縁膜、１３ ゲート電極、１４ 層間絶縁膜、１５ 耐湿絶縁膜、１９ コンタクト領域、２１ 境界部分、２２ 延長部分、３０ エピタキシャル基板（半導体基板）、３１ 単結晶基板（支持基板）、３２ エピタキシャル層（半導体層）、５１ ソース電極（主電極部）、５２ ゲート配線電極（制御配線電極部）、５２ｐ ゲートパッド、５２ｗ ゲート配線、１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２ ＳＢＤ（半導体装置）、５００，６００，６０１ ＭＯＳＦＥＴ（半導体装置）、１０００ 電源、２０００ 電力変換装置、２００１ 主変換回路、２００２ 駆動回路、２００３ 制御回路、３０００ 負荷。
本発明の半導体装置は、半導体基板と、第１の電極と、第２の電極と、周辺構造と、表面保護膜とを有している。半導体基板は、第１の面と、第１の面の反対であって内側領域と内側領域の外側の外側領域とを有する第２の面とを有している。半導体基板は、第１の導電型を有するドリフト層と、第１の導電型と異なる第２の導電型を有する終端ウェル領域とを含む。終端ウェル領域は、第２の面上において内側領域と外側領域との間から外側領域の方へ延びる部分を有している。第１の電極は半導体基板の第１の面上に設けられている。第２の電極は、半導体基板の内側領域の少なくとも一部の上に設けられており、終端ウェル領域へ電気的に接続されており、内側領域と外側領域との境界上に位置する縁を有している。周辺構造は、第２の電極から離れて半導体基板の外側領域の一部の上に設けられている。表面保護膜は、第２の電極の縁を覆っており、半導体基板の外側領域を少なくとも部分的に覆っており、周辺構造によって食い込まれており、周辺構造の材料と異なる絶縁材料からなる。周辺構造の外周端が終端ウェル領域の外周端よりも内周側に位置している。

Claims (18)

  1. 半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）であって、
    第１の面（Ｓ１）と、前記第１の面の反対であって内側領域（ＲＩ）と前記内側領域の外側の外側領域（ＲＯ）とを有する第２の面（Ｓ２）と、を有する半導体基板（３０）を備え、前記半導体基板（３０）は、
    第１の導電型を有するドリフト層（１）と、
    前記第１の導電型と異なる第２の導電型を有し、前記第２の面（Ｓ２）上において前記内側領域（ＲＩ）と前記外側領域（ＲＯ）との間から前記外側領域（ＲＯ）の方へ延びる部分を有する終端ウェル領域（２，２０）と、
    を含み、前記半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）はさらに、
    前記半導体基板（３０）の前記第１の面（Ｓ１）上に設けられた第１の電極（８）と、
    前記半導体基板（３０）の前記内側領域（ＲＩ）の少なくとも一部の上に設けられ、前記終端ウェル領域（２，２０）へ電気的に接続され、前記内側領域（ＲＩ）と前記外側領域（ＲＯ）との境界上に位置する縁を有する第２の電極（５，５０）と、
    前記第２の電極（５，５０）から離れて前記半導体基板（３０）の前記外側領域（ＲＯ）の一部の上に設けられた周辺構造（７，７Ｍ）と、
    前記第２の電極（５，５０）の前記縁を覆い、前記半導体基板（３０）の前記外側領域（ＲＯ）を少なくとも部分的に覆い、前記周辺構造（７，７Ｍ）によって食い込まれ、前記周辺構造（７，７Ｍ）の材料と異なる絶縁材料からなる表面保護膜（６）と、
    を備えた、半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）。
  2. 前記周辺構造（７Ｍ）が、導電性を有する材料からなることを特徴とした、請求項１に記載の半導体装置（３００，３０１，４００〜４０２，６００，６０１）。
  3. 前記周辺構造（７，７Ｍ）の外周端が前記終端ウェル領域（２，２０）の外周端よりも内周側に位置していることを特徴とする、請求項１または２に記載の半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）。
  4. 前記半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）へ最大電圧が印加されたときに前記ドリフト層（１）と前記終端ウェル領域（２，２０）との境界から延びることになる空乏層を最大空乏層（ＭＤＬ）と定義し、
    前記周辺構造（７，７Ｍ）は前記最大空乏層から離されていることを特徴とする、請求項３に記載の半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）。
  5. 前記終端ウェル領域（２，２０）は前記半導体基板の前記第２の面において、第１の部分（２ａ，２１ａ）と、前記第１の部分（２ａ，２１ａ）の不純物濃度よりも高い不純物濃度を有する第２の部分（２ｂ，２１ｂ）とを含み、
    前記周辺構造（７，７Ｍ）の外周端が前記終端ウェル領域（２，２０）の前記第２の部分（２ｂ，２１ｂ）の外周端よりも内周側に位置していることを特徴とする、請求項１から４のいずれか１項に記載の半導体装置（３０１，４０１，４０２，５００，６００，６０１）。
  6. 前記第２の電極（５，５０）と前記周辺構造（７，７Ｍ）との間の距離が、前記第２の電極（５，５０）および前記周辺構造（７，７Ｍ）の少なくともいずれかの厚み以下であることを特徴とした、請求項１から５のいずれか１項に記載の半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）。
  7. 前記周辺構造（７）が、外側部分（７ｏ）と、前記外側部分（７ｏ）から離れて前記外側部分（７ｏ）と前記第２の電極（５）との間に位置する内側部分（７ｉ）とを有しており、前記表面保護膜（６）が前記内側部分（７ｉ）と前記外側部分（７ｏ）との間とに食い込んでいることを特徴とする、請求項１から６のいずれか１項に記載の半導体装置（１０２）。
  8. 前記周辺構造（７）が、第１の部分（７ａ）と、前記第１の部分（７ａ）から離れた第２の部分（７ｂ）とを有しており、前記表面保護膜（６）が、前記第２の電極（５）と前記周辺構造（７）の前記第１の部分（７ａ）との間と、前記第２の電極（５０）と前記周辺構造（７）の前記第２の部分（７ｂ）との間と、前記周辺構造（７）の前記第１の部分（７ａ）と前記周辺構造（７）の前記第２の部分（７ｂ）との間とに食い込んでいることを特徴とする、請求項１から７のいずれか１項に記載の半導体装置（１０３）。
  9. 前記周辺構造（７）の前記第１の部分（７ａ）と、前記周辺構造（７）の前記第２の部分（７ｂ）との間の距離が、前記周辺構造（７）の厚み以下であることを特徴とする、請求項８に記載の半導体装置（１０３）。
  10. 前記半導体基板（３０）の前記第２の面（Ｓ２）の前記外側領域（ＲＯ）上に配置された部分を有するフィールド絶縁膜（３）をさらに備え、前記第２の電極（５，５０）の前記縁は前記フィールド絶縁膜（３）を介して前記半導体基板（３０）の前記第２の面（Ｓ２）上に位置しており、前記周辺構造（７，７Ｍ）が前記フィールド絶縁膜（３）上に位置していることを特徴とする、請求項１から９のいずれか１項に記載の半導体装置（２００，２０１，２０２，４００〜４０２，５００，６００，６０１）。
  11. 前記フィールド絶縁膜（３）が、少なくとも１つの前記第２の電極（５，５０）と前記周辺構造（７，７Ｍ）との間において、前記表面保護膜（６）によって食い込まれた内側開口部（３ｉ）を有していることを特徴とする、請求項１０に記載の半導体装置（２０１）。
  12. 前記フィールド絶縁膜（３）の前記内側開口部（３ｉ）の幅が前記フィールド絶縁膜（３）の厚み以下であることを特徴とする、請求項１１に記載の半導体装置（２０１）。
  13. 前記フィールド絶縁膜（３）が、前記周辺構造（７，７Ｍ）によって食い込まれた外側開口部（３ｏ）を有していることを特徴とする、請求項１０から１２のいずれか１項に記載の半導体装置（２０２，４０２，６０１）。
  14. 前記フィールド絶縁膜（３）の前記外側開口部（３ｏ）の幅が前記フィールド絶縁膜（３）の厚み以下であることを特徴とする、請求項１３に記載の半導体装置（２０２，６０１）。
  15. 前記第２の電極（５０）は、
    前記終端ウェル領域へ電気的に接続された主電極部（５１）と、
    前記主電極部と前記第１の電極との間の電気的経路を制御するための制御信号を受けるための、前記主電極部から離れた制御配線電極部（５２）と、
    を含む、請求項１から１４のいずれか１項に記載の半導体装置（５００，６００，６０１）。
  16. 前記第２の電極（５，５０）と前記表面保護膜（６）との間に、前記表面保護膜（６）の材料とは異なる材料からなる耐湿絶縁膜（１５）をさらに備えた、請求項１から１５のいずれか１項に記載の半導体装置（１０１）。
  17. 前記半導体基板（３０）が炭化珪素からなることを特徴とする、請求項１から１６のいずれか１項に記載の半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００，６００，６０１）。
  18. 請求項１から１７のいずれか１項に記載の半導体装置（１００〜１０３，２００〜２０２，３００，３０１，４００〜４０２，５００）を有し、入力される電力を変換して出力する主変換回路（２００１）と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路（２００２）と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路（２００３）と、
    を備えた、電力変換装置（２０００）。
JP2020537341A 2018-08-17 2018-08-17 半導体装置および電力変換装置 Active JP6995209B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2018/030514 WO2020035938A1 (ja) 2018-08-17 2018-08-17 半導体装置および電力変換装置

Publications (2)

Publication Number Publication Date
JPWO2020035938A1 true JPWO2020035938A1 (ja) 2021-02-15
JP6995209B2 JP6995209B2 (ja) 2022-01-14

Family

ID=69525361

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020537341A Active JP6995209B2 (ja) 2018-08-17 2018-08-17 半導体装置および電力変換装置

Country Status (5)

Country Link
US (1) US11508638B2 (ja)
JP (1) JP6995209B2 (ja)
CN (1) CN112534584A (ja)
DE (1) DE112018007915T5 (ja)
WO (1) WO2020035938A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230369392A1 (en) * 2020-11-27 2023-11-16 Rohm Co., Ltd. Semiconductor device
JP7487094B2 (ja) 2020-12-23 2024-05-20 株式会社 日立パワーデバイス 半導体装置
CN113257888A (zh) 2021-03-31 2021-08-13 华为技术有限公司 一种功率半导体器件、封装结构及电子设备
WO2023007650A1 (ja) * 2021-07-29 2023-02-02 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158258A (ja) * 2001-11-26 2003-05-30 Hitachi Ltd フィールドプレートを備えた半導体装置
WO2015166608A1 (ja) * 2014-04-30 2015-11-05 三菱電機株式会社 炭化珪素半導体装置
WO2016162987A1 (ja) * 2015-04-08 2016-10-13 株式会社日立製作所 半導体装置および半導体モジュール
WO2016166808A1 (ja) * 2015-04-14 2016-10-20 三菱電機株式会社 半導体装置
JP2017168669A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
WO2018084020A1 (ja) * 2016-11-01 2018-05-11 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2018093177A (ja) * 2016-11-25 2018-06-14 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0478539A (ja) 1990-07-21 1992-03-12 Fuji Xerox Co Ltd サーマルインクジェットヘッド
JP4537702B2 (ja) * 2003-12-26 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009224642A (ja) 2008-03-18 2009-10-01 Denso Corp 炭化珪素半導体装置およびその製造方法
DE112011103926B4 (de) * 2010-11-25 2018-03-08 Mitsubishi Electric Corporation Halbleitervorrichtung
JP5810522B2 (ja) * 2010-12-14 2015-11-11 日産自動車株式会社 異種材料接合型ダイオード及びその製造方法
JP5928101B2 (ja) 2012-03-30 2016-06-01 富士電機株式会社 ＳｉＣ半導体デバイスの製造方法
US9425153B2 (en) * 2013-04-04 2016-08-23 Monolith Semiconductor Inc. Semiconductor devices comprising getter layers and methods of making and using the same
US10109549B2 (en) * 2014-12-24 2018-10-23 Hitachi, Ltd. Semiconductor device and power conversion device using same
JP6416934B2 (ja) * 2014-12-26 2018-10-31 株式会社日立製作所 半導体装置およびその製造方法、並びに半導体モジュール
US9922944B2 (en) * 2015-02-12 2018-03-20 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
CN105448961B (zh) * 2015-11-17 2019-05-21 深圳尚阳通科技有限公司 超结器件的终端保护结构
US10546780B2 (en) * 2016-09-07 2020-01-28 Texas Instruments Incorporated Methods and apparatus for scribe seal structures
US9985125B1 (en) * 2016-11-25 2018-05-29 Panasonic Intellectual Property Management Co., Ltd. Silicon carbide semiconductor device
JP6551432B2 (ja) * 2017-02-08 2019-07-31 トヨタ自動車株式会社 半導体装置とその製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003158258A (ja) * 2001-11-26 2003-05-30 Hitachi Ltd フィールドプレートを備えた半導体装置
WO2015166608A1 (ja) * 2014-04-30 2015-11-05 三菱電機株式会社 炭化珪素半導体装置
WO2016162987A1 (ja) * 2015-04-08 2016-10-13 株式会社日立製作所 半導体装置および半導体モジュール
WO2016166808A1 (ja) * 2015-04-14 2016-10-20 三菱電機株式会社 半導体装置
JP2017168669A (ja) * 2016-03-16 2017-09-21 株式会社東芝 半導体装置
WO2018084020A1 (ja) * 2016-11-01 2018-05-11 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2018093177A (ja) * 2016-11-25 2018-06-14 パナソニックＩｐマネジメント株式会社 炭化珪素半導体装置

Also Published As

Publication number Publication date
US11508638B2 (en) 2022-11-22
WO2020035938A1 (ja) 2020-02-20
DE112018007915T5 (de) 2021-04-29
JP6995209B2 (ja) 2022-01-14
CN112534584A (zh) 2021-03-19
US20210118761A1 (en) 2021-04-22

Similar Documents

Publication Publication Date Title
JP6870119B2 (ja) 半導体装置および電力変換装置
JP6995209B2 (ja) 半導体装置および電力変換装置
JPWO2018084020A1 (ja) 炭化珪素半導体装置および電力変換装置
US11094815B2 (en) Semiconductor device and power conversion apparatus
CN113330579B (zh) 半导体装置以及电力变换装置
WO2022168240A1 (ja) 炭化珪素半導体装置および電力変換装置
JP7248138B2 (ja) 半導体装置および電力変換装置
JP7370476B2 (ja) 炭化珪素半導体装置の製造方法、炭化珪素半導体装置および電力変換装置
WO2021044624A1 (ja) 炭化珪素半導体装置および電力変換装置
US20230253345A1 (en) Semiconductor device, power conversion apparatus, and method for manufacturing semiconductor device
WO2023007650A1 (ja) 半導体装置、電力変換装置および半導体装置の製造方法
JP7262672B2 (ja) 半導体装置および電力変換装置
JP7459292B2 (ja) 半導体装置および電力変換装置
WO2022264212A1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置を用いた電力変換装置
JP7062143B1 (ja) 半導体装置及び電力変換装置
US20230139229A1 (en) Semiconductor device and power converter

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200902

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200902

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211116

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211214

R150 Certificate of patent or registration of utility model

Ref document number: 6995209

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150