JPH08213292A - 半導体基板及びその製造方法 - Google Patents

半導体基板及びその製造方法

Info

Publication number
JPH08213292A
JPH08213292A JP1562395A JP1562395A JPH08213292A JP H08213292 A JPH08213292 A JP H08213292A JP 1562395 A JP1562395 A JP 1562395A JP 1562395 A JP1562395 A JP 1562395A JP H08213292 A JPH08213292 A JP H08213292A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
single crystal
back surface
silicon single
diameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1562395A
Other languages
English (en)
Inventor
Teruo Kato
照男 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP1562395A priority Critical patent/JPH08213292A/ja
Publication of JPH08213292A publication Critical patent/JPH08213292A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Weting (AREA)

Abstract

(57)【要約】 【目的】 ウエハの大口径化に伴う重量の増加を軽減す
ることが可能な技術を提供する。 【構成】 シリコン単結晶基板2の素子領域が形成され
る表面3と反対側の裏面4に例えば7個の円形状の凹部
5を形成する。これにより、複数の凹部5を形成した分
重量が減るので、ウエハの大口径化に伴う重量の増加を
軽減することが可能となる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体基板及びその製
造方法に関し、特に、大口径の半導体基板を必要とする
分野に適用して有効な技術に関する。
【0002】
【従来の技術】LSIで代表される半導体装置を製造す
るために使用される半導体基板(半導体ウエハ)は、ま
すます大口径化される傾向にある。特に、LSIにおい
ては高集積化、高機能化が進むにつれて、チップサイズ
が増加してきているのでその傾向が強くなってきてい
る。このようにウエハの大口径化が進むと、機械的強度
を確保する上でその厚さも徐々に増加するので、その重
量も無視できないファクタとなる。
【0003】表1は、最も多く使用されているシリコン
ウエハ及び今後使用されるシリコンウエハに例をあげ
て、その直径が増加するにつれて、その厚さ及び重量が
どのように増加するかの目安を示している。なお、ウエ
ハにはオリエンテーションフラットが無いものとして概
算した結果を示している。
【0004】
【表1】
【0005】表1から明らかなように、ウエハの直径が
増加するとその重量は、飛躍的に増加するようになる。
現在のところ、多く使用されている直径が150mm、
あるいは200mmのシリコンウエハの場合、各々の直
径が2倍に増加したとすると、その重量は5倍弱あるい
は4倍強に増加することになる。特に、今後主流になる
と思われる300mm以上のウエハの場合、重量は大幅
に増加する。
【0006】このように、ウエハの大口径化の必要性、
あるいはこの場合の問題点等に関しては、例えば(株)
工業調査会発行、「VLSI プロセス装置ハンドブッ
ク」、1990年6月10日発行、P511〜P520
に、詳細に記載されている。
【0007】
【発明が解決しようとする課題】前記のようにウエハの
大口径化に伴って重量が増加すると、次のような問題が
生ずる。
【0008】(1)取扱い時、手動、自動を問わず、ハ
ンドリングが厄介になる。
【0009】(2)複数のウエハを治具にセットしてバ
ッチ処理する場合、治具に加わる重量が大きくなるの
で、ウエハ径に応じて治具を含めた搬送機構の仕様を変
更する必要がある。
【0010】(3)ウエハを高温で熱処理する場合、ウ
エハが自重で反って変形し易くなる。
【0011】本発明の目的は、ウエハの大口径化に伴う
重量の増加を軽減することが可能な技術を提供すること
にある。
【0012】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0013】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【0014】(1)本発明の半導体基板は、素子領域が
形成される表面と反対側の裏面に凹部が形成されてい
る。
【0015】(2)本発明の半導体基板の製造方法は、
半導体基板を用意する工程と、前記半導体基板の表面全
面及び裏面を部分的にマスクする工程と、前記裏面のマ
スクされていない部分を除去して凹部を形成する工程
と、を含んでいる。
【0016】
【作用】上述した(1)の手段によれば、本発明の半導
体基板は、素子領域が形成される表面と反対側の裏面に
凹部が形成されているので、ウエハの大口径化に伴う重
量の増加を軽減することが可能となる。
【0017】上述した(2)の手段によれば、本発明の
半導体基板の製造方法は、半導体基板を用意する工程
と、前記半導体基板の表面全面及び裏面を部分的にマス
クする工程と、前記裏面のマスクされていない部分を除
去して凹部を形成する工程と、を含んでいるので、ウエ
ハの大口径化に伴う重量の増加を軽減することが可能と
なる。
【0018】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
【0019】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0020】
【実施例】
(実施例1)図1は本発明の実施例1による半導体基板
を示すもので、(a)は底面図、(b)は(a)のA−
A断面図である。本実施例の半導体基板1は、例えばシ
リコン単結晶基板2からなり、このシリコン単結晶基板
2の素子領域が形成される表面3と反対側の裏面4には
例えば7個の円形状の凹部5が形成されている。
【0021】ここで、シリコン単結晶基板2は例えば、
直径300mm、厚さ800μm、面方位(100)を
有している。また、裏面4に形成された円形状の凹部5
は、各々例えば直径100mm、深さ400μmを有し
ている。
【0022】このシリコン単結晶基板2の表面3に対し
ては、拡散、イオン打ち込み等のプロセス処理を施すこ
とにより、所望の素子領域の形成が行われる。
【0023】次に、本実施例の半導体基板1の製造方法
を、図2乃至図5を参照して工程順に説明する。
【0024】まず、図2に示すように、例えば直径40
0mm、厚さ900μm、面方位(100)を有するシ
リコン単結晶基板2を用意する。このシリコン単結晶基
板2は、周知の単結晶製造技術によって製造することが
できる。
【0025】すなわち、最初に直径400mm強のシリ
コン単結晶棒をチョコラルスキー法で引き上げた後、こ
のシリコン単結晶棒の外形研削を行い、続いてオリエン
テーションフラットを加工した後、ダイヤモンドブレー
ドによって複数のウエハに切断する。次にウエハに面取
り加工を施してから、ラッピング処理を行って、表面加
工層の除去及び厚さの均一化を図る。ラッピング処理終
了時のウエハは例えば、厚さ900μmとなる。以上に
よって、図2のようなシリコン単結晶基板2が得られ
る。
【0026】次に、図3に示すように、シリコン単結晶
基板2の表面3の全面及び裏面4を部分的にフォトレジ
スト6を塗布してマスクする。この裏面4のマスクされ
ない領域7は例えば、直径100mmの7個の円形状の
領域であり、後程凹部が形成される領域となる。裏面4
を部分的にフォトレジスト6でマスクするには、領域7
に予め粘着テープを張り付けた後、この粘着テープ上を
含む裏面4の全面にフォトレジスト6を塗布し、続いて
粘着テープを剥がせば、必要な部分のみにフォトレジス
ト6を残すことができる。(a)は底面図、(b)は
(a)のA−A断面図である。
【0027】続いて、図4に示すように、シリコン単結
晶基板2をフッ酸・硝酸系のエッチング溶液に浸すこと
により、フォトレジスト6をマスクとしてマスクされて
いない裏面4の領域7を部分的にエッチングして、凹部
5を形成する。凹部5は例えば直径100mm、深さ約
400μmに形成する。この工程は、ウエットエッチン
グに限らず、ドライエッチングを利用して行うこともで
きる。
【0028】次に、図5に示すように、フォトレジスト
6を有機溶剤によって除去した後、フォトレジスト6で
マスクされていた領域の表面加工層を除去するため、か
せいカリ(KOH)、かせいナトリウム(NaOH)の
ようなアルカリ系のエッチング溶液に浸してエッチング
を行う。これによって、シリコン単結晶基板2の表面3
及び裏面4はともに例えば40μm除去される。この時
点で、裏面4の凹部5は例えば、深さ400μmとな
る。
【0029】続いて、シリコン単結晶基板2に対して酸
素ドナー消去のための熱処理を施した後、表面3をポリ
ッシング処理して鏡面に仕上げる。鏡面仕上げ後のシリ
コン単結晶基板2は、直径400mm、厚さ800μm
で、裏面4に深さ400μmの凹部5が形成される。
【0030】以上によって、図1に示したように、素子
領域が形成される表面3と反対側の裏面4に、円形状の
7個の凹部5が形成されたシリコン単結晶基板2が得ら
れる。
【0031】このようにして得られたシリコン単結晶基
板2は、裏面4に7個の円形状の凹部5を形成したこと
により、約51gを除去することができる。この結果、
シリコン単結晶基板2の重量を、凹部5を形成しない場
合に比較して約78%(51g/235g;表1参照)
に抑えることができる。
【0032】このような実施例1によれば次のような効
果が得られる。
【0033】シリコン単結晶基板2の素子領域が形成さ
れる表面3と反対側の裏面4には例えば7個の円形状の
凹部5が形成されているので、凹部5を形成した分重量
が減るので、ウエハの大口径化に伴う重量の増加を軽減
することが可能となる。特に、今後主流になると思われ
る300mm以上のウエハの場合の重量の軽減を図るこ
とが可能となる。
【0034】この結果、従来問題を次のように解決する
ことができる。
【0035】(1)取扱い時、手動、自動を問わず、ハ
ンドリングが容易になる。
【0036】(2)複数のウエハを治具にセットしてバ
ッチ処理する場合、治具に加わる重量があまり大きくな
らないので、ウエハ径に応じて治具を含めた搬送機構の
仕様を変更する必要がなくなる。
【0037】(3)ウエハを高温で熱処理する場合、ウ
エハが自重で反りにくくなるため、変形しない。
【0038】(実施例2)図6は本発明の実施例2によ
る半導体基板を示すもので、(a)は底面図、(b)は
(a)のA−A断面図である。本実施例の半導体基板1
は、実施例1と同じように、例えばシリコン単結晶基板
2からなり、直径400mm、厚さ800μm、面方位
(100)を有し、素子領域が形成される表面3と反対
側の裏面4には例えば7個の正方形状の凹部5が形成さ
れている。但し、凹部5の内面の形状は実施例1と異な
っており、その内面には傾斜面8が形成されている。こ
の軽斜面8は面方位{111}を有している。
【0039】次に、本実施例の半導体基板1の製造方法
を、図7乃至図10を参照して工程順に説明する。
【0040】まず、図7に示すように、例えば直径40
0mm、厚さ900μm、面方位(100)を有するシ
リコン単結晶基板2を用意する。このシリコン単結晶基
板2は、周知の単結晶製造技術によって製造することが
できる。
【0041】次に、図8に示すように、シリコン単結晶
基板2の表面3の全面及び裏面4を部分的にフォトレジ
スト6を塗布してマスクする。この裏面4のマスクされ
ない領域7は例えば、一辺90mmの7個の正方形状の
領域であり、後程凹部が形成される領域となる。裏面4
を部分的にフォトレジスト6でマスクするには、前記の
ような方法と同様にして行う。
【0042】続いて、図9に示すように、シリコン単結
晶基板2をかせいカリ(KOH)、かせいナトリウム
(NaOH)のようなアルカリ性のエッチング溶液に浸
すことにより、フォトレジスト6をマスクとしてマスク
されていない裏面4の領域7を部分的にエッチングし
て、凹部5を形成する。凹部5は例えば一辺90mm、
深さ約400μmに形成する。但し、アルカリエッチン
グを行ったことにより、凹部5の内面には面方位{11
1}に沿った傾斜面8が形成される。この工程は、ウエ
ットエッチングに限らず、ドライエッチングを利用して
行うこともできる。
【0043】次に、図10に示すように、フォトレジス
ト6を有機溶剤によって除去した後、フォトレジスト6
でマスクされていた領域の表面加工層を除去するため、
続けてアルカリエッチングを行う。これによって、シリ
コン単結晶基板2の表面3及び裏面4はともに例えば4
0μm除去される。この時点で、裏面4の凹部5は例え
ば、深さ400μmとなる。
【0044】続いて、シリコン単結晶基板2に対して酸
素ドナー消去のための熱処理を施した後、表面3をポリ
ッシング処理して鏡面に仕上げる。鏡面仕上げ後のシリ
コン単結晶基板2は、直径400mm、厚さ800μm
で、裏面4に深さ400μmの凹部5が形成される。
【0045】このような実施例2によれば、シリコン単
結晶基板2の裏面4の凹部5の内面の形状が異なるだけ
で、素子領域が形成される表面3と反対側の裏面4に円
形状の7個の凹部5が形成されたシリコン単結晶基板2
が得られるので、実施例1と同様な効果を得ることがで
きる。
【0046】図11は実施例1の変形例を示すもので、
シリコン単結晶基板2の裏面4に形成する円形状の凹部
5を小面積で多数個形成した例を示すものである。図1
2は実施例2の変形例を示すもので、正方形状の凹部5
を小面積で多数個形成した例を示すものである。
【0047】このように裏面4に凹部5を形成する場
合、機械的強度の点でその形状及び数が問題となるが、
あまり大面積の凹部5を形成した場合には、シリコン単
結晶基板2に強度的な負担がかかるので好ましくない。
この点で、凹部5の面積が等しい場合には、小面積で多
数個形成することが望ましい。
【0048】また、一般に、アルカリエッチングは酸エ
ッチングに比較して、きめの細かい加工が可能なので、
特に小さな面積で精度良く凹部5を形成する場合には、
適している。
【0049】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。
【0050】例えば、前記実施例では半導体基板の材料
としては特定の材料に例を挙げて説明したが、これに限
らず同等の材料を用いることができる。
【0051】また、前記実施例ではシリコン単結晶基板
や凹部等の各寸法は一例を示したものであり、目的、用
途等に応じて任意に変更することができる。各プロセス
処理条件に関しても同様である。
【0052】さらに、裏面の凹部を形成する方法として
は、酸エッチングあるいはアルカリエッチング単独でな
く、両者を組み合わせることができる。
【0053】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
基板に適用した場合について説明したが、それに限定さ
れるものではない。本発明は、少なくとも半導体基板の
大口径化に伴う重量軽減を図ることを目的とするものに
は適用できる。
【0054】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0055】半導体基板の素子領域が形成される表面と
反対側の裏面には複数の凹部が形成されているので、凹
部を形成した分重量が減るので、ウエハの大口径化に伴
う重量の増加を軽減することが可能となり、特にほぼ3
00mm以上のウエハの場合の重量の軽減を図ることが
可能となる。
【図面の簡単な説明】
【図1】本発明の実施例1による半導体基板を示すもの
で、(a)は底面図、(b)は(a)のA−A断面図で
ある。
【図2】本発明の実施例1による半導体基板の製造方法
の一工程を示す断面図である。
【図3】本発明の実施例1による半導体基板の製造方法
の他の工程を示すもので、(a)は底面図、(b)は
(A)のA−A断面図である。
【図4】本発明の実施例1による半導体基板の製造方法
のその他の工程を示す断面図である。
【図5】本発明の実施例1による半導体基板の製造方法
のその他の工程を示す断面図である。
【図6】本発明の実施例2による半導体基板を示すもの
で、(a)は底面図、(b)は(a)のA−A断面図で
ある。
【図7】本発明の実施例2による半導体基板の製造方法
の一工程を示す断面図である。
【図8】本発明の実施例2による半導体基板の製造方法
の他の工程を示す断面図である。
【図9】本発明の実施例2による半導体基板の製造方法
のその他の工程を示す断面図である。
【図10】本発明の実施例2による半導体基板の製造方
法のその他の工程を示す断面図である。
【図11】本発明の実施例1による半導体基板の変形例
を示す底面図である。
【図12】本発明の実施例2による半導体基板の他の変
形例を示す底面図である。
【符号の説明】
1…半導体基板、2…シリコン単結晶基板、3…シリコ
ン単結晶基板の表面、4…シリコン単結晶基板の裏面、
5…シリコン単結晶基板の裏面の凹部、6…フォトレジ
スト、7…シリコン単結晶基板の裏面のフォトレジスト
でマスクされない領域、8…シリコン単結晶基板の裏面
の凹部内の傾斜面。

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 素子領域が形成される表面と反対側の裏
    面に凹部が形成されてなることを特徴とする半導体基
    板。
  2. 【請求項2】 前記凹部は複数個形成されてなることを
    特徴とする請求項1に記載の半導体基板。
  3. 【請求項3】 前記凹部は表面が円形状に形成されてな
    ることを特徴とする請求項1または2に記載の半導体基
    板。
  4. 【請求項4】 直径がほぼ300mm以上の円形状から
    なることを特徴とする請求項1に記載の半導体基板。
  5. 【請求項5】 半導体基板を用意する工程と、前記半導
    体基板の表面全面及び裏面を部分的にマスクする工程
    と、前記裏面のマスクされていない部分を除去して凹部
    を形成する工程と、を含むことを特徴とする半導体基板
    の製造方法。
  6. 【請求項6】 前記凹部を形成する工程は、半導体基板
    を酸溶液に浸すことからなることを特徴とする請求項5
    に記載の半導体基板の製造方法。
  7. 【請求項7】 前記凹部を形成する工程は、半導体基板
    をアルカリ溶液に浸すことからなることを特徴とする請
    求項5に記載の半導体基板の製造方法。
  8. 【請求項8】 前記凹部を形成する工程は、半導体基板
    を酸溶液に浸すこととアルカリ溶液に浸すこととの組み
    合わせからなることを特徴とする請求項5に記載の半導
    体基板の製造方法。
JP1562395A 1995-02-02 1995-02-02 半導体基板及びその製造方法 Pending JPH08213292A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1562395A JPH08213292A (ja) 1995-02-02 1995-02-02 半導体基板及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1562395A JPH08213292A (ja) 1995-02-02 1995-02-02 半導体基板及びその製造方法

Publications (1)

Publication Number Publication Date
JPH08213292A true JPH08213292A (ja) 1996-08-20

Family

ID=11893846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1562395A Pending JPH08213292A (ja) 1995-02-02 1995-02-02 半導体基板及びその製造方法

Country Status (1)

Country Link
JP (1) JPH08213292A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635892B2 (en) 2003-01-20 2009-12-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US7911058B2 (en) 2005-11-30 2011-03-22 Elpida Memory Inc. Semiconductor chip having island dispersion structure and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7635892B2 (en) 2003-01-20 2009-12-22 Mitsubishi Denki Kabushiki Kaisha Semiconductor device
US7911058B2 (en) 2005-11-30 2011-03-22 Elpida Memory Inc. Semiconductor chip having island dispersion structure and method for manufacturing the same
US8088673B2 (en) 2005-11-30 2012-01-03 Elpida Memory Inc. Semiconductor chip having island dispersion structure and method for manufacturing the same

Similar Documents

Publication Publication Date Title
JP3390208B2 (ja) 半導体装置製造方法
US8895364B1 (en) Structured wafer for device processing
KR101901872B1 (ko) Soi웨이퍼의 제조방법
JPH11171693A (ja) シリコンウエーハのエッチング方法およびシリコンウエーハ用エッチング液
JP2000100801A (ja) エピタキシャルウェハおよびその製造方法ならびにそれに用いられる化合物半導体基板の表面清浄化方法
KR930008861B1 (ko) 단결정 실리콘 기판상에 화합물 반도체층이 형성된 기판의 제조방법
JPH08213292A (ja) 半導体基板及びその製造方法
CN111192833A (zh) 碳化硅晶圆片及其制造方法
JP2002100596A (ja) シリコンウェーハのエッジ部保護方法
JP4333107B2 (ja) 転写マスク及び露光方法
US6576501B1 (en) Double side polished wafers having external gettering sites, and method of producing same
JPS61123152A (ja) 半導体デバイスの分離方法
JPH1116844A (ja) エピタキシャルシリコンウェーハの製造方法と素材用ウェーハ
JPS5927529A (ja) 半導体装置用ウエフアの製造方法
JPS63127531A (ja) 半導体装置の製造方法
KR940005704B1 (ko) 규소기판 직접 접착방법을 이용한 규소박막 제조방법
US20200343099A1 (en) Method for stripping one or more layers from a semiconductor wafer
JPS61182233A (ja) ウエハおよびその製造方法
KR930005240B1 (ko) 다결정 실리콘 완충층을 이용한 텅스텐 박막 제조방법
JPH11186253A (ja) 半導体装置の製造方法
KR100195244B1 (ko) 반도체 메모리 디바이스의 제조방법
JPH04324613A (ja) ウエハの貼り合わせ方法
JPS6329950A (ja) 半導体装置の金属配線パタ−ン形成法
CN115458399A (zh) 一种碳化硅晶圆的裂片方法
JPH03238824A (ja) 半導体装置の製造方法