CN100527418C - 半导体装置 - Google Patents

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Abstract

一种半导体装置，在氮化膜上的配线相互之间、或氮化膜上的配线和杂质区域(动作区域、电阻、周边杂质区域)、配线和金属层近接的区域，存在在配线中传输的高频信号通过作为电容成分的氮化膜，作为半绝缘衬底上的耗尽层的变化，泄漏到对方的问题。在氮化膜上的配线相互之间、或氮化膜上的配线和杂质区域(动作区域、电阻、周边杂质区域)、或配线和栅极金属层相邻的间隙的区域的衬底上岛状设置浮游杂质区域。浮游杂质区域是浮置电位，遮断从氮化膜上的配线向衬底延伸的耗尽层。因此，在氮化膜上的配线相互之间、或氮化膜上的配线和杂质区域(动作区域、电阻、周边杂质区域)、或氮化膜上的配线和金属层相邻的区域，可防止高频信号介由从氮化膜上的配线在衬底上延伸的耗尽层泄漏到对方一侧。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及降低了插入损耗的半导体装置。
背景技术
在手机等移动通信设备中，多使用GHz带的微波，在天线的切换电路或收发的切换电路等中往往使用用于切换这些高频信号的开关元件(例如特开平9-181642号)。作为其元件由于要处理高频，故多使用使用镓·砷(GaAs)的场效应晶体管(下面称为FET)，与此相伴，正在进行将上述开关电路本身集成化的单片式微波集成电路(MMIC)的开发。
图16是表示多段连接的化合物半导体开关电路装置之一例的图。该电路是称为SPDT(Single Pole Double Throw)的化合物半导体开关电路装置，多段串联连接FET，实现大功率。
在GaAs衬底上配置进行开关的两个FET组F1、FET组F2。FET组F1是例如将FET1-1、FET1-2串联连接的组。FET组F2是例如将FET2-1、FET2-2串联连接的组。在构成各FET组的四个栅极电极上分别连接有由杂质区域构成的电阻R1-1、R1-2、R2-1、R2-1。另外，对应共同输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的电极焊盘I、O1、O2、C1、C2被设置在衬底的周边。另外，虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(Ti/Pt/Au)220，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)225。第一层金属层是与衬底欧姆连接的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极及各电阻两端的取出电极，但在图16中由于和焊盘金属层重合，故未图示。
FET1组F1及FET2组F2相对于芯片的中心线对称地配置，由于构成相同，故下面说明FET1组F1。FET1-1中，从上侧延伸的梳齿状的8条焊盘金属层225是与共同输入端子焊盘I连接的源极电极215(或漏极电极216)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的9条梳齿状的焊盘金属层225是FET1-1的漏极电极216(或源极电极215)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间由栅极金属层220形成的栅极电极217配置成16条梳齿形状。
FET1-2中，从上侧延伸的梳齿状的8条焊盘金属层225是源极电极215(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的9条梳齿状的焊盘金属层225是与输出端子焊盘O1连接的漏极电极216(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间由栅极金属层220形成的栅极电极217配置成16条梳齿形状。
动作区域212是设于点划线区域的杂质区域，含有由高浓度杂质区域构成的源极区域及漏极区域。源极区域、漏极区域分别和源极电极215、漏极电极216连接，栅极电极217和动作区域212的一部分肖特基连接(例如参照特愿2003-042419号明细书图11)。
图17表示图16的h-h线(i-i线也相同)的剖面图。在这些区域，如图，在氮化膜260上配置由焊盘金属层225形成的配线330。即，通常传输高频信号的配线330和半绝缘衬底210利用氮化膜260绝缘。
但是，实际上在这样的图案中会产生高频信号的泄漏，导致开关电路装置的插入损耗(插入损失)增加，或绝缘恶化。
这是由于在向焊盘金属层225(配线330)传输高频信号时，氮化膜26构成电容成分，高频信号会通过氮化膜260。即，当高频信号到达半绝缘衬底210上时，与其对应的耗尽层在衬底210上产生，向相邻的配线或元件(FET的动作区域)泄漏高频信号，产生了绝缘恶化及插入损耗的增加。
发明内容
本发明是鉴于上述问题点而开发的，本发明的第一方面提供一种半导体装置，其包括：动作区域，其设于化合物半导体衬底上，由杂质区域构成；绝缘膜，其设于所述衬底上；第二金属层，其设于所述绝缘膜上，与所述动作区域连接；其它金属层及/或其它杂质区域，其设于所述衬底上，和所述动作区域直流连接，设置至少一部分配置在和所述绝缘膜上的金属层相邻的其它金属层之间、及/或和所述绝缘膜上的金属层相邻的所述任意杂质区域之间的所述衬底表面上的浮置电位的杂质区域。
另外，所述任意金属层是与所述动作区域连接的配线。
所述绝缘膜上的金属层是配线或焊盘。
所述其它金属层设于所述绝缘膜上。
所述其它金属层是和所述衬底形成肖特基结的金属层。
本发明的第二方面提供一种半导体装置，其包括：动作区域，其设于化合物半导体衬底上，由杂质区域构成；多个FET，其具有与该动作区域表面连接的源极电极、栅极电极及漏极电极；共同输入端子焊盘，其至少与两个所述FET的源极电极或漏极电极共同连接；第一及第二输出端子焊盘，其至少与两个所述FET的漏极电极或源极电极分别连接；第一及第二控制端子焊盘，其介由连接装置与所述FET的栅极电极连接；绝缘膜，其设于所述衬底上的规定区域；金属层，其设于所述绝缘膜上，与所述动作区域连接；其它金属层及/或其它杂质区域，设于所述衬底上，和所述动作区域直流连接，设置至少一部分配置在所述绝缘膜上的金属层和相邻的所述其它金属层之间、及/或所述绝缘膜上的金属层和相邻的所述任意杂质区域之间的所述衬底表面上的浮置电位的杂质区域。
另外，所述任意金属层是与所述动作区域连接的配线。
所述绝缘膜上的金属层是配线或所述任意焊盘。
所述其它金属层设于所述绝缘膜上。
所述其它金属层是所述栅极电极或与该栅极电极连接的配线。
所述FET是HEMT。
所述其它杂质区域是所述焊盘或设于和该焊盘连接的配线周边的杂质区域、或所述连接装置的一部分。
所述浮置电位的杂质区域周围是半绝缘衬底的一部分或绝缘化区域。
利用所述浮置电位的杂质区域抑制从所述绝缘膜上的金属层向所述衬底延伸的耗尽层的扩散。
高频模拟信号在所述绝缘膜上的金属层输送。
根据本发明，可得到如下各种效果。第一，在都与动作区域连接且在绝缘膜上金属层和其它金属层相邻的区域及/或与动作区域连接的绝缘膜上的金属层和杂质区域相邻的区域，在两者之间的衬底表面上设置高浓度的浮置电位的杂质区域，由此，可抑制衬底中耗尽层的延伸，防止高频信号的泄漏。
第二，绝缘膜上的金属层是配线或焊盘，且它们和其它金属层及/或杂质区域之间配置岛状的浮置电位的杂质区域。由此，在介由绝缘膜配置在衬底上的配线或焊盘、和构成半导体装置的金属层、杂质区域相邻的区域，可防止高频信号的泄漏。
第三，通过在设于绝缘膜上的金属层间配置浮置电位的杂质区域，在绝缘膜上金属层相互接近的区域，可防止高频信号的泄漏。
第四，通过在肖特基金属层和设于绝缘膜上的金属层之间设置浮置电位的杂质，可防止两者之间的高频信号的泄漏。
第五，在介由绝缘膜设置且与开关电路的动作区域连接的配线或焊盘、和构成开关电路的金属层及/或杂质区域之间设置浮置电位的杂质区域。由此，可通过在配线或焊盘输送的高频信号遮断向衬底扩散的耗尽层，可抑制从配线或焊盘向相邻的金属层及/或杂质区域泄漏的高频信号。特别是在伴随芯片的小型化，将各构成要素接近配置的开关电路装置中，由于可防止配线或焊盘和各构成要素间的高频信号的泄漏，故可谋求提高绝缘，可防止插入损耗的增加。
第六，通过在设于绝缘膜上的配线或焊盘、和与动作区域连接的其它金属层之间设置浮置电位的杂质区域，可抑制接近的金属层间的高频信号的泄漏。
第七，通过在和衬底形成肖特基结的栅极电极或栅极配线、和氮化膜上的配线或焊盘之间设置浮置电位的杂质区域，在配线或焊盘和栅极配线(或栅极电极)接近的区域，可抑制高频信号的泄漏。
第八，在由HEMT构成开关电路时，基本器件的插入损耗小。即，基本器件之外的部位的微小的高频信号的泄漏与开关电路的插入损失的恶化相关。在本实施例中，通过几乎完全防止该泄漏，可形成充分利用了HEMT的低插入损失特性的MMIC。
第九，可防止构成半导体装置的动作区域、用于确保焊盘(或栅极配线)的绝缘的周边杂质区域、电阻的任一杂质区域和介由绝缘膜配置的配线或焊盘间的高频信号的泄漏。
第十，特别是在向配线或焊盘传输高频模拟信号时，绝缘膜构成电容成分，在衬底上基于高频信号的耗尽层会扩散。但是，根据本发明，可有效地抑制该耗尽层的扩散，谋求提高半导体装置的绝缘，且抑制插入损耗的增加。
附图说明
图1是用于说明本发明的电路图；
图2是用于说明本发明的平面图；
图3(A)～(B)是用于说明本发明的剖面图；
图4(A)～(B)是用于说明本发明的剖面图；
图5是用于说明本发明的电路图；
图6是用于说明本发明的平面图；
图7(A)～(C)是用于说明本发明的剖面图；
图8(A)～(B)是用于说明本发明的剖面图；
图9(A)～(B)是用于说明本发明的剖面图；
图10(A)～(B)是用于说明本发明的剖面图；
图11(A)～(B)是用于说明本发明的剖面图；
图12(A)～(B)是用于说明本发明的剖面图；
图13是用于说明本发明的电路图；
图14是用于说明本发明的平面图；
图15(A)～(B)是用于说明本发明的剖面图；
图16是用于说明现有技术的平面图；
图17是用于说明现有技术的剖面图。
符号说明
10　衬底
15　源极电极
16　漏极电极
17　栅极电极
20　栅极金属层
25　源极电极
30　衬底
31　GaAs衬底
32　缓冲层
33　电子供给层
34　间隔层
35　沟道层
36　阻挡层
37　盖层
50　绝缘化区域
100　杂质区域
100a　周边杂质区域
100b　电阻
100b1、b2、b3、b4　电阻
100c　动作区域
120　栅极配线
130　配线
200　浮游杂质区域
210　半绝缘衬底
212　动作区域
215　源极电极
216　漏极电极
217　栅极电极
220　栅极金属层
225　焊盘金属层
260　氮化膜
330　配线
IN　共同输入端子
Ctl-1　控制端子
Ctl-2　控制端子
OUT1　输出端子
OUT2　输出端子
I　共同输入端子焊盘
C1　第一控制端子焊盘
C2　第二控制端子焊盘
O1　第一输出端子焊盘
O2　第二输出端子焊盘
具体实施方式
参照图1～图15详细说明本发明的实施例。
首先，参照图1及图2说明适于本发明的串联连接多段FET的大功率用途的开关电路装置之一例。
图1是表示多段连接的化合物半导体开关电路装置之一例的电路图。该开关电路装置被称为SPDT，外部端子是如下五个端子，共同输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2。
如图，开关电路装置由例如分别串联连接两段FET的第FET组F1和第二FET组F2构成。另外，第一FET组F1的FET1-1的源极电极(或漏极电极)和第二FET组F2的FET2-1的源极电极(或漏极电极)与共同输入端子IN连接，第一FET组F1的两个FET的栅极电极分别介由电阻与第一控制端子Ctl-1连接，第二FET组F2的两个栅极电极分别介由电阻与第二控制端子Ctl-2连接。
另外，第一FET组F1的FET1-2的漏极电极(或源极电极)和第一输出端子OUT1连接，第二FET组F2的FET2-2的漏极电极(或源极电极)与第二输出端子OUT2连接。
施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信号为互补信号，使施加有H电平信号的一侧的FET组导通，使施加在共同输入端子IN上的输入信号传递到任一输出端子上。为防止介由栅极电极对构成交流接地的控制端子Ctl-1、Ctl-2的直流电位泄漏高频信号而设置电阻。
图2表示将该化合物半导体开关电路装置集成化形成的化合物半导体芯片之一例。
在GaAs衬底上配置进行开关的两个FET组F1、FET组F2。FET组F1是例如串联连接FET1-1、FET2-2的组。FET组F2是例如串联连接FET2-1、FET2-2的组。在构成各FET组的四个栅极电极上分别连接由杂质区域构成的电阻R1-1、R1-2、R2-1、R2-2。另外，分别对应共同输入端子IN、输出端子OUT1、OUT2、控制端子Ctl-1、Ctl-2的电极焊盘I、O1、O2、C1、C2设于衬底的周边。虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层(Pt/Mo)20，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)25。第一层金属层是欧姆连接在衬底上的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极及各电阻两端的取出电极，在图2中由于和焊盘金属层重合，故未图示。
FET1组F1及FET2组F2相对于芯片的中心线对称地配置，由于构成相同，故下面说明FET1组F1。
动作区域100c是向GaAs衬底上离子注入了n型杂质的、点划线包围的长方形区域，在动作区域100c内选择地形成由高浓度的n型杂质区域构成的源极区域及漏极区域。
FET1-1中，从上侧延伸的梳齿状的8条焊盘金属层25是与共同输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的未图示的源极电极(或漏极电极)。另外，从下侧延伸的9条梳齿状的焊盘金属层25是FET1-1的漏极电极16(或源极电极)，在其下由欧姆金属层形成的漏极电极(或源极电极)和动作区域100c的漏极(源极区域)欧姆连接。该两电极配置成梳齿相互咬合的形状，在其间由栅极金属层20形成的栅极电极17配置成16条梳齿形状，和源极区域及漏极区域间的动作区域100c的一部分形成肖特基结。
FET1-2中，从上侧延伸的梳齿状的8条焊盘金属层25是源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。另外，从下侧延伸的9条梳齿状的焊盘金属层25是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。该两电极配置成梳齿相互咬合的形状，在其间由栅极金属层20形成的栅极电极17配置成16条梳齿形状。另外，栅极电极17采用Pt埋入的结构，与Ti/Pt/Au的栅极电极相比，构成实现高耐压和低导通电阻的FET。
FET1-1的栅极电极17在动作区域100c外由栅极金属层120将各梳齿汇聚，介由栅极配线120及电阻R1-1与控制端子焊盘C1连接。另外，FET1-2的栅极电极17也同样由栅极配线120将各梳齿聚束，介由栅极配线120及电阻R1-2与控制端子焊盘C1连接。
电阻R1-1、R1-2分别由衬底上注入了杂质的杂质区域100b1、100b2形成，将动作区域100c上的栅极电极17和控制端子焊盘C1连接。另外，FET组F2的电阻R2-1、R2-2也分别由杂质区域100b3、100b4形成。
另外，为提高绝缘，在各焊盘周边及栅极配线120的周边配置高浓度杂质区域即周边杂质区域100a。周边杂质区域100a和各焊盘直接连接，设置在焊盘下的整个面(或焊盘周边)上，从焊盘溢出设置。另外，周边杂质区域100a也可以从焊盘分开5μm或5μm以下的程度，设于焊盘周边，介由半绝缘衬底和各焊盘直流连接。同样，周边杂质区域100a也与栅极配线120直流连接。这样，周边杂质区域100a和焊盘或栅极配线120不是介由氮化膜等交流连接而是直流连接。而且，周边杂质区域100a和动作区域100c直流连接。
设置至少一部分配置在绝缘膜上的金属层间、绝缘膜上的金属层和与动作区域100c直流连接的其它金属层间、或绝缘膜上的金属层和任意杂质区域间的衬垫10表面的浮置电位的杂质区域200。
另外，绝缘膜上的金属层是配线或焊盘，配线是基于焊盘金属层25的配线130。
其它金属层是绝缘膜上的其它配线130，或和衬底形成肖特基结的金属层(栅极配线120、栅极电极17)。
在本说明书中，GaAs衬底的杂质区域是指GaAs衬底上离子注入了杂质的所有区域。因此，杂质区域之外的区域是半绝缘衬底的一部分。
而且，杂质区域具有杂质区域100和浮置电位的杂质区域200(下面称为浮游杂质区域)。杂质区域100具有动作区域100c和与动作区域100c直流连接的杂质区域。与动作区域100c直流连接的杂质区域100是作为动作区域100c之外的其它杂质区域的焊盘(或栅极配线120)的周边杂质区域100a、电阻100b。而且，浮游杂质区域200是没有从外部施加任何电位的浮置电位，是设为岛状的高浓度(1～5×1018cm-3程度)的杂质区域。
即，具体地说，浮游杂质区域200配置在绝缘膜上的相邻的金属层间、绝缘膜上的金属层-栅极配线120间、绝缘膜上的金属层-栅极电极17间、绝缘膜上的金属层-周边杂质区域100a间、绝缘膜上的金属层-电阻100b间、绝缘膜上的金属层-动作区域100c间的衬底上。
首先，第一实施例是在绝缘膜上的相邻的配线间、例如第一FET组F1和第二FET组F2的分界的衬底表面配置浮游杂质区域200的情况。
下面参照图3详细说明之。图3(A)是图2的a-a线剖面图，图3(B)是图2的b-b线剖面图。
如图3(A)，在串联连接FET的区域，在设于衬底10表面的氮化膜60上延伸设置焊盘金属层25形成的配线130。即，第一FET组F1侧的配线130和第二FET组F2的动作区域100c连接，和在氮化膜60上延伸设置的其它配线130接近配置。
在本实施例中，在这样在氮化膜60上相邻配置的配线130间(虚线箭头)的衬底10表面设置浮游杂质区域200。
另外，浮游杂质区域200和配线130在夹着浮游杂质区域200相邻的配线130间以可确保规定绝缘的程度的距离(例如4μm程度)分开。例如，化合物半导体开关电路装置所要求的绝缘为等于或大于20dB。而且，试验表明，在相邻的高浓度杂质区域间只要具有4μm的分开距离，则可确保等于或大于20dB的绝缘。另外，作为最容易产生干扰的情况，即使在连接于衬底上的相邻的金属层间，只要具有20μm的分开距离，则也可以确保等于或大于20dB的绝缘。在于氮化膜60上具有相邻的配线的本实施例的图案中，从配线130分开4μm，以例如2μm的宽度配置浮游杂质区域，再分开4μm，配置配线130。因此，可防止配线间130间的微小高频信号的泄漏，可防止插入损失(插入损耗)的增大。
当在配线130上输送高频模拟信号时，氮化膜60构成电容成分，高频信号通过氮化膜60。但是，在本实施例中，即使高频信号到达半绝缘衬底10，且耗尽层在衬底中扩散，也可以利用浮游杂质区域200阻止该耗尽层的扩散。
即，可充分确保绝缘，且抑制插入损耗的增加。
如图3(B)，在配线130的角部相互间相邻的区域，只要在各配线130下方设置浮游杂质区域200即可，其中，浮游杂质区域200的至少一部分配置在相邻的配线130和其它配线130之间(虚线箭头)的衬底表面。浮游杂质区域200从各配线130溢出，配置成岛状(参照图2)。
由此，不仅第一FET组F1和第二FET组F2的分界，而且从配线130向芯片端部(图2中芯片下边)方向延伸的耗尽层也可遮断。此时，溢出的尺寸只要有2μm程度就足够了。
由于浮游杂质区域200可通过源极区域及漏极区域或电阻等构成开关电路的n+型杂质的离子注入工序形成，故具有不必增加特别的工序便可实施的优点。
然后，参照图4说明本发明的第二实施例。
第二实施例为基本器件是HEMT的情况，构成和第一实施例所示的GaAsFET的情况相同的图案。由于平面图和图2相同，故省略说明，参照图4的剖面图进行说明。另外，图4(A)是图2的a-a线剖面图，图4(B)是图2的b-b线剖面图。
HEMT的衬底30的形成是在半绝缘性GaAs衬底31上层积非掺杂的缓冲层32。缓冲层32往往由多层形成。然后，在缓冲层32上顺序层积作为电子供给层的n+型AlGaAs层33、作为沟道(电子渡越)层的非掺杂的InGaAs层35、作为电子供给层的n+型AlGaAs层33、另外，在电子供给层33和沟道层35之间配置间隔层34。
在电子供给层33上层积作为阻挡层的非掺杂的AlGaAs层36，确保规定的耐压和夹断电压，进一步在最上层层积作为盖层的n+型GaAs层37。在盖层37上连接有焊盘、源极电极、漏极电极、或电阻的取出电极等的金属层，使杂质浓度为高浓度(1～5×1018cm-3程度)，降低源极电阻、漏极电阻，提高欧姆性。
HEMT使从作为电子供给层的n+型AlGaAs层33的施主杂质产生的电子向沟道层35侧移动，形成作为电流通路的沟道。其结果是，电子和施主离子以异质结界面为分界，空间上分离。电子在沟道层35渡越，由于在沟道层35上不存在构成电子迁移率降低原因的施主离子，故库仑散射的影响非常少，可具有高电子迁移率。
另外，在HEMT中，通过由选择地形成于衬底上的绝缘化区域50分离衬底，形成必要的图案。在此，绝缘化区域50不是完全电绝缘的区域，而是通过离子注入杂质(B+)在外延层上设置载流子的陷阱能级并绝缘化的区域。例如，动作区域100c通过绝缘化区域50分离而形成图2的点划线区域。
即，参照图2，在动作区域100c的作为源极区域(或漏极区域)的衬底的盖层37上连接由第一层金属层的欧姆金属层形成的源极电极(或漏极电极)。然后，在其上层利用焊盘金属层25形成源极电极15(或漏极电极16)。
另外，蚀刻动作区域100c的一部分即源极区域及漏极区域间的盖层，在露出的非掺杂AlGaAs层36上配置由第二层金属层的栅极金属层20形成的栅极电极17。
另外，各焊盘(或栅极配线120)周边的周边杂质区域100a、及电阻100b1～10b4通过由绝缘化区域50分离形成。
在第二实施例中，如图4(A)，在氮化膜60上相邻的配线130间的衬底上配置浮游杂质区域200。
在本说明书中，HEMT的杂质区域是不通过B+注入绝缘化的所有区域。绝缘化区域50上作为外延层也存在杂质，但通过进行用于绝缘化的B+注入使其钝化。即，在本说明书中，将不通过B+注入绝缘化的区域作为相当于第一实施例的基于离子注入的杂质区域的区域。即，绝缘化区域50不是杂质区域。
而且，在由绝缘化区域50分离的杂质区域存在杂质区域100和浮游杂质区域120。在杂质区域上存在动作区域100c和与动作区域100c直流连接的杂质区域。与动作区域直流连接的杂质区域是与动作区域100c连接的其它杂质区域即焊盘(或栅极配线)的周边杂质区域100a或电阻100b。浮游杂质区域200是未施加任何电位的浮置电位的杂质区域。浮游杂质区域200的结构和HEMT的外延层结构相同，含有盖层37(杂质浓度1～5×1018cm-3程度)，故从功能上可以说是高浓度杂质区域。
另外，浮游杂质区域200和配线130以在夹着浮游杂质区域200配置的配线130间可确保规定绝缘的程度的距离(例如4μm程度)分开。
由此，即使在配线130上输送高频模拟信号，使高频信号通过氮化膜60，使耗尽层在衬底中扩散的情况下，也可以利用浮游杂质区域200阻止该耗尽层的扩散。
即，可充分确保绝缘，且抑制插入损耗的增加。
特别是在使用HEMT时，与GaAsFET相比，由于基本器件的插入损耗小，故当在芯片内的高频信号经路中存在即使微小地泄漏高频信号的位置时，作为开关电路装置的插入损耗的增加就显著。另外，绝缘化区域50也不是完全电绝缘，耗尽层在绝缘化区域50中延伸，由于耗尽层的变化使信号泄漏。
但是，根据本实施例，利用高浓度的浮游杂质区域200可防止高频信号在高频信号经路中泄漏，可降低插入损耗。
另外，如图4(B)，在绝缘膜上的配线130的角部相互间相邻的区域，在各配线130下方设置浮游杂质区域200，使其至少一部分配置在相邻的配线130间的衬底表面。即，在各配线130间的衬底上设置绝缘化区域50，从各配线130溢出，岛状地留下盖层37(参照图2)。由此，不仅第一FET组F1和第二FET组F2的分界，而且从配线130向芯片端部(图2中芯片的下边)方向延伸的耗尽层也可以遮断。
另外，该浮游杂质区域200可和HEMT的动作区域100c或电阻等在同一工序利用绝缘化区域50的图案形成，故不必添加特别的工序就可实施。
参照图5～图8说明本发明的第三实施例。第三实施例是SPDT开关电路装置的另一形态，图5是电路概要图，图6是将图5的电路集成在一个芯片上的开关电路装置。
如图5，第三实施例的开关电路装置是基本的SPDT开关电路装置，第一FET1和第二FET2的源极电极(或漏极电极)与共同输入端子IN连接，FET1及FET2的栅极电极分别介由电阻R1、R2与第一和第二控制端子Ctl-1、Ctl-2连接，FET1及FET2的漏极电极(或源极电极)与第一和第二输出端子OUT1、OUT2连接。
施加在第一和第二控制端子Ctl-1、Ctl-2上的控制信号为互补信号，使施加有H电平信号的一次的FET导通，将施加在共同输入端子IN上的输入信号传递到任一侧的输出端子上。为防止介由栅极电极对交流接地的控制端子Ctl-1、Ctl-2的直流电位泄漏高频信号设置电阻R1、R2。
在信号通过输出端子OUT1时，例如在控制端子Ctl-1上施加3V偏压信号，在控制端子Ctl-2上施加0V偏压信号，相反，在使信号通过输出端子OUT2时，在控制端子Ctl-2上施加3V偏压信号，在Ctl-1上施加0V偏压信号。
如图6，在GaAs衬底上，在中央部配置进行开关的FET1及FET2，将电阻R1、R2与各FET的栅极电极连接。另外，对应共同输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2的焊盘I、O1、O2、C1、C2在衬底的周边被分别设置在FET1及FET2的周围。另外，虚线所示的第二层金属层是在形成FET的栅极电极17的同时形成的栅极金属层(Pt/Mo)20，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层(Ti/Pt/Au)25。第一层金属层是与衬底欧姆接合的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极及各电阻两端的取出电极，但在图中由于和焊盘金属层重合，故未图示。
FET1的栅极电极17和控制端子焊盘C1由电阻R1连接，FET2的栅极电极17和控制端子焊盘C2由电阻R2连接。
朝向芯片中心延伸的梳齿状的9条焊盘金属层25是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下具有由欧姆金属层形成的漏极电极(或源极电极)。另外，从芯片中心向外侧延伸的梳齿状的9条第三层金属层的焊盘金属层25是与共同输入端子焊盘I连接的源极电极15(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)。
该两电极配置成梳齿相互咬合的形状，在其间由栅极金属层20形成的栅极电极17配置成17条梳齿形状。
在GaAs衬底10上设有如点划线所示的离子注入了n型杂质的动作区域100c。在动作区域100c内形成作为高浓度(n+)杂质的离子注入区域的源极区域及漏极区域，分别和源极电极15、漏极电极16连接。栅极电极17和源极区域及漏极区域间的动作区域100c表面形成肖特基结。
FET1的栅极电极17在动作区域100c外由栅极配线120将各梳齿聚束，介由电阻R1与控制端子焊盘C1连接。FET2的栅极电极17也相同，通过栅极配线120将各梳齿聚束，介由电阻R2与控制端子焊盘C2连接。电阻R1、R2分别由向衬底注入了高浓度n型杂质的杂质区域形成。
另外，和栅极电极17相同，栅极配线120和衬底形成肖特基结。在栅极配线120的周边配置有和栅极配线120直流连接的周边杂质区域100a。周边杂质区域100a是设于衬底上的杂质区域，和栅极配线120直接连接，在栅极配线120下的整个面(或栅极配线120的周边)上从栅极配线120溢出设置。由此，可抑制从栅极配线120向衬底延伸的耗尽层的扩散，提高绝缘。另外，也可以从栅极配线120分开5μm或5μm以下的程度，设于其周边，并介由半绝缘衬底直流连接。如为5μm或5μm以下的分开距离，则可以说栅极配线120和周边杂质区域100a被充分地直流连接。而且，周边杂质区域100a和动作区域100c直流连接。
以同样的理由，在各焊盘下方也配置和焊盘直流连接的周边杂质区域100a。此时，也是在焊盘下的整个面(或焊盘下周边)从焊盘溢出，或从焊盘分开5μm或5μm以下的程度，设置在周边。
如图7及图8，第三实施例是如下情况，即设于衬底10的周边杂质区域100a和氮化膜60上的金属层(配线130或焊盘)相邻的情况(图7)；或者动作区域100c和氮化膜上的金属层(配线130或焊盘)相邻的情况(图8)。
首先，图7表示在和栅极配线120直流连接的周边杂质区域100a和氮化膜60上的配线130(或焊盘)之间配置浮游杂质区域200的情况。
图7(A)是图6的c-c线剖面图，在配线130下方岛状配置浮游杂质区域200，其至少一部分配置在氮化膜60上的配线130和栅极配线120的周边杂质区域100a间(虚线箭头)的衬底表面。在配线130和用于确保绝缘的栅极配线120的周边杂质区域100a近接的区域存在介由氮化膜60泄漏高频信号的情况。因此，通过在两者之间岛状配置浮游杂质区域200，可遮断从配线130向衬底泄漏的高频信号。如上所述，抑制从氮化膜60上的配线130向栅极配线120的周边杂质区域100a泄漏高频信号，同时就会抑制从氮化膜60上的配线130向栅极配线120本身泄漏高频信号的情况，结果防止了例如漏极(源极)栅极间的高频信号泄漏。
作为另外的图案，如图7(B)，在配线130和周边杂质区域100a间的衬底表面配置浮游杂质区域200也会得到相同的效果。
图7(C)是绝缘膜上的金属层是焊盘(例如输出端子焊盘O1)的情况。在氮化膜上配置焊盘O1时，为吸收进行引线接合时的冲击，如图所示，多进行镀金。即，绝缘膜上的金属层是由蒸镀膜构成的镀敷用金属P1和镀金层P2，但也可以仅是蒸镀金属膜P1。
在氮化膜上设置焊盘O1时，只要在焊盘下方和周边或仅在周边配置浮游杂质区域200即可。当向焊盘O1施加高频信号时，氮化膜60构成电容成分，在衬底上泄漏高频信号。但是，通过在焊盘O1下方和周边或仅在周边设置浮游杂质区域200，可防止高频信号介由氮化膜60向衬底泄漏。
另外，在焊盘下方设置周边杂质区域100a。这是为了防止从焊盘向衬底泄漏的高频信号而设置的。即，具有和上述焊盘下的浮游杂质区域200相同的作用(例如图7(B)的焊盘O1下方的周边杂质区域100a)。但是，此时周边杂质区域100a和焊盘直接接触，和焊盘直流连接。另一方面，图7(C)情况下的焊盘下的杂质区域和焊盘之间具有氮化膜，且未和焊盘直流连接，不是周边杂质区域100a，而是浮游杂质区域200。
其次，图8表示在动作区域100c和氮化膜60上的配线130间(虚线箭头)配置浮游杂质区域200的情况。图8(A)是图6的d-d线剖面图，图8(B)是图8(A)的另一图案。
作为杂质区域的动作区域100c配置在从共同输入端子焊盘I延伸的配线130的两侧。
因此，如图8(A)，在配线130下方岛状设置浮游杂质区域200，且其至少一部分配置在配线130和动作区域100c间的衬底表面。由此，可遮断从配线130向衬底泄漏的高频信号。
如图8(B)，即使在氮化膜60上的配线130和动作区域100c间的衬底表面配置浮游杂质区域200，也可以得到相同的效果。
其次，参照图6及图9说明第四实施例。第四实施例中，和绝缘膜上的金属层相邻的其它金属层是和衬底形成肖特基结的金属层即栅极电极，图9(A)是图6的e-e线剖面图，图9(B)是另一图案。
如图6，和栅极配线120相反侧的栅极电极17前端从作为杂质区域的动作区域100c突出，如图9，和未设置杂质区域的半绝缘衬底形成肖特基结。因此，即使在这样的栅极电极17和氮化膜60上的配线130近接的区域，也有可能泄漏高频信号。
因此，如图9(A)，在配线130下方设置浮游杂质区域200，其至少一部分配置在配线130和栅极电极17间(虚线箭头)的衬底表面。由此，可防止介由在衬底上扩散的耗尽层泄漏的高频信号。
另外，如图9(B)，在配线130和栅极电极17之间配置岛状的浮游杂质区域200，也可以得到相同的效果。
图10～图12表示第五及第六实施例。由于这些是分别和第三及第四实施例相同的图案，基本器件为HEMT，故参照图6的平面图进行说明。另外，图10(A)是图6的c-c线剖面图，图11(A)是图6的d-d线剖面图，图12(A)是图6的e-e线剖面图。
如上所述，在HEMT的情况下，通过利用绝缘化区域50分离衬底30，形成动作区域100c或周边杂质区域100a、及电阻100b等杂质区域。
第五实施例中，在氮化膜60上的配线130和栅极配线120的周边杂质区域100a间(虚线箭头)形成浮游杂质区域200。
如图10(A)，HEMT的栅极配线120(及栅极电极17)蒸镀在蚀刻盖层37后的阻挡层36上。此时，在进行栅极电极17、栅极配线120部分的光刻工艺后，进一步进行0.3μm程度的盖层37的侧面蚀刻，形成栅极电极17、栅极配线120。
即，栅极配线120的正下方是用于确保耐压和夹断电压的非掺杂AlGaAs层36，栅极配线120直流连接的周边杂质区域100a是配置于周围的盖层37。即，栅极配线120未和周边杂质区域100a直接固定，但如仅分开0.3μm程度的距离，则可说是充分地直流连接。而且，周边杂质区域100a和动作区域100c直流连接。
在本实施例中，在配线130下方，由绝缘化区域50分离形成浮游杂质区域200，且浮游杂质区域200的至少一部分配置在和该栅极配线120直流连接的周边杂质区域100a和氮化膜60上的配线130间。此时，浮游杂质区域200从配线130溢出的距离为2μm程度。由此，可充分确保绝缘，降低插入损耗。
如上所述，抑制从氮化膜60上的配线130向栅极配线120的周边杂质区域100a泄漏高频信号，就会同时抑制从氮化膜60上的配线130向栅极配线120本身泄漏高频信号，结果是防止了例如漏极(源极)栅极间的高频信号泄漏。
如图10(B)，在周边杂质区域100a和配线130间的衬底上设置浮游杂质区域200，也可以得到相同的效果。例如，从配线130分开4μm，以2μm的宽度配置浮游杂质区域200，再分开4μm，配置周边杂质区域100a。
图11是在配线130-动作区域100c间设置浮游杂质区域200的情况。
如图11(A)，在配线130下方岛状设置浮游杂质区域200，使其至少一部分配置在动作区域100c和配线130间的衬底上。
如图11(B)，也可以配置岛状的浮游杂质区域200，使其配置在动作区域100c和配线130间(虚线箭头)。
图12是第六实施例，是配线130和肖特基金属层(栅极电极17)相邻的情况。
在HEMT的衬底30上，除动作区域100c及周边杂质区域100a等杂质区域之外，还配置有绝缘化区域50。即，从动作区域100c突出的栅极电极17的前端部配置在绝缘化区域50上，和衬底形成肖特基结。
即使在这种栅极配线17和氮化膜60上的配线130相邻的情况下，也有可能泄漏高频信号。
因此，如图12(A)，在配线下方岛状设置浮游杂质区域200，使其至少一部分配置在配线130和栅极电极17间(虚线箭头)的衬底表面。由此，可防止介由在衬底上扩散的耗尽层泄漏的高频信号。
如图12(B)，在配线130和栅极电极17间设置浮游杂质区域200，也可以得到相同的效果。
参照图13及图15说明本发明的其它实施例。这是上述的反向控制图案的SPDT开关电路装置的另一方式，图13是开关电路装置的电路图，图14是将图13的电路图集成化的半导体装置的平面图之一例，图15(A)、(B)分别是图14的f-f线、g-g线剖面图。
如图13，在该电路图中，在进行开关的FET1和FET2的输出端子OUT1和OUT2的各接地间连接分路FET3、分路FET4，在该分路FET3、分路FET4的栅极上施加控制端子Ctl-2、Ctl-1对FET2和FET1的互补信号。其结果当FET1导通时，分路FET4导通，FET2及分路FET3截断。
在该电路中，在共同输入端子IN-输出端子OUT1的信号经路导通，共同输入端子IN-输出端子OUT2的信号经路断开时，分路FET4导通。即，输入信号向输出端子OUT2的泄漏介由外置接地的电容器C接地，可提高绝缘。
如图14，衬底是化合物半导体衬底(例如GaAs)，在该衬底上的左右中央部配置进行开关的FET1及FET2(栅极宽度都为600μm)，在其下方配置分路FET3及分路FET4(栅极宽度都为300μm)，进一步将分路FET3及分路FET4的源极电极连接，与接地端子GND连接。在各FET的栅极电极上连接电阻R1、R2、R3、R4，分别对应共同输入端子IN、第一及第二输出端子OUT1、OUT2、第一及第二控制端子Ctl-1、Ctl-2、接地端子GND的电极焊盘I、O1、O2、C1、C2、G设于衬底的周边，用于接地的电容器C外置且与接地端子GND连接。
另外，虚线所示的第二层金属层是在形成各FET的栅极电极的同时形成的栅极金属层20(Ti/Pt/Au)，实线所示的第三层金属层是进行各元件的连接及焊盘的形成的焊盘金属层25(Ti/Pt/Au)。第一层金属层是与衬底欧姆连接的欧姆金属层(AuGe/Ni/Au)，形成各FET的源极电极、漏极电极及各电阻两端的取出电极，图中由于和焊盘金属层重合，故未图示。
各FET的动作区域100c是在点划线的区域形成的杂质区域。FET1(FET2也相同)中，从下侧延伸的6条梳齿状的焊盘金属层25是与输出端子焊盘O1连接的源极电极15(或漏极电极16)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)，与动作区域100c的源极(漏极)区域欧姆连接。
另外，从上侧延伸的6条梳齿状的焊盘金属层25是与共同输入端子焊盘I连接的漏极电极16(或源极电极15)，在其下由欧姆金属层形成的漏极电极(或源极电极)与动作区域100c的漏极(源极)区域欧姆连接。另外，从共同输入端子焊盘I延伸的正中的梳齿的漏极电极16(或源极电极15)在FET1和FET2中通用。该两电极被配置成梳齿相互咬合的形状，和动作区域100c的一部分形成肖特基结。
另外，作为分路FET的FET3(FET4也相同)中，从下侧延伸的4条梳齿状的焊盘金属层25是与接地端子焊盘G连接的源极电极(或漏极电极)，在其下具有由欧姆金属层形成的源极电极(或漏极电极)，与动作区域100c的源极(漏极)区域欧姆连接。
从上侧延伸的4条梳齿状的焊盘金属层25是与输出端子焊盘O1连接的漏极电极16(或源极电极)，在其下由欧姆金属层形成的漏极电极(或源极电极)与动作区域100c的漏极(源极)区域欧姆连接。该两电极被配置成梳齿相互咬合的形状，在其间由栅极金属层20形成的栅极电极17被配置成梳齿状，和动作区域100c的一部分形成肖特基结。
在图中的图案中，使GND端子焊盘G的周边杂质区域100a的一部分在进行开关动作的FET1、FET2和对向配置的分路FET即FET3、FET4之间延伸设置。由此，防止从在动作区域100c外和衬底形成肖特基结的栅极电极向衬底扩散的耗尽层到达邻接且对向配置的FET3及FET4的栅极电极、源极区域及漏极区域、动作区域100c。
各FET的栅极电极17在动作区域100c外通过栅极配线120聚束，介由作为杂质区域的电阻100b1～100b4与控制端子焊盘C1、C2连接。另外，周边杂质区域100a和焊盘或栅极配线120直流连接，和动作区域100c直流连接。
然后，如图15(A)，在氮化膜上的配线130-电阻100b1(100b2)间(虚线箭头)的衬底上岛状配置浮游杂质区域200。
另外，如图15(B)，在氮化膜上的配线130-控制端子焊盘C2的周边杂质区域100c间(虚线箭头)的衬底上岛状配置浮游杂质区域200。
在基本器件为HEMT时，利用绝缘化区域50分离包括浮游杂质区域200的杂质区域。由此，可防止绝缘膜上的配线和电阻100b或焊盘周边的杂质区域100a接近的区域的高频信号的泄漏。
如上以GaAsFET的情况为例进行了说明，但如图10～图12所示，即使为HEMT，也可以同样实施。
关于电阻，在GaAsFET的情况下，由于剂量或加速电压等离子注入条件不同等而不同的薄膜电阻的电阻可以混在，在HEMT的情况下，有盖层和无盖层的电阻可以混在。任何电阻都是与动作区域连接的杂质区域，在这些电阻和绝缘膜上的配线接近的情况下，通过在其间配置浮游杂质区域，可提高高频信号的绝缘。
另外，在HEMT的外延结构上，对在盖层37和阻挡层36之间反复层积AlGaAs层、GaAs层或具有InGaP层的外延结构也可以同样实施。

Claims (15)

1、一种半导体装置，其特征在于，包括：动作区域，其设于化合物半导体衬底上，由杂质区域构成；第一金属层，其设于所述动作区域上；绝缘膜，其设于所述衬底表面上；第二金属层，其与所述第一金属层连接，并且设于所述动作区域外的所述绝缘膜上；设于所述衬底上、和所述动作区域直流连接的第三金属层及/或和所述动作区域直流连接的其它杂质区域，设有至少一部分配置在所述绝缘膜上的第二金属层和相邻的所述第三金属层之间、及/或所述绝缘膜上的第二金属层和相邻的所述任意杂质区域之间的所述衬底表面上的浮置电位的导电区域。
2、如权利要求1所述的半导体装置，其特征在于，所述绝缘膜上的第二金属层以及所述第三金属层中的至少一个是与所述动作区域连接的配线。
3、如权利要求1所述的半导体装置，其特征在于，所述绝缘膜上的第二金属层是配线或焊盘。
4、如权利要求1所述的半导体装置，其特征在于，所述第三金属层设于所述绝缘膜上。
5、如权利要求1所述的半导体装置，其特征在于，所述第三金属层是和所述衬底形成肖特基结的金属层。
6、一种半导体装置，其特征在于，包括：动作区域，其设于化合物半导体衬底上，由杂质区域构成；多个FET，其具有与该动作区域表面连接的源极电极、栅极电极及漏极电极；共同输入端子焊盘，其至少与两个所述FET的源极电极或漏极电极共同连接；第一及第二输出端子焊盘，其分别与至少两个所述FET的漏极电极或源极电极连接；第一及第二控制端子焊盘，其介由连接装置与所述FET的栅极电极连接；绝缘膜，其设于所述衬底表面上；第二金属层，其与由第一金属层构成的所述源极电极以及漏极电极连接，并且设于所述动作区域外的所述绝缘膜上；设于所述衬底上、和所述动作区域直流连接的第三金属层及/或和所述动作区域直流连接的其它杂质区域，设有至少一部分配置在所述绝缘膜上的第二金属层和相邻的第三金属层之间、及/或所述绝缘膜上的第二金属层和相邻的所述任意杂质区域之间的所述衬底表面上的浮置电位的导电区域。
7、如权利要求6所述的半导体装置，其特征在于，所述绝缘膜上的第二金属层以及所述第三金属层中的至少一个是与所述动作区域连接的配线。
8、如权利要求6所述的半导体装置，其特征在于，所述绝缘膜上的第二金属层是配线或所述任意焊盘。
9、如权利要求6所述的半导体装置，其特征在于，所述第三金属层设于所述绝缘膜上。
10、如权利要求6所述的半导体装置，其特征在于，所述第三金属层是所述栅极电极或与该栅极电极连接的配线。
11、如权利要求6所述的半导体装置，其特征在于，所述FET是HEMT。
12、如权利要求6所述的半导体装置，其特征在于，所述其它杂质区域是设于所述焊盘或和该焊盘连接的配线周边的杂质区域、或所述连接装置的一部分。
13、如权利要求1或6所述的半导体装置，其特征在于，所述浮置电位的导电区域周围是半绝缘衬底的一部分或绝缘化区域。
14、如权利要求1或6所述的半导体装置，其特征在于，利用所述浮置电位的导电区域抑制从所述绝缘膜上的第二金属层向所述衬底延伸的耗尽层的扩散。
15、如权利要求1或6所述的半导体装置，其特征在于，高频模拟信号在所述绝缘膜上的第二金属层传输。
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