KR20060124575A - 화합물 반도체 장치 - Google Patents

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Abstract

근접하는 2개의 소자 사이에 고농도 불순물 영역을 배치하고, 플로팅 전위 또는 GND 전위를 인가함으로써 2개의 소자 사이의 아이솔레이션을 향상시키는 방법은, 누설된 고주파 신호의 파워가 큰 경우에 고농도 불순물 영역의 전위가 변동한다. 이 때문에, 결과적으로 2개의 소자 사이의 아이솔레이션을 충분히 확보할 수 없게 되는 문제가 있었다. 근접하는 2개의 소자 사이에 전도 영역 또는 금속층에 의한 분리 소자를 배치한다. 분리 소자는 고저항 소자를 접속하고, 직류 단자 패드에 접속한다. 또한 직류 단자 패드로부터 분리 소자에 이르는 접속 경로는 전위가 고주파 진동하지 않는 경로로 한다. 이에 의해, 적어도 한 쪽에 고주파 신호가 전반하는 2개의 소자 사이에 고주파 GND 전위를 배치한 것으로 되어, 2개의 소자 사이의 고주파 신호의 누설을 방지할 수 있다.
고주파 GND 전위, 직류 단자 패드, 분리 소자, 아이솔레이션

Description

화합물 반도체 장치{COMPOUNDS SEMICONDUCTOR DEVICE}
도 1은 본 발명을 설명하기 위한 단면 개요도.
도 2는 본 발명을 설명하기 위한 단면 개요도.
도 3은 본 발명을 설명하기 위한 단면 개요도.
도 4는 본 발명을 설명하기 위한 단면 개요도.
도 5는 본 발명을 설명하기 위한 단면 개요도.
도 6은 본 발명을 설명하기 위한 단면 개요도.
도 7은 본 발명을 설명하기 위한 단면 개요도.
도 8은 본 발명을 설명하기 위한 a 평면도, b 단면 개요도.
도 9는 본 발명을 설명하기 위한 단면 개요도.
도 10은 본 발명을 설명하기 위한 단면 개요도.
도 11은 본 발명을 설명하기 위한 단면 개요도.
도 12는 본 발명을 설명하기 위한 단면 개요도.
도 13은 본 발명을 설명하기 위한 단면 개요도.
도 14는 본 발명을 설명하기 위한 단면 개요도.
도 15는 본 발명을 설명하기 위한 표.
도 16은 본 발명을 설명하기 위한 평면도.
도 17은 본 발명을 설명하기 위한 단면 개요도.
<도면의 주요부분에 대한 부호의 설명>
10 : 분리 소자
11 : 제1 전도 영역
12 : 제2 전도 영역
13 : 제3 전도 영역
20 : 저항
21 : 제1 금속층
22 : 제2 금속층
30 : 용량
31 : 하부 전극
32 : 상부 전극
50 : 분리 영역
60 : 절연막
100 : MESFET
101 : 동작 영역
102, 157s : 소스 영역
103, 157d : 드레인 영역
111, 131 : 소스 전극
112, 132 : 드레인 전극
120 : 게이트 금속층
121 : 게이트 전극
122 : 게이트 배선
130 : 배선 금속층
133 : 전극 패드
134 : 배선
150 : GaAs 반절연 기판
152 : 버퍼층
153 : 전자 공급층
155 : 채널(전자 주행)층
154 : 스페이서층
156 : 장벽층
157, 306 : 캡층
200 : HEMT
300 : HBT
302 : 서브 콜렉터층
303 : 콜렉터층
304 : 베이스층
305 : 에미터층
307, 310 : 콜렉터 전극
308 : 베이스 전극
309, 311 : 에미터 전극
HR : 고저항 소자
DC : 직류 단자
D : 직류 단자 패드
r1 : 제1 경로
r2 : 제2 경로
IN : 공통 입력 단자
Ctl1, Ctl2 : 제어 단자
OUT1, OUT2 : 출력 단자
I : 공통 입력 단자 패드
C1 : 제1 제어 단자 패드
C2 : 제2 제어 단자 패드
O1 : 제1 출력 단자 패드
O2 : 제2 출력 단자 패드
R, R1, R2 : 다른 저항 소자
[특허 문헌 1] 일본 특허 공개 2004-134589호 공보
본 발명은, 화합물 반도체 장치에 관한 것으로서, 특히 아이솔레이션을 향상한 화합물 반도체 장치에 관한 것이다.
화합물 반도체의 모노리식 마이크로파 집적 회로(MMIC)에서는, ㎓대의 마이크로파를 사용하는 경우가 많아, 아이솔레이션 향상의 요구도 높아지고 있다.
예를 들면, 2개의 소자(FET, 배선, 전극 패드, 불순물 영역 중 어느 하나)가 동일 칩 내에서 근접하여 배치되는 경우, 이들의 사이에 고농도 불순물 영역을 배치하는 기술이 알려져 있다. 고농도 불순물 영역은 플로팅 전위로 하거나, 혹은 GND 전위를 인가함으로써, 2개의 소자 사이의 아이솔레이션을 향상시키는 것이다(예를 들면 특허 문헌 1 참조).
특허 문헌 1과 같이, GND 전위를 인가한 고농도 불순물 영역을, 2개의 소자(예를 들면 인접하는 2개의 FET) 사이에 근접하여 배치한 경우, FET를 전반하는 고주파 신호가 누설되는 경우가 있다.
즉, 2개의 FET와, GND 전위의 고농도 불순물 영역 사이의 바이어스에 의해 캐리어가 드리프트되어, 2개의 FET를 전반하는 고주파 신호가 고농도 불순물 영역을 통하여 접지에 누설된다. 이에 의해, 예를 들면 스위치 MMIC의 경우에는 인서션 로스의 증대를 초래하는 문제가 있었다.
한편, 전위적으로 플로팅 상태의 고농도 불순물 영역을, 2개의 소자(예를 들면 FET) 사이에 근접하여 배치하는 경우, FET로부터 기판에 누설되는 작은 진폭의 고주파 신호는 고농도 불순물 영역에서 흡수할 수 있어, 2개의 FET 사이의 아이솔레이션을 향상시킬 수 있다.
그러나 FET로부터 큰 진폭의 고주파 신호가 기판에 누설된 경우, 전위적으로 플로팅 상태인 고농도 불순물 영역 그 자체의 전위가 변동한다. 이는, 신호 파워가 크기 때문이며, 누설된 고주파 신호에 의해 고농도 불순물 영역의 전위가 변동한다. 이 때문에, 결과적으로 FET 등, 2개의 소자 사이의 아이솔레이션을 충분히 확보할 수 없게 되는 문제가 있었다.
본 발명은 전술한 여러 가지 사정을 감안하여 이루어진 것으로서, 첫째, 화합물 반도체 기판에, 트랜지스터와 직류 단자 패드를 포함하는 복수의 소자를 집적화한 화합물 반도체 장치로서, 상기 트랜지스터에 직류 전위를 인가하는 직류 단자와, 적어도 어느 한 쪽을 고주파 신호가 전반하여 분리 영역을 통하여 상호 근접하는 제1 소자 및 제2 소자와, 상기 제1 소자 및 상기 제2 소자 사이의 상기 기판에 형성된 분리 소자와, 상기 분리 소자에 접속하는 고저항 소자와, 상기 트랜지스터와 상기 직류 단자를 접속하는 제1 경로와, 상기 분리 소자와 상기 직류 단자 패드를 접속하여 상기 분리 소자에 직류 전위를 인가하는 제2 경로를 구비하고, 상기 제1 소자 및 상기 제2 소자 사이의 상기 고주파 신호의 누설을 상기 분리 소자에 의해 차단함으로써 해결하는 것이다.
둘째, 화합물 반도체 기판에 형성되고, 적어도 어느 한 쪽을 고주파 신호가 전반하여 분리 영역을 통하여 상호 근접하는 제1 스위칭 소자 및 제2 스위칭 소자 와, 상기 제1 및 제2 스위칭 소자에 각각 직류 전위를 인가하는 직류 단자 패드와, 상기 제1 및 제2 스위칭 소자와 상기 직류 단자 패드를 각각 접속하는 제1 경로와, 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이의 상기 기판에 형성된 분리 소자와, 상기 분리 소자에 접속하는 고저항 소자와, 상기 직류 단자 패드와 상기 분리 소자를 접속하는 제2 경로를 구비하고, 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이의 상기 고주파 신호의 누설을 상기 분리 소자에 의해 차단함으로써 해결하는 것이다.
<발명을 실시하기 위한 최선의 형태>
도 1 내지 도 17을 참조하여, 본 발명의 실시예를 상세히 설명한다.
본 발명의 화합물 반도체 장치는, 트랜지스터를 포함하는 복수의 소자를 화합물 반도체 기판에 집적화하여 이루어진다. 트랜지스터에는 제1 경로에 의해 고주파 신호로서 접지 전위(이하 고주파 GND 전위라고 칭함)로 되는 직류 전위가 인가된다. 복수의 소자 중 제1 소자와 제2 소자는 분리 영역에 의해 분리되고, 제1 소자 및 제2 소자 중 적어도 어느 한 쪽에는 고주파 신호가 전반한다.
분리 소자는, 제1 소자 및 제2 소자 사이의 기판에 배치된다. 분리 소자에는 고저항 소자가 접속하고, 제2 경로에 의해 고주파 GND 전위로 되는 직류 전위가 인가된다. 이에 의해, 분리 소자는, 제1 소자 및 제2 소자 사이 중 적어도 어느 한 쪽을 전반하는 고주파 신호의 누설을 차단한다.
트랜지스터는, 화합물 반도체 기판에 형성한 GaAs MESFET(Metal Semiconductor Field Effect Transistor), GaAs JFET(Junction FET), HEMT(High Electron Mobility Transistor), HBT(Heterojunction Bipolar Transistor) 등이다.
제1 소자와 제2 소자는 분리 영역을 통하여 인접하여 배치된다. 제1 소자란, 제1 전도 영역, 제1 금속층, 용량 중 어느 하나이다. 제1 전도 영역은 트랜지스터의 동작 영역 또는 저항이고, 제1 금속층은 트랜지스터에 접속하는 배선 또는 전극 패드이다.
제2 소자도, 제1 전도 영역, 제1 금속층, 용량 중 어느 하나이다. 제1 전도 영역은 트랜지스터의 동작 영역 또는 저항이고, 제1 금속층은 트랜지스터에 접속하는 배선 또는 전극 패드이다.
여기서, 본 실시예의 전도 영역이란, 기판에 예를 들면 n형 불순물을 이온 주입한 영역이다. 혹은, 불순물을 포함하는 에피택셜층을 분리 영역에 의해 분리한 영역이다. 구체적으로는, 트랜지스터의 동작 영역, 저항, 및 아이솔레이션 향상을 위해서 금속층의 주변에 배치되는 불순물 영역이다.
분리 영역은, 반절연 기판의 일부, 혹은 불순물을 포함하는 에피택셜층을 불순물(예를 들면 B+)의 이온 주입에 의해 절연화한 절연화 영역이다.
분리 소자는, 제2 전도 영역 또는 제2 금속층에 의해 구성되고, 고주파 GND 전위가 인가되는 직류 단자 패드에 고저항 소자를 통하여 접속한다. 고저항 소자의 저항값은 5㏀∼10K 이상이다. 분리 소자를 제2 금속층으로 구성한 경우, 제2 금속층의 하방의 기판 표면에는, 아이솔레이션 향상을 위한 제3 전도 영역을 배치하면 된다. 제2 금속층과 제3 전도 영역은, 직접 컨택트하여 쇼트키 접합 또는 오 믹 접합을 형성한다. 혹은, 제3 전도 영역 상에 절연막을 통하여 제2 금속층이 배치되고, 직류 전류가 흐르는 상태로서(이하 직류적으로) 분리된다. 또한, 제3 전도 영역은 배치되지 않아도 된다.
또한, 제1 소자 또는 제2 소자인 제1 금속층의 주변에 제3 전도 영역이 배치되어도 되고, 이에 의해 아이솔레이션을 향상시킬 수 있다.
이하 도면을 참조하여, 제1 소자, 제2 소자 및 분리 소자(10)의 배치예에 대하여 설명한다.
도 1은, 비도핑의 GaAs 반절연 기판(150)에 이온 주입에 의해 불순물 영역을 형성하는 경우로서, 제1 소자가 저항(20), 제2 소자가 MESFET(100)의 동작 영역(101)인 경우이다.
MESFET(100)의 동작 영역(101)은, n형 불순물을 GaAs 반절연 기판(150)에 이온 주입한 제1 전도 영역(11)이다. MESFET(100)는, 고주파 GND 전위로서의 직류 단자(DC)와 접속하여, 제1 경로(r1)에 의해 직류 전위가 인가된다.
동작 영역(101)에는, 마찬가지로 이온 주입에 의해 고농도의 n형 불순물 영역인 소스 영역(102) 및 드레인 영역(103)이 배치된다. 소스 영역(102) 및 드레인 영역(103)에는 각각 오믹 금속층에 의한 1층째의 소스 전극(111) 및 드레인 전극(112), 배선 금속층(Ti/Pt/Au)(130)에 의한 2층째의 소스 전극(131) 및 드레인 전극(132)이 접속한다. 소스 영역(102) 및 드레인 영역(103) 사이의 동작 영역(101)의 일부에는 게이트 금속층(120)에 의한 게이트 전극(121)이 기판(150)과 쇼트키 접속한다. 게이트 전극(121)과 그 주위의 동작 영역(101)의 표면은 질화 막(60)에 의해 덮인다.
저항(20)은, 고농도의 n형 불순물을 GaAs 반절연 기판(150)에 이온 주입한 제1 전도 영역(11)이다. 저항(20)과 MESFET(100) 사이에 분리 영역(50)이 배치된다. 이 경우의 분리 영역(50)은 GaAs 반절연 기판(150)의 일부이다.
도 1a는, 분리 소자(10)가 제2 전도 영역(12)인 경우를 도시한다. 분리 소자(10)는, 저항(20) 및 동작 영역(101) 사이의 기판(150) 표면에 배치된다. 또한, 분리 소자(10)는, 저항(20) 및 동작 영역(101)의 단부로부터 각각 소정의 아이솔레이션을 확보할 수 있는 정도(예를 들면 4㎛ 정도) 이격한다. 제2 전도 영역(12)은 n형의 고농도 불순물 영역이고, 불순물 농도는 1×1017cm-3 이상이다. 도 1a의 경우, 분리 소자(10) 상은 질화막 등의 절연막(60)에 의해 피복된다.
분리 소자(10)는 5㏀∼10K 이상의 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 직류 단자 패드(D)는, 분리 소자(10)와 동일한 GaAs 기판(150) 상에 형성된다. 분리 소자(10)에는 직류 단자 패드(D)로부터 제2 경로(r2)에 의해 고주파 GND 전위로서의 직류 전위가 인가된다.
본 실시예에서는, 제1 소자 및 제2 소자 사이에 분리 소자(10)를 배치한다. 분리 소자(10)는 고주파 GND 전위를 갖는 제2 전도 영역(12)이다. 이 때문에, 제1 소자-제2 소자 사이의 직접적인 전계의 강도가 대폭 약해져서, 제1 소자-제2 소자 사이의 고주파 신호의 누설을 방지할 수 있다.
또한 제1 소자 또는 제2 소자로부터 분리 영역(50)에 누설된 고주파 신호는 분리 소자(10)(제2 전도 영역(12))에 흡수되기 때문에 제1 소자-제2 소자 사이의 고주파 신호의 누설을 더욱 줄일 수 있다. 이 때, 분리 소자(10)(제2 전도 영역(12))와 직류 단자 패드(D)의 사이에는 5㏀∼10K 이상의 고저항 소자(HR)가 있기 때문에, 분리 소자(10)에 누설되어 흡수된 고주파 신호가 직류 단자 패드(D)에 도달하지 않는다.
따라서 제1 소자 또는 제2 소자로부터 분리 소자(10)를 통하여, 고주파 GND 전위를 갖는 직류 단자 패드(D)에 고주파 신호가 누설되지 않아, 화합물 반도체 장치의 고주파 특성을 열화시키지 않는다.
도 1b는, 분리 소자(10)가 제2 금속층(22)인 경우를 도시한다. 제2 금속층(22)은, 예를 들면 MESFET(100)의 배선 금속층(130)과 동일한 금속층에 의해 구성된다. 분리 소자(10)는, 저항(20) 및 동작 영역(101)의 사이의 기판(150) 표면에 배치된다. 또한, 분리 소자(10)는, 저항(20) 및 동작 영역(101)의 단부로부터 각각 소정의 아이솔레이션을 확보할 수 있는 정도(예를 들면 4㎛ 정도) 이격한다. 또한, 제2 금속층(22)은 질화막(60)을 개구하여 기판(150) 표면과 직접 고착하여, 오믹 접합 또는 쇼트키 접합을 형성한다.
또한, 제2 금속층(22)은 분리 영역(50)(비도핑의 GaAs 반절연 기판(150))과 컨택트해도 되고, 도시한 바와 같이 기판(150) 표면에 형성한 제3 전도 영역(13)과 컨택트해도 된다. 제3 전도 영역(13)은, 제2 금속층(22)과 직류적으로 접속하고, 제2 금속층(22) 하의 전체면(또는 제2 금속층(22)의 주변의 하방)에, 제2 금속층(22)으로부터 비어져 나와 형성된다. 또한 제2 금속층(22)으로부터 5㎛ 이하 정 도 이격한 제2 금속층(22)의 주변에 형성되어도 된다.
분리 소자(10)가 기판(150)과 쇼트키 접합하는 경우, 분리 소자(10)에 인가된 직류 전위에 의해 기판(150)에 공핍층이 연장된다. 이 공핍층이 인접하는 MESFET(100)의 동작 영역(101) 등의 소자에 도달하면, 고주파 신호가 누설될 우려가 있다. 이 때문에, 제3 전도 영역(13)을 배치한다. 제3 전도 영역(13)의 불순물 농도는, 1∼5×1018cm-3 정도이고, 이에 의해 기판(150)에 연장되는 공핍층이 인접하는 소자에 도달하는 것을 방지하여, 아이솔레이션을 향상시킬 수 있다.
분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 또한, 여기서는 MESFET(100)는 동일 기판 상에 형성된 직류 단자 패드(D)를 통하여 직류 단자(DC)와 접속한다. 즉, 제2 소자와 분리 소자(10)가 공통의 직류 단자 패드(D)에 접속하는 경우를 나타낸다.
이와 같이, 직류 단자 패드(D)는 분리 소자(10)에만 접속하는 것이어도 되고, 도면과 같이 MESFET(100)(또는 저항(20))에 접속하는 직류 단자 패드(D)와 공용이어도 된다.
예를 들면 스위치 회로 장치에서는, 동일 기판 상에 제어 단자 패드나, 접지 단자 패드, 혹은 로직 회로의 VDD 단자 패드 등을 갖는다. 그리고 MESFET(100) 또는 저항(20)은, 이들에 접속하여 직류 전위가 인가된다.
즉, 분리 소자(10)가 접속하는 직류 단자 패드(D)는, 제어 단자 패드, 접지 단자 패드, VDD 단자 패드 등, MESFET(100) 또는 저항(20)에 접속하는 것이어도 된 다.
단, 제1 소자 또는 제2 소자에 접속하는 직류 단자 패드(D)와, 분리 소자(10)의 직류 단자 패드(D)를 공용하는 경우에는, 제1 또는 제2 소자와 직류 단자 패드(D)의 접속 경로와는 상이한 경로로, 분리 소자(10)와 직류 단자 패드(D)를 접속한다.
즉, 도 1b와 같이 MESFET(100)와, 분리 소자(10)가 직류 단자 패드(D)를 공용하는 경우에는, MESFET(100)와 직류 단자 패드(D)를 제1 경로(r1)에 의해 접속하고, 제1 경로(r1)와는 상이한 제2 경로(r2)로, 분리 소자(10)와 직류 단자 패드(D)를 접속한다. 저항(20)인 경우도 마찬가지이다.
또한, 예를 들면 스위치 회로 장치에서는, 저항(20)에 의해 제어 단자 패드와 MESFET(100)가 접속되는 경우가 있다. 이러한 경우에는, 제어 단자 패드와 저항(20)이나 MESFET(100)를 제1 경로(r1)로 접속하고, 제1 경로(r1)와는 상이한 제2 경로(r2)로, 분리 소자(10)와 직류 단자 패드(D)(제어 단자 패드)를 접속한다.
또한, 제1 경로(r1)와 제2 경로(r2)는 직류 단자 패드(D)로부터 상이한 경로로 연장해도 되고, 도중에서 분기하는 경로이어도 된다. 즉 제2 경로(r2)는, 어떠한 제1 경로(r1) 모두 완전하게 중첩하지 않는다. 여기서, 제2 경로(r2)는, 제1 소자 또는 제2 소자로부터의 고주파 신호의 누설 이외의 요인으로는 전위가 고주파 진동하지 않는 경로로 하지만, 이에 대해서는 후술한다.
MESEFT(100), 저항(20) 등 다른 구성 요소는 도 1a와 마찬가지이다. 또한 제1 소자 및 제2 소자 사이의 고주파 신호의 누설을 분리 소자(10)가 차단하는 기 능에 대해서도 도 1a와 마찬가지이다.
도 1c는, 분리 소자(10)가 제2 금속층(22)에 의해 구성되고, 질화막(60) 상에 배치되는 경우이다.
분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 이에 의해, 저항(20)-MESFET(100) 사이의 고주파 신호의 누설을 방지할 수 있다. 제1 소자 및 제2 소자 사이의 고주파 신호의 누설을 분리 소자(10)가 차단하는 기능에 대해서는 도 1a와 마찬가지이다.
단, 제1 소자 또는 제2 소자로부터 분리 영역(50)에 누설된 고주파 신호는 질화막(60)을 개재하여 분리 소자(10)에 흡수된다. 여기서는 분리 소자(10)는 고주파 GND 전위를 갖는 제2 금속층(22)이다. 직류 신호는 질화막(60)을 통과하지 않지만 고주파 신호는 질화막(60)을 통과한다. 이 경우에는 도면과 같이, 분리 소자(10) 하방의 기판(150) 표면에 분리 소자(10)로부터 비어져 나와 제3 전도 영역(13)을 배치하면 된다. 즉 제1 소자 또는 제2 소자로부터 공핍층이 분리 소자(10)를 향하여 신장한 경우, 제3 전도 영역(13)을 배치함으로써 분리 소자(10) 바로 아래까지 공핍층이 도달하는 것을 방지할 수 있다. 따라서, 제1 소자 또는 제2 소자와 분리 소자(10)의 사이의 아이솔레이션을 향상시킬 수 있다.
다른 구성 요소는, 도 1a, 도 1b와 마찬가지이다.
여기서, 제1 소자 및 제2 소자 중 적어도 어느 한 쪽에 고주파 신호가 전반하는, 근접한 제1 소자-제2 소자 사이에서, 고주파 신호가 누설되는 메카니즘에 대하여 설명한다.
첫째, 근접하는 제1 소자-제2 소자 사이는, 분리 영역(50)에 의해 분리된다. 그러나 분리 영역(50)은, 반절연성 기판의 일부, 또는 불순물을 포함하는 에피택셜층을 이온 주입에 의해 절연화한 절연화 영역이다. 따라서 분리 영역(50)의 거리가 짧은 경우에는 유전체로서 고주파 신호가 통과한다.
둘째, 분리 영역(50)에 금속층이 쇼트키 접합하는 경우에는, 쇼트키 접합으로부터 분리 영역(50)에 공핍층이 크게 퍼진다. 즉 공핍층이 분리 영역(50)을 넘어 근접한 소자에 도달함으로써도 고주파 신호가 누설된다.
셋째, 제1 소자 및 제2 소자 중 어느 하나가 절연막(예를 들면 질화막(60)) 상의 배선인 경우에도, 질화막(60)은 유전체로 되어 고주파 신호가 통과한다. 즉 분리 영역(50)에 의해 분리된 어떠한 소자끼리라도, 이들이 근접하고 있는 경우는 반드시 상호 고주파 신호가 누설된다.
넷째, 제1 소자 또는 제2 소자를 전반하는 고주파 신호에 의해 제1 소자-제2 소자 사이에서 직접적인 고주파의 전계가 발생한다. 즉, 분리 영역(50)을 개재하여 이 고주파의 전계에 의한 고주파 드리프트 전류가 흐르고, 이에 의해서도 고주파 신호가 누설되는 것으로 된다.
본 실시예에서는, 분리 소자(10)를 근접한 제1 소자-제2 소자 사이에 배치함으로써 제1 소자-제2 소자 사이의 고주파 신호의 누설을 방지할 수 있다. 이하 그 메카니즘에 대하여 설명한다.
분리 소자(10)는, 제2 전도 영역(12) 또는 제2 금속층(22)에 의해 구성되어 있다. 그리고 고주파 신호를 분리하는 5∼10㏀ 이상의 고저항 소자(HR)를 통하여 직류 전위가 인가되는 직류 단자 패드(D)에 접속한다. 직류 전위는, 고주파 GND 전위로서, 본 실시예에서는, 접지 전위, 전원 전위, 제어 신호의 전위 등이다.
즉 회로상, 분리 소자(10)는, 고주파 신호의 전달 경로와 접속되어 있지 않다. 또한 분리 소자(10)는, 제1 소자 또는 제2 소자로부터 누설되는 고주파 신호에 의해 전위적으로 약간 고주파 진동하는 경우가 있다. 그러나, 그 이외의 요인에서는 전위적으로 고주파 진동하지 않는다. 또한 5∼10K 이상의 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속되어 있기 때문에, 분리 소자(10)는 고주파 GND 전위이다. 따라서 분리 소자(10)를, 고주파 신호가 전반하는 근접한 제1 소자-제2 소자 사이에 배치함으로써, 평면 패턴으로서의 배치가, 제1 소자-고주파 GND 전위(분리 소자(10))-제2 소자로 된다.
전술한 바와 같이, 제1 소자-제2 소자 사이에는 전반하는 고주파 신호에 의해 직접적인 전계가 존재한다. 그러나, 이들 사이에 고주파 GND 전위의 분리 소자(10)를 배치함으로써, 제1 소자-제2 소자 사이의 직접적인 전계가 대폭 약해진다. 이 때문에, 제1 소자-제2 소자 사이에서 분리 영역(50)을 개재하여 고주파 전류가 흐르는 것을 저지할 수 있다. 따라서, 고주파 신호의 누설을 방지할 수 있다.
또한, 분리 소자(10)가, 제1 소자 또는 제2 소자로부터 누설되는 고주파 신호에 의해 전위적으로 약간 고주파 진동한 경우에도, 본 실시예에 따르면 고주파 특성을 열화시키지 않는다. 즉, 분리 소자(10)는 고주파 GND 전위이고, 플로팅 전위의 경우에 비하여 그 고주파 진동의 진폭은 매우 작다. 또한 그 경우, 분리 소 자(10)의 전위의 진동은, 분리 소자(10)가 접속하는 고저항 소자(HR)에 의해 충분히 감쇠하여 직류 단자 패드(D)에 도달하지 않는다. 즉, 분리 영역(50)의 전위의 고주파 진동은 직류 단자 패드(D)에 전달되지 않아 회로 장치의 고주파 특성을 열화시키지 않는다.
또한 도 1a와 같이, 분리 소자(10)가 제2 전도 영역(12)으로 구성되어 있는 경우에는, 분리 영역(50)에 누설된 고주파 신호를 고주파 GND 전위의 분리 소자(10)에 의해 직접 흡수할 수 있다.
도 1b는, 분리 소자(10)가 제2 금속층(22)에 의해 구성되고, 또한 제2 금속층(22)이 기판(150)과 쇼트키 접합 또는 오믹 접합한다. 이러한 경우에는, 분리 영역(50)에 누설된 고주파 신호를 고주파 GND 전위의 분리 소자(10)가, 쇼트키 접합 또는 오믹 접합을 통하여, 흡수할 수 있다.
도 1c에서는, 제2 금속층(22)과 기판(150)의 사이에 질화막(60)이 존재하고, 고주파 신호는 질화막(60)을 통과한다. 이러한 경우에도, 제1 소자 또는 제2 소자로부터 분리 영역(50)에 누설된 고주파 신호는 질화막(60)을 개재하여, 고주파 GND 전위를 갖는 분리 소자(10)(제2 금속층(22))에 흡수된다. 따라서, 이 작용에 의해서도 제1 소자-제2 소자 사이의 고주파 신호의 누설을 더욱 대폭적으로 방지할 수 있다. 메카니즘은 이상의 2종류로 이후의 실시예에서도 마찬가지이다.
도 2는, 제1 소자가 용량(30), 제2 소자가 MESFET(100)의 동작 영역(101)인 경우이다. 용량(30)은 기판(150) 상에 하부 전극(31)을 형성하고, 그 상층에 유전체로 되는 질화막(60)을 개재하여 상부 전극(32)을 배치한 구성이다. 예를 들면 하부 전극(31)은 배선 금속층(130)과 동일한 금속층에 의해 구성된다. MESFET(100)는 도 1의 경우와 마찬가지이고, 제1 경로(r1)에 의해 직류 전위가 직류 단자(DC)로부터 인가된다. 또한, 이후의 설명에서 이미 전술한 구성 요소는 동일 부호로 하고, 이들의 설명을 생략한다.
도 2a는, 분리 소자(10)가 제2 전도 영역(12)에 의해 구성되는 경우이다. 분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속하고, 제2 경로(r2)에 의해 직류 전위가 인가된다. 이에 따라 MESFET(100)와 용량(30) 사이의 고주파 신호의 누설을 방지한다. 직류 단자 패드(D)는 분리 소자(10)와 동일 기판(150) 상에 형성되고, 예를 들면 분리 소자(10)하고만 접속한다. 용량(30)의 하부 전극(31)은, 질화막(60)을 개구하여, 기판(150) 표면과 컨택트한다.
도 2b는, 분리 소자(10)가 제2 금속층(22)에 의해 구성되는 경우이다. 도면과 같이 분리 소자(10)가 접속하는 직류 단자 패드(D)와 MESFET(100)가 접속하는 직류 단자 패드는 동일한 전극 패드이어도 되지만, 이 경우 MESFET(100)는 제1 경로(r1)에 의해 직류 전위가 인가되고, 분리 소자(10)는 제2 경로(r2)에 의해 직류 전위가 인가된다. 또한, 이후의 도시를 생략하지만, 분리 소자(10)와 직류 단자 패드(D) 및 MESFET(트랜지스터)의 접속 관계는 상기에 기재한 것과 마찬가지로 한다. 즉 제1 소자 또는 제2 소자와 분리 소자(10)가 직류 단자 패드를 공용하는 경우, 제1 경로(r1)와 제2 경로(r2)는 직류 단자 패드(D)로부터 상이한 경로로 연장해도 되고, 도중에서 분기하는 경로이어도 된다. 즉 제2 경로(r2)는, 어느 제1 경로(r1)와도 완전하게 중첩하지 않는다.
분리 소자(10)가 배치되는 주변의 기판(150) 표면에는, 아이솔레이션 향상을 위해서 제3 전도 영역(13)이 배치된다. 여기서는, 제3 전도 영역(13)은 분리 소자(10)로부터 비어져 나와 분리 소자(10)의 하방의 주변에만 배치하는 경우를 나타낸다. 또한, 용량(30)의 하부 전극(31) 하방의 주변에도 제3 전도 영역(13)을 배치하면 된다. 제3 전도 영역(13)은, 분리 소자(10) 또는 하부 전극(31)과, 쇼트키 접합 또는 오믹 접합을 형성한다.
도 2c는, 분리 소자(10) 하방에, 질화막(60)을 개재하여 아이솔레이션 향상을 위한 제3 전도 영역(13)을 배치한 경우를 도시한다. 제3 전도 영역(13)은 분리 소자(10)의 하방의 주변만 배치한다. 분리 소자(10)는 제2 금속층(22)으로 구성되고, 제2 금속층(22)과 하방의 제3 전도 영역(13)과는 질화막(60)에 의해 직류적으로 절연된다. 또한, 용량(30)은 하부 전극(31)이 질화막(60) 상에 배치되고, 하부 전극(31) 하방에도 아이솔레이션 향상을 위해서 하부 전극(31)으로부터 비어져 나와 제3 전도 영역(13)을 배치한다. 이 경우 하부 전극(31)과 제3 전도 영역(13)은 질화막(60)에 의해 직류적으로 절연되어 있지만, 고주파적으로는 절연되어 있지 않다.
제3 전도 영역(13)은 고주파 신호의 누설을 방지하여 아이솔레이션을 향상시키기 위해서 배치한다. 본 실시예에 따르면 이 방법 외에 추가하여, 제1 소자-제2 소자 사이의 고주파 신호의 누설을 방지하여 아이솔레이션을 더욱 향상시킬 수 있다.
도 3은, 제1 소자가 전극 패드(133), 제2 소자가 MESFET(100)의 동작 영 역(101)인 경우를 도시한다. 전극 패드(133)는, MESFET(100)에 접속하는 제1 금속층(21)으로서, MESFET(100)의 배선 금속층(130)과 동일한 금속층에 의해 형성된다.
도 3a에서는, 분리 소자(10)를 제2 전도 영역(12)에 의해 구성한다. 분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 전극 패드(133)는, 예를 들면 기판(150) 표면에 직접 고착된다.
도 3b는, 분리 소자(10)를 제2 금속층(22)으로 구성한다. 제2 금속층(22)은 질화막(60)을 개구하여, 기판(150) 표면과 컨택트한다. 이와 같이, 분리 소자(10)는 비도핑의 기판(150)(분리 영역(50)) 상에 제3 전도 영역(13)을 형성하지 않고 배치되어도 된다. 전극 패드(133)는, 예를 들면 그 하방의 주변에 제3 전도 영역(13)이 배치된다.
도 3c는, 분리 소자(10)를 제2 금속층(22)으로 구성하고, 질화막(60) 상에 배치한다. 이 경우에도, 분리 소자(10) 하방에 제3 전도 영역(13)을 배치하지 않아도 된다. 전극 패드(133)는, 예를 들면 하방 전체면에 제3 전도 영역(13)이 배치된다. 또한, 도 3b, 도 3c에서, 분리 소자(10) 하방에 제3 전도 영역(13)을 배치하여도 된다.
도 3에서, 전극 패드(133)를 MESFET(100)에 접속하는 배선으로 바꾸어도 마찬가지이다.
도 4는, 제1 소자가 배선(134), 제2 소자가 MESFET(100)의 동작 영역(101)인 경우를 도시한다. 배선(134)은, MESFET(100)에 접속하는 제1 금속층(21)이고, MESFET(100)의 2층째의 소스 전극(131) 및 드레인 전극(132)을 구성하는 배선 금속 층(130)에 의해 형성된다. 또한, 배선(134)은 질화막(60) 상에 연장한다.
도 4a에서는, 분리 소자(10)를 제2 전도 영역(12)에 의해 구성한다. 분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 배선(134)의 하방에는, 예를 들면 질화막(60)을 개재하여 아이솔레이션 향상을 위해서 제3 전도 영역(13)을 배치한다. 배선(134)의 하방의 제3 전도 영역(13)은, 어느 직류 전위도 인가되지 않는 플로팅 전위이다. 고주파 신호가 전반하는 배선(134)이 배치되는 영역에서는, 질화막(60)이 용량 성분으로 되어, 고주파 신호가 질화막(60)을 통과하여 기판(150)에 도달한다. 그래서 플로팅 전위의 제3 전도 영역(13)을 배치함으로써, 이 영역에서의 고주파 신호의 누설을 방지할 수 있다.
도 4b는, 분리 소자(10)를 제2 금속층(22)으로 구성한다. 제2 금속층(22)은 질화막(60)을 개구하여, 기판(150) 표면과 컨택트한다. 제2 금속층(22)의 하방에는, 제2 금속층(22)과 이격하여 그 주변으로 되는 기판(150) 표면에 제3 전도 영역(13)이 배치된다. 제3 전도 영역(13)과 제2 금속층(22)의 이격 거리가 5㎛ 정도 이하이면, 이들은 직류적으로 접속한다. 즉 제2 금속층(22)과 제3 전도 영역(13) 중 적어도 일부가 컨택트하는 경우와 마찬가지로, 아이솔레이션을 향상시킬 수 있다. 배선(134)도 마찬가지로, 그 하방의 주변에 배선(134)으로부터 5㎛ 정도 이하의 거리로 이격하여 제3 전도 영역(13)이 배치된다.
도 4c는, 분리 소자(10)를 제2 금속층(22)으로 구성하고, 질화막(60) 상에 배치한다. 제2 금속층(22) 하방의 주변에는 직류적으로 절연된 제3 전도 영역(13)이, 제2 금속층(22)으로부터 5㎛ 정도 이하의 거리로 이격하여 배치된다. 배 선(134)은, 예를 들면 하방의 주변에, 배선(134)으로부터 5㎛ 정도 이하의 거리로 이격하여 제3 전도 영역(13)이 배치된다.
도 5는, 제1 소자가 게이트 배선(122), 제2 소자가 MESFET(100)의 동작 영역(101)인 경우를 도시한다. 게이트 배선(122)은, MESFET(100)에 접속하는 제1 금속층(21)이고, MESFET(100)의 게이트 전극(121)을 구성하는 게이트 금속층(120)에 의해 형성된다. 또한, 게이트 배선(122)은 기판(150) 표면과 쇼트키 접합을 형성한다.
도 5a에서는, 분리 소자(10)를 제2 전도 영역(12)에 의해 구성한다. 분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 게이트 배선(122)의 하방에는, 제3 전도 영역(13)을 배치한다.
도 5b는, 분리 소자(10)를 제2 금속층(22)으로 구성한다. 제2 금속층(22)은 질화막(60)을 개구하여, 기판(150) 표면과 컨택트한다. 제2 금속층(22)의 하방에는, 제2 금속층(22)과 전체면에서 컨택트하는 제3 전도 영역(13)이 배치된다. 게이트 배선(122)은, 예를 들면 그 하방의 전체면에 제3 전도 영역(13)이 배치된다.
도 5c는, 분리 소자(10)를 제2 금속층(22)으로 구성하고, 질화막(60) 상에 배치한다. 제2 금속층(22) 하방의 주변에는 제2 금속층(22)과 직류적으로 절연된 제3 전도 영역(13)이 배치된다. 게이트 배선(122)은, 예를 들면 하방의 주변에 제3 전도 영역(13)이 배치된다.
도 6은, 제1 소자가 저항(20), 제2 소자가 HEMT(200)의 동작 영역(101)인 경우를 도시한다. HEMT는 도면과 같이, 비도핑 GaAs 반절연 기판(150)에 복수의 반 도체층을 적층한 에피택셜 기판 상에 구성된다.
또한 제1 전도 영역(11) 및 제2 전도 영역(12)은, 에피택셜 기판을 분리 영역(50)에 의해 분리하여 형성한다.
도 6을 참조하여, HEMT(200)에 대하여 설명한다.
기판은, 예를 들면 반절연성 GaAs 기판(150) 상에 비도핑의 버퍼층(152)을 적층하고, 버퍼층(152) 상에, 전자 공급층으로 되는 n+형 AlGaAs층(153), 채널(전자 주행)층으로 되는 비도핑 InGaAs층(155), 전자 공급층으로 되는 n+형 AlGaAs층(153)을 적층한 것이다. 전자 공급층(153)과 채널층(155) 사이에는, 스페이서층(154)이 배치된다.
버퍼층(152)은, 불순물이 첨가되어 있지 않은 고저항층이고, 그 막 두께는, 수천Å 정도이다. 전자 공급층(153) 상에는, 장벽층(156)으로 되는 비도핑의 AlGaAs층을 적층하여, 소정의 내압과 핀치 오프 전압을 확보하고 있다. 캡층으로 되는 n+형 GaAs층(157)을 최상층에 더 적층하고 있다. 캡층(157)에는 고농도의 불순물이 첨가되어 있고, 그 불순물 농도는, 1∼5×1018cm-3 정도이다.
전자 공급층(153), 장벽층(156), 스페이서층(154)은, 채널층(155)보다 밴드 갭이 큰 재료가 사용된다. 또한 전자 공급층(153)에는, n형 불순물(예를 들면 Si)이 2∼4×1018cm- 3정도로 첨가되어 있다.
제1 전도 영역(11)으로 되는 HEMT(200)의 동작 영역(101)은, 버퍼층(152)에 도달하는 분리 영역(50)에 의해 분리함으로써 형성된다. 이 경우 분리 영역(50)은 절연화 영역이다. 절연화 영역(50)이란, 전기적으로 완전한 절연이 아니라, 에피택셜 기판에 불순물(B+)을 이온 주입함으로써 캐리어의 트랩 준위를 형성하여, 절연화한 영역이다. 즉, 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 불순물(B+) 주입에 의해 불활성화되어 있다. 즉, 본 실시예에서 HEMT의 에피택셜 기판에서 절연화 영역(50)이 배치되지 않은 영역은 모두 전도 영역으로 한다.
또한, 에피택셜 기판은 캡층(157)을 포함하고 있다. 캡층(157)의 불순물 농도는 1∼5×1018cm-3 정도로 고농도이기 때문에, 캡층(157)이 배치되어 있는 영역은 기능적으로는 고농도의 불순물을 포함한 전도 영역으로 된다.
동작 영역(101)에서는 도면과 같이, 고농도 불순물이 첨가된 캡층(157)을 소정의 패턴으로 제거함으로써, 소스 영역(157s) 및 드레인 영역(157d)을 형성한다. 소스 영역(157s) 및 드레인 영역(157d)에는 오믹 금속층으로 형성되는 소스 전극(111), 드레인 전극(112)이 접속하고, 그 상층에는 배선 금속층(130)에 의해 소스 전극(131), 드레인 전극(132)이 형성된다.
또한, 동작 영역(101)의 일부의 캡층(157)을 에칭에 의해 제거하여, 비도핑 AlGaAs층(156)을 노출시키고, 게이트 금속층(120)을 쇼트키 접속시켜 게이트 전극(121)을 형성한다.
이하, HEMT의 동작 영역(101)이란, 절연화 영역(50)에 의해 분리되고, HEMT(200)의 소스 전극(111, 131), 드레인 전극(112, 132) 및 게이트 전극(121)이 배치되는 영역의 반도체층을 말한다. 즉 전자 공급층(153), 채널(전자 주행)층(155), 스페이서층(154), 장벽층(156), 캡층(157) 등의 HEMT를 구성하는 에피택셜 기판을 전부 포함한 토탈로서의 영역을 동작 영역(101)으로 한다.
저항(20)도 제1 전도 영역(11)으로서 절연화 영역(50)에 의해 분리된다. 또한, 도 6에서는 분리 소자(10)가 제2 전도 영역(12)에 의해 구성되고, 제2 전도 영역(12)도 절연화 영역(50)에 의해 분리된다. 분리 소자(10)의 불순물 농도는, 대표적으로 캡층(157)의 불순물 농도로 하여, 1∼5×1018cm-3 정도이다. 여기서는 분리 소자(10) 상에 질화막(60)이 형성된다.
분리 소자(10)를 저항(20) 및 HEMT(200)의 사이에 배치하고, 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속함으로써, 저항(20)-HEMT(200) 사이의 고주파 신호의 누설을 방지한다. 여기서도, 분리 소자(10)(제2 전도 영역(12))는, 제1 전도 영역(11)의 단부로부터 각각 4㎛ 정도 이격하여 배치된다.
도 7은, 제1 소자가 용량(30)이고, 제2 소자가 HEMT(200)의 동작 영역(101)인 경우이다. 용량(30)과 HEMT(200)는 절연화 영역(50)에 의해 분리되고, 이들 사이에 분리 소자(10)를 배치한다. 분리 소자(10)는, 제2 금속층(22)에 의해 구성된다. 제2 금속층(22)은, 예를 들면 질화막(60)을 개구하여, 절연화 영역(50) 상에 배치된다.
용량(30)의 하부 전극(31)은, 예를 들면 HEMT(200)의 배선 금속층(130)과 동 일한 금속층에 의해 구성된다. 그리고, 용량(30)의 하부 전극(31)은, 절연화 영역(50)에 의해 분리된 제3 전도 영역(13)과 컨택트하여, 아이솔레이션의 향상을 도모하고 있다. 또한, 제3 전도 영역(13)을 배치하지 않은 경우에는, 용량(30)의 하방도 절연화 영역(50)이 배치된다.
도 8은, 제1 소자가 제1 금속층으로 구성된 전극 패드(133)인 경우이고, 제2 소자가 HEMT(200)의 동작 영역(101)인 경우를 나타낸다. 도 8a는 평면도이고, 도 8b는 도 8a의 a-a 선 단면도이다.
도 8a와 같이, HEMT(200)는 상측으로부터 신장되는 빗살 형상의 2개의 배선 금속층(130)이 소스 전극(131)으로서, 이 아래에 오믹 금속층(111)으로 형성되는 소스 전극(파선)이 있다. 또한 하측으로부터 신장되는 빗살 형상의 2개의 배선 금속층(Ti/Pt/Au)(130)이 드레인 전극(132)으로서, 이 아래에 오믹 금속층(AuGe/Ni/Au)(111)으로 형성되는 드레인 전극(파선)이 있다. 이 양 전극은 빗살을 맞물린 형상으로 배치되고, 그 사이에 게이트 금속층(예를 들면 Pt/Mo)(120)으로 형성되는 게이트 전극(121)이 3개의 빗살 형상으로 배치되어 있다.
동작 영역(101)은, 절연화 영역(50)에 의해 분리되어, 일점쇄선의 영역으로 형성된다.
도 8b와 같이, 제1 금속층(21)과 HEMT(200)는 절연화 영역(50)에 의해 분리되고, 이들 사이에 분리 소자(10)를 배치한다. 분리 소자(10)는, 예를 들면 HEMT(200)의 배선 금속층(130)과 동일한 금속층인 제2 금속층(22)에 의해 구성된다. 제2 금속층(22)은, 질화막(60)을 개구하여, 절연화 영역(50)에 의해 분리된 제3 전도 영역(13)과 컨택트한다. 제3 전도 영역(13)에 의해, 제2 금속층(22) 주변의 아이솔레이션 향상을 도모하고 있다. 제2 금속층과 제3 전도 영역(13) 사이의 접합은 쇼트키 접합이어도 되고, 오믹 접합이어도 된다.
또한, 여기서는 전극 패드(133)는 직류 단자 패드(D)이다. 이와 같이, 제1 소자는 직류 단자 패드(D)이어도 된다. 전극 패드(133)(제1 금속층(21))는, HEMT(200)의 배선 금속층(130)과 동일 금속층이고, 절연화 영역(50)에 의해 분리된 제3 전도 영역(13)과 컨택트한다. 또한, 제1 금속층(21)은 절연화 영역(50) 상에 배치되어도 된다.
도 8에서는, 제2 경로(r2)가, 제1 경로(r1)와 일부 중첩하고, 분기점(SP)에 의해 제1 경로(r1)로부터 분기한 경로인 경우를 도시한다. 즉, 제1 경로(r1)와 제2 경로(r2)는, 1개의 직류 단자 패드(D)에 접속하고, 직류 단자 패드(D)로부터 분기점(SP)까지 중첩한다. 제1 경로(r1)는 분기점(SP)으로부터 분기하여 HEMT(200)에 접속한다. 한편, 도 8a와 같이, 제2 경로(r2)는 분기점(SP)으로부터 분기하여 분리 소자(10)에 접속하는, 해칭으로 나타낸 경로이다. 또한, 제2 경로(r2)는, 완전하게 제1 경로(r1)와 중첩하지 않아, 따라서 제1 경로(r1)에 포함되지도 않는다.
단, 도 8에 도시한 바와 같이 제1 경로(r1)로부터 제2 경로(r2)를 분기시키는 경우, 분기점(SP)과 직류 단자 패드(D)의 사이에 고저항 소자(HR)를 접속한다. 그리고, 분기점(SP)으로부터 고주파 신호가 전반하는 트랜지스터에 이르는 제1 경로(r1)에도 높은 저항값(5㏀∼10㏀ 이상)을 갖는 다른 저항 소자(R)를 접속할 필요가 있다. 이하 이에 대하여 설명한다.
제2 소자(HEMT)가 오프일 때 제2 소자의 채널층(소스 영역 및 드레인 영역 사이의 동작 영역(101))에는 고주파 전류가 흐르지 않는다. 따라서, 제2 소자의 채널층 표면에 쇼트키 접합하고 있는 게이트 전극(121)의 전위도 고주파 진동하지 않는다. 즉, 제1 경로(r1)와 제2 경로(r2)의 전위는 어떤 부분도 고주파 진동하지 않고, 제1 경로(r1) 및 제2 경로(r2)는 전체에 걸쳐 전부 고주파 GND 전위이다. 그 결과, 제1 소자-제2 소자 사이에는 고주파 GND 전위가 배치된 것으로 되기 때문에, 고주파 신호의 누설은 발생하지 않는다.
한편, 제2 소자가 온인 경우, 제2 소자의 채널층에는 고주파 전류가 흐르고, 제2 소자의 채널층 표면에 쇼트키 접합하고 있는 게이트 전극(121)의 전위도 고주파 진동하고 있다. 따라서, 제1 경로(r1)의 게이트 전극(121) 근방의 전위는 게이트 전극(121)과 마찬가지로 고주파 진동하고 있다. 그러나 제1 경로(r1)에서, 분기점(SP)과 게이트 전극(121)의 사이에 10㏀ 이상의 저항값의 다른 저항 소자(R)가 접속하고 있다. 따라서 제2 소자의 게이트 전극(121) 근방에서 고주파 진동하고 있는 전위는, 저항 소자(R)에 의해 충분히 감쇠한다. 즉 제1 경로(r1)와 제2 경로(r2)의 분기점(SP)은, 직류 단자 패드(D)의 전위와 마찬가지로 고주파 GND 전위로 된다.
이 때문에, 제2 경로(r2)에서 전위가 고주파 진동하는 경우는 거의 없고, 분리 소자(10)의 전위도 고주파 GND 전위로 된다. 그 결과, 제1 소자-제2 소자 사이에 분리 소자(10)(고주파 GND 전위)를 배치함으로써 제1 소자-제2 소자 사이의 고주파 신호의 누설을 방지할 수 있다.
또한, 예를 들면 제2 소자로부터 매우 큰 진폭의 고주파 신호가 분리 소자(10)에 누설된 경우, 그 고주파 신호의 영향을 받아 분리 소자(10)의 전위 그 자체가 약간 고주파 진동하는 경우도 있다. 그러나 분리 소자(10)가 플로팅 전위인 경우에 비하여 그 고주파 진동의 진폭은 매우 작다. 또한 그 고주파 진동이 제1 소자에 전해졌다고 해도 그 레벨은 근소하다. 또한 그 경우, 분리 소자(10)의 전위의 진동은 고저항 소자(HR)에 의해 충분히 감쇠하여 직류 단자 패드(D)에 도달하지 않는다. 즉, 제2 경로(r2)는 분리 영역(50)의 전위의 고주파 진동을 직류 단자 패드(D)에 전하지 않아 회로 장치의 고주파 특성을 열화시키지 않는다.
이와 같이, 본 실시예에서 분리 소자(10)와 직류 단자 패드(D)를 접속하는 제2 경로(r2)는, 전위의 고주파 진동이 거의 발생하지 않는 경로이다. 또한, 상기한 바와 같이 제1 소자 또는 제2 소자로부터의 큰 진폭의 고주파 신호가 분리 소자(10)에 누설되어, 제1 소자-제2 소자 사이의 분리 영역(50)의 전위가 고주파 진동한 경우에도, 제2 경로(r2)에 의해 분리 영역(50)의 고주파 진동을 흡수할 수 있다. 즉, 제2 경로(r2)는, 분리 영역(50)의 전위의 고주파 진동을 흡수하여, 고주파 진동을 직류 단자 패드(D)에 전하지 않는 경로이다.
이 때문에, 분리 소자(10)를 트랜지스터(HEMT)와 공통의 직류 단자 패드와 접속하고, 제1 경로(r1)로부터 분기점(SP)에서 제2 경로(r2)를 분기시키는 경우에는, 분기점(SP)과 직류 단자 패드(D)의 사이에 고저항 소자(HR)를 배치한다. 그리고, 제1 경로(r1)에서는 분기점(SP)과 게이트 전극(121)(동작 영역(101))의 사이에 5∼10㏀ 이상의 저항값을 갖는 다른 저항 소자(R)를 접속한다. 이에 의해, 제2 경 로(r2)에서 전위가 고주파 진동하는 경우는 거의 없어, 분리 소자(10)의 전위도 고주파 GND 전위로 된다.
이상 HEMT를 예로 했지만 HEMT 대신에 FET라도 마찬가지이다. 또한 제1 소자가 제1 금속층(21)인 배선(134)이어도 된다.
도 9는, 제1 소자가 질화막(60) 상에 연장하는 배선(134)(제1 금속층(21))인 경우이고, 제2 소자가 HEMT(200)의 동작 영역(101)이다. 배선(134)과 HEMT(200)는 절연화 영역(50)에 의해 분리되고, 이들 사이에 분리 소자(10)가 배치된다. 여기서는 분리 소자(10)는 제2 금속층(22)에 의해 구성된다. 또한, 제2 금속층(22)의 하방에는 질화막(60)을 개재하여 아이솔레이션 향상을 위한 제3 전도 영역(13)이 배치된다. 제2 금속층(22)과 제3 전도 영역(13)은 직류적으로 절연되어 있다.
배선(134) 하방에도 질화막(60)을 개재하여 제3 전도 영역(13)이 배치되지만, 배선(134) 하방에 절연화 영역(50)이 배치되어도 된다.
도 10은, 제1 소자가, 제1 금속층(21)인 게이트 배선(122)의 경우이고, 제2 소자가 HEMT(200)의 동작 영역(101)이다. HEMT(200)와 게이트 배선(122)은 절연화 영역(50)에 의해 분리되고, 이들 사이에 분리 소자(10)가 배치된다. 분리 소자(10)는 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속한다. 여기서는 분리 소자(10)는 제2 전도 영역(12)에 의해 구성된다.
게이트 배선(122)은, HEMT(200)의 게이트 전극(121)과 동일한 게이트 금속층(120)이다. 게이트 전극(121)과 마찬가지로 캡층(157)을 에칭하여 노출된 장벽층(156) 상에 형성된다. 도 10에서는, 게이트 배선(122)의 주변에 캡층(157)이 잔 존하도록 절연화 영역(50)에 의해 분리된다. 이에 의해, 게이트 배선(122)의 주변에 제3 전도 영역(13)을 배치한 것으로 되어, 아이솔레이션을 향상시킬 수 있다. 게이트 배선(122) 하방은 절연화 영역(50)이 배치되어도 된다.
도 11은, 제1 소자가 저항(20), 제2 소자가 HBT(300)의 동작 영역(101)인 경우를 도시한다. HBT(300)는 도면과 같이, 헤테로 접합을 갖는 복수의 반도체층을 적층한 에피택셜 기판을, 원하는 패턴으로 에칭하여, 에미터층, 베이스층, 콜렉터층을 메사 구조로 형성한 바이폴러 트랜지스터이다.
HBT(300)와 동일 기판에 집적화되는 제1 소자 및 분리 소자(10)는, HBT(300) 중 어느 하나의 반도체층 상에 형성된다. 이들은 각각, 반도체층을 분리 영역(50)에 의해 분리하여 형성한다.
도 11을 참조하여, HBT(300)의 일례에 대하여 설명한다.
반절연성의 GaAs 반절연 기판(150) 상에 n+형의 GaAs층인 서브 콜렉터층(302)이 형성되고, 서브 콜렉터층(302) 상에 n형 InGaP층의 콜렉터층(303), p형 GaAs층의 베이스층(304), n형 InGaP층의 에미터층(305), n+형 GaAs층의 캡층(306)이 메사형으로 적층되어 구성되어 있다. 콜렉터층(303)은, 서브 콜렉터층(302)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1∼5×1017cm-3 정도로 불순물 농도로 도핑된다. 그 막 두께는 1000∼5000Å이다. 베이스층(304)은, 카본(C) 도핑에 의해 1∼50×1018cm-3 정도의 불순물 농도로 도핑되고, 막 두께는 수백∼2000Å이다. 에미터층(305)은, 베이스층(304)의 일부 영역 상에 형성되고, 실리콘 도핑에 의해 1∼10×1017cm-3 정도의 불순물 농도로 도핑된다. 그 막 두께는 1000∼5000Å이다. 에미터층(305)은, 상층 및 하층의 GaAs층과 격자 정합시킨다. 캡층(306)은, 에미터층(305) 상에 형성되고, 실리콘 도핑에 의해 3∼6×1018cm-3 정도의 불순물 농도로 도핑되고, 막 두께는 수천Å이다. 또한, 콜렉터층(303) 및 에미터층(305)은 InGaP층 대신에 AlGaAs층이어도 된다.
여기서는 일례로서, 에미터층(305)과 베이스층(304)에 의해, InGaP/GaAs 헤테로 접합을 형성하고 있는 데 추가하여, 콜렉터층(303)과 베이스층(304)으로도 InGaP/GaAs 헤테로 접합을 형성하고 있는 구조를 나타냈다. 이 구조는, 스위칭 소자에 이용하기에 적합한, 소위 에미터-콜렉터 대칭형의 구조이지만, HBT의 구조에 대해서는 이에 한하지 않는다. 예를 들면 콜렉터층(303)이 n-형 GaAs층 등이어도 된다.
서브 콜렉터층(302)의 표면에는, 콜렉터층(303)을 사이에 두는 위치에 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 콜렉터 전극(307)이 배치된다. 베이스층(304)의 표면에는, 에미터층(305)을 둘러싼 패턴으로, 오믹 금속층(Pt/Ti/Pt/Au)으로 이루어지는 베이스 전극(308)이 배치된다. 캡층(306)의 상부에는 오믹 금속층(AuGe/Ni/Au)으로 이루어지는 1층째의 에미터 전극(309)이 배치된다. 콜렉터 전극(307) 및 에미터 전극(309) 상에는, 배선 금속층(Ti/Pt/Au)에 의해, 각각 2층째의 콜렉터 전극(310), 에미터 전극(311)이 형성된다.
제1 전도 영역(11)으로 되는 HBT(300)의 동작 영역(101)은, 반절연 기판(150)에 도달하는 분리 영역(50)에 의해 분리함으로써 형성된다. 이 경우 분리 영역(50)은 절연화 영역이다. 절연화 영역(50)이란, 전기적으로 완전한 절연이 아니라, 에피택셜 기판에 불순물(B+)을 이온 주입함으로써 캐리어의 트랩 준위를 형성하여, 절연화한 영역이다. 즉, 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 불순물(B+) 주입에 의해 불활성화되어 있다. 즉, 본 실시예에서 HBT의 에피택셜 기판에서 절연화 영역(50)이 배치되지 않은 영역은 모두 전도 영역으로 한다.
또한, 에피택셜 기판은 웨이퍼 전체면에 걸쳐 서브 콜렉터층(302)을 포함하고 있다. 서브 콜렉터층(302)의 불순물 농도는 1∼5×1018cm-3 정도로 고농도이기 때문에, 서브 콜렉터층(302)이 배치되어 있는 영역은 기능적으로는 고농도의 불순물을 포함한 전도 영역으로 된다.
이하, HBT의 동작 영역(101)이란, 절연화 영역(50)에 의해 분리되어, HBT(300)의 콜렉터 전극(307, 310), 베이스 전극(308) 및 에미터 전극(309, 311)이 배치되는 영역의 반도체층을 말한다. 즉 서브 콜렉터층(302), 콜렉터층(303), 베이스층(304), 에미터층(305), 캡층(306) 등의 HBT를 구성하는 에피택셜 기판을 전부 포함한 토탈로서의 영역을 동작 영역(101)으로 한다.
저항(20)은, 제1 전도 영역(11)으로서 서브 콜렉터층(302)을 절연화 영역(50)에 의해 분리함으로써 형성된다. 또한, 도 11에서는 분리 소자(10)가 제2 전도 영역(12)에 의해 구성되고, 제2 전도 영역(12)도 서브 콜렉터층(302)에 분리 영역(50)을 형성하여 분리된다. 분리 소자(10)의 불순물 농도는, 1∼5×1018cm-3 정도이다. 여기서는 분리 소자(10) 상에 질화막(60)이 형성된다. 분리 소자(10)를 저항(20) 및 HBT(300)의 사이에 배치하고, 고저항 소자(HR)를 통하여 직류 단자 패드(D)에 접속함으로써, 저항(20)-HBT(300) 사이의 고주파 신호의 누설을 방지한다. 여기서도, 분리 소자(10)(제2 전도 영역(12))는, 제1 전도 영역(11)의 단부로부터 각각 4㎛ 정도 이격하여 배치된다.
도 12는, 제1 소자가 용량(30), 제2 소자가 HBT(300)의 동작 영역(101)인 경우이다. 용량(30)과 HBT(300)는 절연화 영역(50)에 의해 분리되고, 이들의 사이에 분리 소자(10)를 배치한다. 분리 소자(10)는, 제2 금속층(22)에 의해 구성된다. 제2 금속층(22)은, 예를 들면 질화막(60)을 개구하여, 절연화 영역(50) 상에 배치된다.
용량(30)의 하부 전극(31)은, 예를 들면 HBT(300)의 배선 금속층과 동일한 금속층에 의해 구성된다. 그리고, 용량(30)의 하부 전극(31)은, 절연화 영역(50)으로 서브 콜렉터층(302)을 분리한 제3 전도 영역(13)과 컨택트하여, 아이솔레이션의 향상을 도모하고 있다. 또한, 제3 전도 영역(13)을 배치하지 않는 경우에는, 용량(30)의 하방도 절연화 영역(50)이 배치된다.
도 13은, 제1 소자가 제1 금속층(21)인 전극 패드(133) 또는 배선(134)이고, 제2 소자가 HBT(300)의 동작 영역(101)인 경우이다. 제1 금속층(21)과 HBT(300)는 절연화 영역(50)에 의해 분리되고, 이들의 사이에 분리 소자(10)를 배치한다. 분리 소자(10)는, 예를 들면 HBT(300)의 배선 금속층과 동일한 금속층인 제2 금속층(22)에 의해 구성된다. 제2 금속층(22)은, HBT(300)의 예를 들면 질화막(60)을 개구하여, 절연화 영역(50)에 의해 분리된 제3 전도 영역(13)과 컨택트한다. 제3 전도 영역(13)에 의해, 제2 금속층(22) 주변의 아이솔레이션 향상을 도모하고 있다. 제2 금속층과, 제3 전도 영역(13)은 쇼트키 접합이어도 되고, 오믹 접합이어도 된다.
제1 금속층(21)(전극 패드(133) 또는 배선(134))은, HBT(300)의 배선 금속층과 동일 금속층으로서, 절연화 영역(50)에 의해 분리된 제3 전도 영역(13)과 컨택트한다. 또한, 제1 금속층(21)은 절연화 영역(50) 상에 배치되어도 된다.
도 14는, 제1 소자가 질화막(60) 상에 연장하는 제1 금속층(21)(배선(134))으로서, 제1 소자가 HBT(300)의 동작 영역(101)인 경우이다. 배선(134)과 HBT(300)는 절연화 영역(50)에 의해 분리되고, 이들의 사이에 분리 소자(10)가 배치된다. 여기서는 분리 소자(10)는 제2 금속층(22)에 의해 구성된다. 또한, 제2 금속층(22)의 하방에는 질화막(60)을 개재하여 아이솔레이션 향상을 위한 제3 전도 영역(13)이 배치된다. 제2 금속층(22)과 제3 전도 영역(13)은 직류적으로 절연되어 있다.
배선(134) 하방에도 질화막(60)을 개재하여 제3 전도 영역(13)이 배치되지만, 배선(134) 하방에 절연화 영역(50)이 배치되어도 된다.
이상, 도면을 참조하여 설명했지만, 제1 소자 및 제2 소자의 조합은 도시한 것에 한하지 않는다. 또한 분리 소자(10)의 구성과, 제1 소자 및 제2 소자의 조합도 도시한 것에 한하지 않는다.
도 15는, 제1 소자 및 제2 소자의 종류와, 분리 소자(10)의 구성을 나타내는 표이다. 도 15a가 제1 소자 및 제2 소자의 종류를 나타내고, 도 15b가 분리 소자(10)의 구성을 나타낸다. 본 실시예에서는, 제1 소자, 제2 소자 및 분리 소자(10)는 이 표에 나타내는 모든 조합이 가능하다.
또한, 분리 소자(10)가 제2 금속층(22)인 경우이면서, 이들의 하방에 제3 전도 영역(13)을 배치한 경우에는, 분리 소자(10)와 제3 전도 영역(13)이 직접 고착되어 쇼트키 접합 또는 오믹 접합을 형성해도 되고, 절연막을 개재하여 직류적으로 분리되어 있어도 된다. 또한, 제3 전도 영역(13)을 분리 소자(10) 하방의 기판 표면에 분리 소자(10)로부터 5㎛ 정도 이격하여 그 주위에 배치하고, 분리 소자(10)와 직류적으로 접속해도 된다.
또한, 제1 및 제2 소자와 분리 소자(10)에서, 하방에 제3 전도 영역(13)을 형성한 경우에는, 제3 전도 영역(13)의 패턴의 조합은 도 1 내지 도 14에 도시한 것에 한하지 않는다. 즉, 제3 전도 영역(13)을 소자의 주변에만 형성하는 패턴과, 소자의 하방 전체면에 형성하는 패턴은, 소자마다 적절하게 선택하여 조합 가능하다.
도 16 및 도 17을 참조하여, 스위치 회로 장치를 구성하는 소자 사이에 분리 소자(10)를 배치한 예를 도시한다.
도 16은, 스위치 회로 장치를 도시한 평면도이다. 스위치 회로 장치는, 예 를 들면 FET를 복수단 접속한 2개의 스위칭 소자로 이루어지는 하이 파워 SPDT이다.
GaAs 기판에 스위칭을 행하는 2개의 FET군(제1 FET군(F1), 제2 FET군(F2))을 배치한다. 제1 FET군(F1)은 예를 들면 FET1-1, FET1-2, FET1-3의 3개의 FET를 직렬로 접속한 것이다. 제2 FET군(F2)은, FET2-1, FET2-2, FET2-3을 직렬로 접속한 것이다. 또한 공통 입력 단자(IN), 출력 단자(OUT1, OUT2)에 접속하는 전극 패드(I, O1, O2)와, 제어 단자(Ctl1 및 Ctl2)에 각각 접속하는 2개의 전극 패드(C1 및 C2)가 기판의 주변에 형성되어 있다.
각 FET군을 구성하는 6개의 게이트 전극(121)에는 각각, 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2)이 접속되어 있다. 제1 컨트롤 저항(CR1)에는 고주파 신호의 누설을 방지하기 위해서, 각 FET의 게이트 전극(121)으로부터 제1 제어 단자 패드(C1)에 이르는 경로 상에, 고저항 소자(HR)와, 다른 고저항 소자(R1, R2)가 접속한다.
또한, 제2 컨트롤 저항(CR2)에도 마찬가지로, 각 FET의 게이트 전극(121)으로부터 제2 제어 단자 패드(C2)에 이르는 경로 상에, 고저항 소자(HR)와, 다른 고저항 소자(R1, R2)가 접속한다.
각 FET의 게이트 전극(121)은 게이트 금속층(예를 들면 Pt/Mo)(120)에 의해 구성되고, 각 소자를 접속하는 배선(134) 및 전극 패드(133)가 배선 금속층(Ti/Pt/Au)(130)에 의해 구성된다. 또한 각 FET의 2층째의 소스 전극(131), 드레인 전극(132)도 배선 금속층(130)에 의해 구성된다. 기판에 오믹에 접촉하는 오 믹 금속층(AuGe/Ni/Au)은 각 FET의 1층째의 소스 전극, 드레인 전극 등을 형성하는 것으로, 도 16에서는, 배선 금속층(130)과 중첩되기 때문에 도시되어 있지 않다.
제1 FET군(F1) 및 제2 FET군(F2)은 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이기 때문에, 이하 제1 FET군(F1)에 대하여 설명한다. 또한, 스위치 회로 장치에서 소스 전극과 드레인 전극은 등가이기 때문에, 어느 한 쪽을 이용하여 설명한다.
FET1-1은 상측으로부터 신장되는 빗살 형상의 3개의 배선 금속층(130)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(131)으로, 그 아래에 오믹 금속층에 의해 형성되는 소스 전극이 있다. 또한 하측으로부터 신장되는 빗살 형상의 3개의 배선 금속층(130)이 FET1-1의 드레인 전극(132)으로, 그 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(120)으로 형성되는 게이트 전극(121)이 5개의 빗살 형상으로 배치되어 있다.
동작 영역(101)은, 예를 들면 GaAs 반절연 기판에 이온 주입에 의해 일점쇄선의 영역에 형성된다. 혹은, GaAs 반절연 기판에 복수의 반도체층을 적층하고, 절연화층(50)에 의해 분리함으로써 일점쇄선의 영역에 형성된다.
FET1-2에서는, 상측으로부터 연장되는 3개의 소스 전극(131)은, FET1-1의 드레인 전극(132)과 접속하고 있다. 여기서, 이 전극은 고주파 신호의 통과점에 불과하고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 형성되어 있지 않는다. 또한, 하측으로부터 연장되는 3개의 드레인 전극(132)은, FET1-3의 소스 전 극(131)에 접속하고 있다. 이 전극도 마찬가지로 고주파 신호의 통과점에 불과하고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 형성되어 있지 않다. 이 양 전극의 밑에 오믹 금속층이 있다. 이들은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(120)으로 형성되는 게이트 전극(121)이 5개의 빗살 형상으로 배치되어 있다. FET를 다단으로 직렬로 접속한 스위치 회로 장치는 FET 1단의 스위치 회로 장치에 비하여, FET군이 OFF일 때에 더 큰 전압 진폭에 견딜 수 있기 때문에 고출력 스위치 회로 장치로 된다. 이 때 FET를 직렬로 접속할 때에 접속부로 되는 FET의 소스 전극 또는 드레인 전극은 일반적으로는 외부에 도출할 필요가 없기 때문에 패드를 형성할 필요는 없다.
FET1-3은 상측으로부터 신장되는 빗살 형상의 3개의 배선 금속층(130)이 소스 전극(131)으로, 그 아래에 오믹 금속층으로 형성되는 소스 전극이 있다. 또한 하측으로부터 신장되는 빗살 형상의 3개의 배선 금속층(130)이, 출력 단자 패드(O1)에 접속하는 드레인 전극(132)으로, 그 아래에 오믹 금속층으로 형성하는 드레인 전극이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(120)에 의해 형성되는 게이트 전극(121)이 5개의 빗살 형상으로 배치되어 있다.
이 경우, 제1 소자가 제1 FET군(F1)의 동작 영역(101)이고, 제2 소자가 제2 FET군(F2)의 동작 영역(101)이다. 제1 및 제2 소자는 분리 영역(50)에 의해 분리되어 있지만 이들의 패턴은 근접하고 있다.
패턴 상 상호 근접하고 있는, 제1 소자-제2 소자 사이의 고주파 신호의 누설 을 확실하게 방지하는 위해서, 고주파 GND 전위의 분리 소자(10)를 제1 소자-제2 소자 사이에 배치하고 있다. 분리 소자(10)에는 10㏀ 이상의 고저항 소자(HR)를 통하여, 예를 들면 제2 제어 단자 패드(C2)를 접속함으로써 고주파 GND 전위를 부여하고 있다.
도 17은, 도 16의 b-b선 단면도를 도시한다. 도 17a가 MESFET의 경우이고, 도 17b가 HEMT의 경우이다. MESFET 및 HEMT는 이들이 집적화되는 기판의 구조가 상이하지만 평면 패턴은 도 16과 같이 마찬가지로 된다.
도 17a와 같이, GaAs 기판에, 제1 소자 및 제2 소자로 되는 2개의 FET(FET1-1, FET1-2)의 동작 영역(101)이 배치된다. 이들은 GaAs 반절연 기판(150)의 일부에 의해 분리된다. 제1 소자 및 제2 소자의 MESFET(100)는, 도 1과 마찬가지이다.
2개의 소자의 사이에는 분리 소자(10)가 배치된다. 분리 소자(10)는 여기서는 고농도의 n형 불순물의 이온 주입에 의해 형성된 제2 전도 영역(12)이다. 분리 소자(10)에 접속하는 고저항 소자(HR)는, 동작 영역(101)을 형성하는 이온 주입 공정에 의해 형성하고 있다.
도 17b는, 제1 소자 및 제2 소자가 HEMT(200)의 동작 영역(101)인 경우이다. HEMT(200)는, 예를 들면 도 6과 마찬가지이다. 분리 소자(10)는, 여기서는 제2 전도 영역(12)으로, 제1 소자 및 제2 소자 사이에 절연화 영역(50)에 의해 분리함으로써 형성된다. 분리 소자(10)에 접속하는 고저항 소자(HR)는, 캡층(157)의 n+형 GaAs층을 에칭함으로써 형성된다.
다시 도 16을 참조하여, 분리 소자(10)는 고저항 소자(HR)를 통하여, 예를 들면 제2 제어 단자 패드(C2)에 접속한다. 제2 제어 단자 패드(C2)는, 제2 컨트롤 저항(CR2)을 통하여 제2 FET군(F2)의 각 FET의 게이트 전극(121)에 접속하여, 각 FET에 직류 전위를 인가한다.
즉, 분리 소자(10)의 직류 단자 패드는 제2 제어 단자 패드(C2)로서, 제2 소자인 MESFET(100)에 제어 신호를 인가하는 전극 패드이다. 본 실시예에서는, 이와 같이 분리 소자(10)가 MESFET(100)와 직류 단자 패드를 공용하는 경우, MESFET(100)의 접속 경로와는 상이한 경로로, 분리 소자(10)와 직류 단자 패드를 접속한다.
제2 소자의 동작 영역(101)과 직류 단자 패드인 제2 제어 단자 패드(C2)는, 제1 경로(r1)에 의해 접속된다. 즉, 제1 경로(r1)는 제2 제어 단자 패드(C2)로부터 고저항 소자(HR), 분기점(SP), 제2 컨트롤 저항(CR2)을 통과하여, FET2-1, FET2-2, FET2-3의 각 게이트 전극(121)(동작 영역(101))에 이르는 접속 경로이다.
한편, 분리 소자(10)는, 분기점(SP)에 의해 제1 경로(r1)로부터 분기한 제2 경로(r2)에 의해 제2 제어 단자 패드(C2)와 접속한다. 즉, 제2 경로(r2)는, 해칭으로 나타내는 바와 같이 제2 제어 단자 패드(C2)로부터 고저항 소자(HR), 분기점(SP)을 통과하여 분리 소자(10)에 이르는 접속 경로이다.
이미 전술한 바와 같이 본 실시예에서, 제1 경로(r1)와 제2 경로(r2)는, 1개의 직류 단자 패드로부터 각각 연장하는 경로이어도 되고, 제2 경로(r2)는, 제1 경로(r1)로부터 분기한 경로이어도 된다. 즉 제2 경로(r2)는, 완전하게 제1 경 로(r1)와 중첩하지 않고, 따라서 제1 경로(r1)에 포함되지도 않는다.
단, 도 16과 같이 제1 경로(r1)로부터 제2 경로(r2)를 분기시키는 경우, 분기점(SP)과 직류 단자 패드의 사이에 고저항 소자(HR)를 접속한다. 또한, 분기점(SP)으로부터 트랜지스터에 이르는 제1 경로(r1)에도 높은 저항값(5㏀∼10㏀ 이상)을 갖는 다른 저항 소자(R1, R2)를 접속할 필요가 있다. 이하, 이에 대하여 설명한다.
제2 소자(제2 FET군(F2))가 오프일 때 제2 소자의 채널층(소스 영역 및 드레인 영역 사이의 동작 영역(101))에는 고주파 전류가 흐르지 않는다. 따라서, 제2 소자의 채널층 표면에 쇼트키 접합하고 있는 게이트 전극(121)의 전위도 고주파 진동하고 있지 않다. 즉, 제1 경로(r1)와 제2 경로(r2)의 전위는 어떤 부분도 고주파 진동하지 않고, 제1 경로(r1) 및 제2 경로(r2)는 전체에 걸쳐 모두 고주파 GND 전위이다. 그 결과, 제1 소자-제2 소자 사이에는 고주파 GND 전위가 배치된 것으로 되기 때문에, 고주파 신호의 누설은 발생하지 않는다.
한편, 제2 소자가 온인 경우, 제2 소자의 채널층에는 고주파 전류가 흘러, 제2 소자의 채널층 표면에 쇼트키 접합하고 있는 게이트 전극(121)의 전위도 고주파 진동하고 있다. 따라서, 제1 경로(r1)의 게이트 전극(121) 근방의 전위는 게이트 전극(121)과 마찬가지로 고주파 진동하고 있다. 그러나 제1 경로(r1)에서, 분기점(SP)과 게이트 전극(121)의 사이에 10㏀ 이상의 저항값의 다른 저항 소자(R1, R2)가 접속하고 있다. 따라서 제2 소자의 게이트 전극(121) 근방에서 고주파 진동하고 있는 전위는, 저항 소자(R1, R2)에 의해 충분히 감쇠한다. 즉 제1 경로(r1) 와 제2 경로(r2)의 분기점(SP)은, 제2 제어 단자 패드(C2)의 전위와 마찬가지로 고주파 GND 전위로 된다.
이 때문에, 제2 경로(r2)에서 전위가 고주파 진동하는 경우는 거의 없고, 분리 소자(10)의 전위도 고주파 GND 전위로 된다. 그 결과, 제1 소자-제2 소자 사이에 분리 소자(10)(고주파 GND 전위)를 배치함으로써 제1 소자-제2 소자 사이의 고주파 신호의 누설을 방지할 수 있다.
또한, 예를 들면 제1 소자로부터 매우 큰 진폭의 고주파 신호가 분리 소자(10)에 누설된 경우, 그 고주파 신호의 영향을 받아 분리 소자(10)의 전위 그 자체가 약간 고주파 진동하는 경우도 있다. 그러나 분리 소자(10)가 플로팅 전위인 경우에 비하여 그 고주파 진동의 진폭은 매우 작다. 또한 그 고주파 진동이 제2 소자에 전해졌다고 해도 그 레벨은 근소하다. 또한 이 경우, 분리 소자(10)의 전위의 진동은 고저항 소자(HR)에 의해 충분히 감쇠하여 직류 단자 패드(D)에 도달하지 않는다. 즉, 제2 경로(r2)는 분리 영역(50)의 전위의 고주파 진동을 직류 단자 패드(D)에 전하지 않아 회로 장치의 고주파 특성을 열화시키지 않는다.
이와 같이, 본 실시예에서 분리 소자(10)와 직류 단자 패드(D)를 접속하는 제2 경로(r2)는, 전위의 고주파 진동이 거의 발생하지 않는 경로이다. 또한, 상기한 바와 같이 제1 소자 또는 제2 소자로부터의 큰 진폭의 고주파 신호가 분리 소자(10)에 누설되고, 제1 소자-제2 소자 사이의 분리 영역(50)의 전위가 고주파 진동한 경우라도, 제2 경로(r2)에 의해 분리 영역(50)의 고주파 진동을 흡수할 수 있다. 즉, 제2 경로(r2)는, 분리 영역(50)의 전위의 고주파 진동을 흡수하여, 고주 파 진동을 직류 단자 패드(D)에 전하지 않는 경로이다.
이 때문에, 분리 소자(10)를 트랜지스터(FET)와 공통의 직류 단자 패드(제2 제어 단자 패드(C2))와 접속하고, 제1 경로(r1)로부터 분기점(SP)에서 제2 경로(r2)를 분기시키는 경우에는, 분기점(SP)과 직류 단자 패드(D)의 사이에 고저항 소자(HR)를 배치한다. 그리고, 제1 경로(r1)에서는 분기점(SP)과 게이트 전극(121)(동작 영역(101))의 사이에 5∼10㏀ 이상의 저항값을 갖는 다른 저항 소자(R1, R2)를 접속한다. 이에 의해, 제2 경로(r2)에서 전위가 고주파 진동하는 경우는 거의 없고, 분리 소자(10)의 전위도 고주파 GND 전위로 된다.
또한, 분기가 아니라, 직류 단자 패드(D)로부터 제1 경로(r1), 제2 경로(r2)를 각각 연장하여도 된다. 이 경우, 제2 경로(r2)는 제1 경로(r1)의 고주파 진동의 영향을 받지 않기 때문에, 제2 경로(r2) 상에 고저항 소자(HR)가 배치되어 있으면, 다른 패턴 상의 제약은 없다.
또한, 제1 제어 단자 패드(C1)에도 분기점(SP)을 형성하고 2개의 제어 단자 패드(C1, C2)와 1개의 분리 소자(10)를 접속해도 된다.
이상, 다단의 SPDT 스위치 MMIC를 예로 설명했지만, 스위치 회로 장치의 구성은 상기한 예에 한하지 않고, SP3T, SP4T, DP4T, DP7T와 같이 입력 포트 및 출력 포트가 상이한 스위치 회로 장치이어도 되고, 또한 로직 회로를 구비하여도 되고, 구비하지 않아도 된다. 또한 오프측 출력 단자에, 고주파 신호의 누설을 방지하는 션트 FET를 접속해도 된다.
본 발명에 따르면 다음과 같은 효과가 얻어진다.
분리 소자에 의해, 근접하여 배치된 2개의 제1 소자, 제2 소자 사이에 누설되는 고주파 신호를 방지할 수 있다. 분리 소자는, 직류 전위가 인가되는 직류 단자 패드에 고저항 소자를 통하여 접속한다. 고저항 소자의 저항값은 5∼10㏀ 이상이고, 직류 단자 패드는 고주파 신호로서 GND 전위이다. 즉, 분리 소자는, 플로팅 전위가 아니라, 직류 전위(고주파 신호로서 GND 전위)이다.
즉, 제1 소자 및 제2 소자 중 적어도 한 쪽으로부터 고주파 신호가 누설되어 분리 소자에 도달한 경우라도, 누설된 신호에 의해 분리 소자의 전위가 변동하기 어렵다. 또한 고주파 신호가 누설되어도 고주파 신호로서의 GND 전위에까지 누설되지 않는다.
따라서 예를 들면 스위치 MMIC의 경우, 인서션 로스의 증대를 초래하지 않는다. 또한, 종래의 구조에 비하여 더 효과적으로 제1 소자 및 제2 소자 사이의 아이솔레이션 향상을 도모할 수 있다.

Claims (22)

  1. 화합물 반도체 기판에, 트랜지스터와 직류 단자 패드를 포함하는 복수의 소자를 집적화한 화합물 반도체 장치로서,
    상기 트랜지스터에 직류 전위를 인가하는 직류 단자와,
    적어도 어느 한 쪽을 고주파 신호가 전반하여 분리 영역을 개재하여 상호 근접하는 제1 소자 및 제2 소자와,
    상기 제1 소자 및 상기 제2 소자 사이의 상기 기판에 형성된 분리 소자와,
    상기 분리 소자에 접속하는 고저항 소자와,
    상기 트랜지스터와 상기 직류 단자를 접속하는 제1 경로와,
    상기 분리 소자와 상기 직류 단자 패드를 접속하여 상기 분리 소자에 직류 전위를 인가하는 제2 경로를 구비하고,
    상기 제1 소자 및 상기 제2 소자 사이의 상기 고주파 신호의 누설을 상기 분리 소자에 의해 차단하는 것을 특징으로 하는 화합물 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 소자 및 상기 제2 소자 중 적어도 한 쪽은 제1 전도 영역인 것을 특징으로 하는 화합물 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 소자 및 상기 제2 소자 중 적어도 한 쪽은, 상기 트랜지스터에 접속하는 제1 금속층인 것을 특징으로 하는 화합물 반도체 장치.
  4. 제2항에 있어서,
    상기 제1 전도 영역은, 상기 트랜지스터의 동작 영역 또는 저항인 것을 특징으로 하는 화합물 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 금속층은, 배선 또는 전극 패드인 것을 특징으로 하는 화합물 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 소자 및 상기 제2 소자 중 적어도 한 쪽은, 용량인 것을 특징으로 하는 화합물 반도체 장치.
  7. 제1항에 있어서,
    상기 분리 소자는, 제2 전도 영역 또는 제2 금속층 중 어느 하나인 것을 특징으로 하는 화합물 반도체 장치.
  8. 제7항에 있어서,
    상기 제2 금속층의 하방에는 제3 전도 영역이 배치되는 것을 특징으로 하는 화합물 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 금속층과 상기 제3 전도 영역의 사이에 절연막이 배치되는 것을 특징으로 하는 화합물 반도체 장치.
  10. 제8항에 있어서,
    상기 제2 금속층과 상기 제3 전도 영역은 쇼트키 접합 또는 오믹 접합을 형성하는 것을 특징으로 하는 화합물 반도체 장치.
  11. 제1항에 있어서,
    상기 직류 단자 패드는 상기 트랜지스터에 접속하는 것을 특징으로 하는 화합물 반도체 장치.
  12. 제1항에 있어서,
    상기 트랜지스터는, FET, HEMT, HBT 중 어느 하나인 것을 특징으로 하는 화합물 반도체 장치.
  13. 제1항에 있어서,
    상기 분리 영역은, 반절연 기판의 일부, 또는 이온 주입에 의해 절연화한 절연화 영역인 것을 특징으로 하는 화합물 반도체 장치.
  14. 제1항에 있어서,
    상기 복수의 소자에 의해 스위치 회로를 구성하는 것을 특징으로 하는 화합물 반도체 장치.
  15. 제1항에 있어서,
    상기 제2 경로에 의해, 분리 영역의 전위의 고주파 진동이 흡수되는 것을 특징으로 하는 화합물 반도체 장치.
  16. 제1항에 있어서,
    상기 제2 경로의 적어도 일부는 상기 제1 경로와 중첩하지 않는 것을 특징으로 하는 화합물 반도체 장치.
  17. 제1항에 있어서,
    상기 직류 단자는, 상기 직류 단자 패드에 접속하는 것을 특징으로 하는 화합물 반도체 장치.
  18. 제17항에 있어서,
    상기 제2 경로는 일부가 상기 제1 경로와 중첩하여 분기점에서 상기 제1 경로로부터 분기하여 연장하고, 상기 분기점과 상기 직류 단자 패드의 사이에 상기 고저항 소자를 접속하고, 상기 분기점으로부터 분기하는 상기 제1 경로 상에 다른 고저항 소자를 접속하는 것을 특징으로 하는 화합물 반도체 장치.
  19. 화합물 반도체 기판에 형성되고, 적어도 어느 한 쪽을 고주파 신호가 전반하여 분리 영역을 개재하여 상호 근접하는 제1 스위칭 소자 및 제2 스위칭 소자와,
    상기 제1 및 제2 스위칭 소자에 각각 직류 전위를 인가하는 직류 단자 패드와,
    상기 제1 및 제2 스위칭 소자와 상기 직류 단자 패드를 각각 접속하는 제1 경로와,
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이의 상기 기판에 형성된 분리 소자와,
    상기 분리 소자에 접속하는 고저항 소자와,
    상기 직류 단자 패드와 상기 분리 소자를 접속하는 제2 경로
    를 구비하고,
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이의 상기 고주파 신호의 누설을 상기 분리 소자에 의해 차단하는 것을 특징으로 하는 화합물 반도체 장치.
  20. 제19항에 있어서,
    상기 제2 경로에 의해, 분리 영역의 전위의 고주파 진동이 흡수되는 것을 특징으로 하는 화합물 반도체 장치.
  21. 제19항에 있어서,
    상기 제2 경로의 적어도 일부는 상기 제1 경로와 중첩하지 않는 것을 특징으로 하는 화합물 반도체 장치.
  22. 제19항에 있어서,
    상기 제2 경로는 일부가 상기 제1 경로와 중첩하여 분기점에서 상기 제1 경로로부터 분기하여 연장하고, 상기 분기점과 상기 직류 단자 패드의 사이에 상기 고저항 소자를 접속하고, 상기 분기점으로부터 분기하는 상기 제1 경로 상에 다른 고저항 소자를 접속하는 것을 특징으로 하는 화합물 반도체 장치.
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