KR20060071879A - 화합물 반도체 스위치 회로 장치 - Google Patents

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Abstract

스위치 MMIC에서, 정전 파괴 전압을 향상시키기 위해, 컨트롤 저항을 공통 입력 단자 패드 및 출력 단자 패드에 근접하여 배치하고, 패드의 주변 불순물 영역을 이용하여 보호 소자를 접속하는 경우가 있다. 그러나, 저항값이 낮은 컨트롤 저항과 보호 소자의 기생 용량에 의해 고주파 신호의 패스가 발생하여, 아이솔레이션이 열화하는 문제가 있었다. 스위칭 소자와 바로 옆의 보호 소자 사이, 및 인접하는 보호 소자 사이의 컨트롤 저항에, 고저항체를 접속한다. 고주파 신호의 패스를 차단하여, 보호 소자를 접속하여 기생 용량이 존재해도, 고주파 신호의 누설을 방지할 수 있다. 따라서 정전 파괴 전압을 향상하고, 또한 아이솔레이션의 열화를 억제할 수 있다.
아이솔레이션, 기생 용량, 시트 저항, 쇼트키 정합

Description

화합물 반도체 스위치 회로 장치{COMPOUND SEMICONDUCTOR SWITCH CIRCUIT DEVICE}
도 1은 본 발명을 설명하기 위한 회로도.
도 2는 본 발명을 설명하기 위한 (A)평면도, (B)단면도.
도 3은 본 발명을 설명하기 위한 (A)개념도, (B)등가 회로도, (C)단면도.
도 4는 본 발명을 설명하기 위한 단면도.
도 5는 본 발명을 설명하기 위한 회로 개요도.
도 6은 본 발명을 설명하기 위한 단면도.
도 7은 본 발명을 설명하기 위한 단면도.
도 8은 본 발명을 설명하기 위한 단면도.
도 9는 본 발명을 설명하기 위한 단면도.
도 10은 본 발명을 설명하기 위한 회로도.
도 11은 본 발명을 설명하기 위한 평면도.
도 12는 본 발명을 설명하기 위한 (A)단면 개요도, (B)회로 개요도, (C)회로 개요도.
도 13은 본 발명을 설명하기 위한 회로도.
도 14는 본 발명을 설명하기 위한 (A)평면도, (B)단면도.
도 15는 종래 기술을 설명하기 위한 평면도.
도 16은 종래 기술을 설명하기 위한 회로도.
도 17은 종래 기술을 설명하기 위한 (A)단면 개요도, (B)등가 회로도, (C)회로 개요도.
<도면의 주요부분에 대한 부호의 설명>
10 : 오믹 금속층
11 : 기판
12 : 채널층
13 : 제1 소스 전극
15 : 제2 소스 전극
14 : 제1 드레인 전극
16 : 제2 드레인 전극
17 : 게이트 전극
18 : 소스 영역
19 : 드레인 영역
20 : 게이트 금속층
30 : 패드 금속층
31 : GaAs 기판
32 : 버퍼층
33 : 전자 공급층
34 : 스페이서층
35 : 채널층
36 : 장벽층
37 : 캡층
40 : InGaP층
50 : 절연화층
60 : 질화막
100 : 동작 영역
101 : 리세스부
102 : 컨택트부
120 : 게이트 배선
130 : 패드 배선
150 : 주변 불순물 영역
200, 200a, 200b : 보호 소자
201 : 제1 전도 영역
202 : 제2 전도 영역
203 : 절연 영역
312 : 채널층
315 : 소스 전극
316 : 드레인 전극
317 : 게이트 전극
330 : 패드
350 : 주변 불순물 영역
HR11, HR12, HR21, HR22, HR31, HR32 : 고저항체
LR1, LR2, LR3 : 저저항체
IN : 공통 입력 단자
Ctl1 : 제1 제어 단자
Ctl2 : 제2 제어 단자
Ctl3 : 제3 제어 단자
OUT1 : 제1 출력 단자
OUT2 : 제2 출력 단자
OUT3 : 제3 출력 단자
I : 공통 입력 단자 패드
C1 : 제1 제어 단자 패드
C2 : 제2 제어 단자 패드
C3 : 제3 제어 단자 패드
O1 : 제1 출력 단자 패드
O2 : 제2 출력 단자 패드
O3 : 제3 출력 단자 패드
CR1 : 제1 컨트롤 저항
CR2 : 제2 컨트롤 저항
CR3 : 제3 컨트롤 저항
F1 : 제1 스위칭 소자
F2 : 제2 스위칭 소자
F3 : 제3 스위칭 소자
CP : 접속점
[특허 문헌1] 특개2004-103786호 공보
본 발명은, 화합물 반도체 스위치 회로 장치에 관한 것으로, 특히 아이솔레이션을 증대한 화합물 반도체 스위치 회로 장치에 관한 것이다.
휴대 전화 등의 이동체용 통신기기에서는, GHz대의 마이크로파를 사용하고 있는 경우가 많고, 안테나의 절환 회로나 송수신의 절환 회로 등에, 이들의 고주파 신호를 절환하기 위한 스위치 소자가 이용되는 경우가 많다. 그 소자로서는, 고주파를 취급하기 때문에 갈륨·비소(GaAs)를 이용한 전계 효과 트랜지스터(이하 FET라는)를 사용하는 경우가 많고, 이것에 수반하여 상기 스위치 회로 자체를 집적화한 모노리식 마이크로파 집적회로(MMIC)의 개발이 진행되고 있다.
또한, 도 15와 같이, 화합물 반도체 장치에서 정전 파괴 전압을 대폭 향상하 기 위해, 피보호 소자의 2 단자 사이에 n+/i/n+ 구조의 보호 소자(200)를 접속한 기술도 알려져 있다.
도면은, GaAs FET를 이용한 SPDT(Single Pole Double Throw)라고 하는 화합물 반도체 스위치 회로 장치이다.
제1 FET인 FET1와 제2 FET인 FET2의 소스(또는 드레인)가 공통 입력 단자(IN)에 접속되고, 각 FET1, FET2의 게이트가 컨트롤 저항(R1, R2)을 통하여 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)에 접속되고, 그리고 각 FET의 드레인(또는 소스)이 제1 출력 단자(OUT1), 제2 출력 단자(OUT2)에 접속된 것이다. 제1과 제2 제어 단자(Ctl1, Ctl2)에 인가되는 제어 신호는 상보 신호이며, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다.
공통 입력 단자(IN), 제1 및 제2 출력 단자(OUT1, OUT2), 제1 및 제2 제어 단자(Ctl1, Ctl2)로 되는 패드(I, O1, O2, C1, C2)는, 기판의 주변에서 FET1 및 FET2의 주위에 마련되어 있다.
FET1의 소스 전극(315) 및 드레인 전극(316)은 빗살을 맞물리게 한 상태로 배치되고, 소스 전극(315) 및 드레인 전극(316) 사이에 게이트 전극(317)이 배치된다.
각 패드(330) 주변에는, 아이솔레이션 향상을 위해 주변 불순물 영역(350)이 마련된다. 그리고 불순물 영역인 컨트롤 저항(R1 및 R2)을 공통 입력 단자 패드(I), 제1 및 제2 출력 단자 패드(O1, O2)에 근접하여 배치한다. 이것에 의해 n+/i/n+ 구조의 보호 소자(200)를 입력 단자(IN)-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이, 제1 출력 단자(OUT1)(제2 출력 단자(OUT2))-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이에 접속하여, 정전기를 방전하는 것이다(예를 들면 특허 문헌1 참조.).
도 16에는 도 15의 회로도를 도시하고, 도 17에는 도 15의 스위치 MMIC의 동작시의 개요도를 도시한다.
도 15와 같이, 제1 제어 단자 패드(C1)와 FET1, 및 제2 제어 단자 패드(C2)와 FET2를 각각 접속하는 컨트롤 저항(R1, R2)은 칩 상에서 연장되고, 입력 단자 패드(I), 제1 출력 단자 패드(O1), 제2 출력 단자 패드(O2)에 근접하여 배치된다.
공통 입력 단자(IN)-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이에 인가되는 정전기 에너지는, 이들 단자로 되는 패드의 바로 옆에서 방전하는 것이 효과적이다. 따라서, 보호 소자(200)는 패드의 근방에 접속하는 것이 바람직하다.
각 패드의 주변에는 아이솔레이션 향상을 위해 주변 불순물 영역(350)이 배치되어 있다. 또한, 제1 및 제2 제어 단자 패드(C1, C2)와 FET1, FET2의 각 게이트 전극은 불순물의 이온 주입 영역인 접속 수단에 의해 각각 접속된다. 이 접속 수단은, 불순물 영역에 의해 구성되고, 소정의 저항값을 갖는 저항(컨트롤 저항) (R1(R2))이며, 고주파 신호가 게이트 전극으로부터 고주파적으로 GND 전위인 제어 단자에 누설되는 것을 방지하고 있다.
그래서, 컨트롤 저항(R1(R2))을 공통 입력 단자 패드(I)를 따라 4μm의 이격 거리로 근접하여 배치한다. 컨트롤 저항(R1(R2))은, 2KΩ의 저항(R11(R21))과, 4KΩ의 저항(R12(R22)) 등에 의해 구성된다. 이것에 의해, 컨트롤 저항(R1(R2)) 및 주변 불순물 영역(350)과, 그 사이의 절연 영역(GaAs 기판)으로 구성되는 보호 소자(200b)가 공통 입력 단자(IN)-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이에 접속된 것으로 된다. 이것에 의해, 상기의 패턴은, 정전 파괴 전압을 대폭 향상시킬 수 있다.
또한, 컨트롤 저항(R1(R2))을 제1 출력 단자 패드(O1)(제2 출력 단자 패드(O2)도 마찬가지임)를 따라, 4μm의 이격 거리로 근접하여 배치한다.
이것에 의해, 컨트롤 저항(R1(R2)) 및 주변 불순물 영역(350)과, 그 사이의 절연 영역(GaAs 기판)으로 구성되는 보호 소자(200a)가 제1 출력 단자(OUT1)(제2 출력 단자(OUT2))-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이에 접속된 것으로 된다. 이것에 의해, 상기의 패턴은, 정전 파괴 전압의 최저치를 대폭 향상시킬 수 있다.
그러나, 공통 입력 단자 패드(I) 및 제1 출력 단자 패드(O1)(제2 출력 단자 패드(O2))에 근접하여 컨트롤 저항(R1(R2))을 배치하면, 아이솔레이션이 악화하는 문제가 있었다.
도 17은, 스위치 MMIC의 동작시의 개요를 도시하는 도면이다. 스위치 MMIC는 도 15와 마찬가지이지만, 도 17의 (A) 및 도 17의 (B)는 보호 소자(200)를 접속하지 않은 상태, 즉 컨트롤 저항(R1)을 각 패드에 근접시키지 않고 배치한 경우의 도면이고, 도 17의 (C)가 도 15와 같이 보호 소자(200)를 접속한 경우의 도면이다. 또한 FET1과 FET2는 대칭으로 배치되어 있고 구성은 마찬가지기 때문에, 이하 FET1 측에 대해 설명한다.
도 17의 (A)는, 공통 입력 단자(IN)-제1 출력 단자(OUT1) 사이, 즉 FET1 측이 오프 상태인 경우의 FET1의 단면 개요도이다. 또한, 도 17의 (A)는 도 15의 p-p선 단면도에 해당하지만, 동작의 상태를 설명하는 개요도이기 때문에, 도 15의 FET의 구조와는 완전하게는 일치하지 않는다.
도 15에 도시하는 FET의 영역의 기판 표면에는 불순물의 주입 영역인 채널층(312)이 마련된다. 채널층(312) 표면에는 예를 들면 공통 입력 단자(IN) 측으로 되는 소스 전극(315)과, 제1 출력 단자(OUT1) 측으로 되는 드레인 전극(316)이 배치되고, 그 사이에 게이트 전극(317)이 마련되어 채널층(312)의 일부와 쇼트키 접합을 형성한다.
그리고, FET1의 오프시에는 게이트 전극(317) 하방의 채널층(312)에 도면과 같이 공핍층(500)이 넓어져서, 채널층(312)의 바닥부에 도달하여 핀치 오프한다. 이것에 의해, 채널층(312)은 차단된다. 즉 보호 소자(200)가 접속되어 있지 않은 경우에는, FET1 이외에, 공통 입력 단자(IN) 측으로 되는 소스 전극(315)으로부터 입력된 고주파 아날로그 신호가 제1 출력 단자(OUT1) 측으로 되는 드레인 전극(316)으로 전파하는 경로는 없다.
스위치 MMIC에서는 오프 상태의 FET(여기서는 FET1)의 각 단자 사이에서의 신호의 누설을 방지할 필요가 있다. 이를 위해서는 도 17의 (A)과 같이 공핍층(500)에 의해 충분히 채널층(312)을 차단하여, 아이솔레이션을 향상시키는 것이 바 람직하다.
도 17의 (B)는 도 17의 (A)의 등가 회로도이다. 공핍층(500)은 용량 성분으로 이루어지며, 오프 상태의 FET1은 게이트 단자(G)-소스 단자(S) 사이 및 게이트 단자(G)-드레인 단자(D) 사이의 용량이 직렬 접속된 상태이다. 그리고, 2개의 용량의 합성 용량에 의해서, 아이솔레이션의 값이 결정된다.
도 17의 (C)는, 도 15의 칩의 패턴도에서의 컨트롤 저항(R1)의 개념도이다.
도 15의 칩의 패턴도에서는 컨트롤 저항(R1)이 공통 입력 단자 패드(I), 제1 출력 단자 패드(O1)의 근방을 통과함으로써 각각 보호 소자(200b), 보호 소자(2OOa)가 형성된다.
그리고 보호 소자(200a)-FET1의 게이트 단자(G) 사이에 2KΩ의 저항(R11)이 접속되고, 보호 소자(200a)-보호 소자(200b) 사이에, 4KΩ의 저항(R12)이 접속한 것으로 된다. 즉, 모두 5KΩ 이하의 저항값으로 된다.
이것에 의해 제1 출력 단자 패드(O1) 측의 보호 소자(200a)와 게이트 단자(G)(게이트 전극(317)) 사이에 상당하는 2KΩ의 저항(R11)과, 보호 소자(200a)의 기생 용량에 의해, FET1의 드레인 단자(D)-게이트 단자(G) 사이에 고주파 신호의 패스(p1)가 발생한다. 이 패스(p1)에서 고주파 신호가 누설되기 때문에, 아이솔레이션이 열화하는 문제가 있다.
또한, 제1 출력 단자 패드(O1) 측의 보호 소자(200a)와 공통 입력 단자 패드(I) 측의 보호 소자(200b) 사이에 상당하는 R12의 저항값도 4KΩ이며, 5KΩ 이하로 된다. 따라서 FET1의 드레인 단자(D)-소스 단자(S) 사이(제1 출력 단자 패드(O1)- 공통 입력 단자 패드(I)) 사이에서, 4KΩ의 저항(R12)과 보호 소자(200a, 200b)의 기생 용량에 의해, 고주파 신호의 패스(p2)가 발생한다. 이 패스(p2)에서 고주파 신호가 누설되기 때문에, 더욱 아이솔레이션이 열화하는 문제가 있다.
본 발명은 상기한 여러 가지의 사정을 감안하여 이루어진 것으로, 첫째, 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단자를 갖는 화합물 반도체 스위칭 회로 장치로서, 상기 스위칭 소자와, 상기 각 제어 단자와 그 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수의 접속 수단과, 상기 각 단자로 되는 복수의 패드와, 1개의 상기 접속 수단과, 상기 공통 입력 단자 사이 또는 상기 출력 단자 사이에 접속되고, 제1 전도 영역 및 제2 전도 영역 사이에 절연 영역을 배치한 보호 소자를 화합물 반도체 기판에 집적화하고, 1개의 상기 접속 수단은, 상기 보호 소자의 접속점과 상기 스위칭 소자 사이에 고저항체가 직렬로 접속됨으로써 해결하는 것이다.
둘째, 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단자를 갖는 화합물 반도체 스위칭 회로 장치로서, 상기 스위칭 소자와, 상기 각 제어 단자와 그 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수 의 접속 수단과, 상기 각 단자로 되는 복수의 패드와, 1개의 상기 접속 수단과 상기 공통 입력 단자 사이, 및 상기 1개의 접속 수단과 상기 출력 단자 사이에 각각 접속되고, 제1 전도 영역 및 제2 전도 영역 사이에 절연 영역을 배치한 보호 소자를 화합물 반도체 기판에 집적화하고, 1개의 상기 접속 수단은, 상기 스위칭 소자와, 그 스위칭 소자의 바로 옆의 상기 보호 소자의 접속점 사이에 고저항체가 직렬로 접속됨으로써 해결하는 것이다.
도 1로부터 도 14를 참조하여, 본 발명의 실시 형태를 상세하게 설명한다.
먼저, 도 1로부터 도 5를 참조하여, 본 발명의 제1 실시 형태로서 2개의 스위칭 소자에 의해 SPDT 스위치 회로 장치를 구성한 경우를 예로 설명한다.
도 1은, 화합물 반도체 스위치 회로 장치를 도시하는 회로도이다. 2개의 스위칭 소자인 FET(FET1, FET2)의 소스 전극(혹은 드레인 전극)이 공통 입력 단자(IN)에 접속되고, FET1 및 FET2의 게이트 전극이 각각 제1 접속 수단 및 제2 접속 수단을 통하여, 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)에 접속된다.
그리고 FET1 및 FET2의 드레인 전극(혹은 소스 전극)이 제1과 제2 출력 단자(OUT1, OUT2)에 접속된 것이다. 제1과 제2 제어 단자(Ctl1, Ctl2)에 인가되는 제어 신호는 상보 신호이며, H 레벨의 신호가 인가된 측의 FET가 ON하여, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 제1 접속 수단 및 제2 접속 수단은, 각각 불순물 영역에 의해 형성된 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2)이다. 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2)은, 교류 접지로 되는 제어 단자(Ctl1, Ctl2)의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출하는 것을 방지할 목적으로 배치되어 있다.
또한, FET에서 소스 전극 및 드레인 전극은 등가이며, 이하 어느 한쪽을 이용하여 설명하지만, 이들을 교체해도 마찬가지이다.
도 2는, 도 1에 도시하는 화합물 반도체 스위치 회로 장치를 집적화한 화합물 반도체 칩의 일례를 도시하고 있다. 도 2의 (A)는 평면도이며, 도 2의 (B)는 동작 영역의 a-a선 단면도이다.
도 2의 (A)와 같이 GaAs 기판에 스위치를 행하는 2개의 FET(FET1, FET2)를 배치한다. 또한, 공통 입력 단자(IN), 제1 출력 단자(OUT1), 제2 출력 단자(OUT2), 제1 제어 단자(Ctl1), 제2 제어 단자(Ctl2)로 되는 각 패드(I, O1, O2, C1, C2)가 기판의 주변에 마련되어 있다.
점선으로 표시한 제2층째의 금속층은 각 FET의 게이트 전극 형성시에 동시에 형성되는 게이트 금속층(예를 들면 Pt/Mo)(20)이다. 실선으로 표시한 제3층째의 금속층은 각 소자의 접속 및 패드의 형성을 행하는 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층은, 기판에 오믹으로 접속하는 오믹 금속층(AuGe/Ni/Au)이며, 각 FET의 소스 전극, 드레인 전극 등을 형성하지만, 도 2의 (A)에서는, 패드 금속층(30)과 중첩되기 때문에 도시되어 있지 않다.
FET1은 일점쇄선으로 둘러싸인 동작 영역(100)에 형성된다. 또한, FET1 측의 제1 제어 단자 패드(C1), 제1 컨트롤 저항(CR1), 제1 출력 단자 패드(O1)와 FET2 측의 제2 제어 단자 패드(C2), 제2 컨트롤 저항(CR2), 제2 출력 단자 패드 (O2)는 칩의 중심에 대하여 대칭으로 배치되어 있다. 따라서, 이하 FET1 측에 대해 설명하지만 FET2 측도 마찬가지이다.
동작 영역(100)은, GaAs 기판(11)에 n형 불순물을 이온 주입한 일점쇄선으로 둘러싸인 직사각형의 영역이며, 동작 영역(100) 내에는 고농도의 n형 불순물 영역으로 이루어진 소스 영역(18) 및 드레인 영역(19)이 선택적으로 형성되어 있다(도 2의 (B) 참조).
FET1은, 하측으로부터 신장하는 빗살 모양의 패드 금속층(30)이 제1 출력 단자 패드(O1)에 접속되는 드레인 전극(16)이며, 이 아래에 오믹 금속층으로 형성되는 드레인 전극이 있다. 또한 상측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(15)이며, 이 아래에 오믹 금속층으로 형성되는 소스 전극이 있다.
이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어, 동작 영역(100)의 일부와 쇼트키 접합을 형성하고 있다. 또한, 상측으로부터 신장하는 한가운데의 빗살 무늬의 소스 전극(15)은 FET1과 FET2에서 공용하여, 칩의 소형화에 기여하고 있다.
FET1의 게이트 전극(17)은, 동작 영역(100) 밖에서 게이트 금속층(20)으로 이루어지는 게이트 배선(120)에 의해서 각 빗살이 하나로 묶어진다. 그리고 제1 컨트롤 저항(CR1)을 통하여 제1 제어 단자 패드(C1)와 접속한다.
각 FET의 소스 전극 및 드레인 전극은, 오믹 금속층(10) 및 패드 금속층(30) 의 2층의 전극 구조이다. 2층째의 제2 소스 전극(15) 및 제2 드레인 전극(16)은, 패드 금속층(30)에 의해 형성된다. 제2 소스 전극(15) 및 제2 드레인 전극(16)은, 동작 영역(100) 밖에서 패드 금속층(30)으로 이루어지는 패드 배선(130)에 의해 각빗살이 하나로 묶어진다.
GaAs 기판(11)에는 n형의 채널층(12)을 마련하고, 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 고농도의 n형의 불순물 영역이 마련된다. 채널층(12)에는 게이트 전극(17)이 쇼트키 접합한다. 또한 소스 영역(18) 및 드레인 영역(19)에는, 오믹 금속층(10)으로 형성되는 소스 전극(13) 및 드레인 전극(14)이 마련된다. 또한 전술한 바와 같이 패드 금속층(30)으로 형성되는 소스 전극(15) 및 드레인 전극(16)이 마련되고, 각 소자의 배선 등을 행하고 있다(도 2의 (B)).
각 패드 주변 및 게이트 배선(120)의 주변에는, 아이솔레이션 향상을 위해, 고농도의 불순물 영역인 주변 불순물 영역(150)이 배치된다. 주변 불순물 영역(150)은, 각 패드와 직류 전류가 흐르는 상태로 접속하고(이하, 직류적으로 접속이라 함), 패드 아래의 전체면(또는 패드 주변)에, 패드보다 비어져 나와 마련된다. 또한 주변 불순물 영역(150)은 패드로부터 5μm 이하의 거리로 이격하여 그 주변에 마련되고, 반절연 기판을 통하여 직류적으로 접속해도 된다. 또한, 마찬가지로 게이트 배선(120)에도 주변 불순물 영역(150)이 직류적으로 접속된다.
제1 컨트롤 저항(CR1)은 제1 전도 영역인 저저항체(LR1)에 의해 구성되고, 그 일부에 직렬로, 제3 전도 영역인 고저항체(HR11, HR12)가 접속된다. 즉 고저항체(HR11, HR12)는 제1 컨트롤 저항(CR1)의 일부를 구성한다. 마찬가지로, 제2 컨 트롤 저항(CR2)은 제1 전도 영역인 저저항체(LR2)에 의해 구성되고 그 일부에 직렬로, 제3 전도 영역인 고저항체(HR21, HR22)가 접속된다. 즉, 고저항체(HR21, HR22)는 제2 컨트롤 저항(CR2)의 일부를 구성한다. 또한, 고저항체(HR11, HR12, HR21, HR22)에 대해서는, 후술한다.
여기서는, 저저항체(LR1)는 이온 주입 영역이며, 동작 영역(100)의 소스 영역(18) 및 드레인 영역(19)과 같은 정도의 고농도(피크 농도: 1∼1.5×1018cm-3)의 불순물 영역이다. 100Ω/□ 정도의 낮은 시트 저항이며, 3∼5KΩ 정도의 저항값을 갖는다. 이온 주입 영역은 깊이에 따라 불순물 농도가 변화하기 때문에, 이온 주입 영역의 불순물 농도는 피크 농도로 대표한다. 저저항체(LR2)도 마찬가지의 구조이다. 또한, 저저항체(LR1(LR2))는 비연속이어도 되고, 제1 컨트롤 저항(CR1)(제2 컨트롤 저항(CR2))의 일부가 금속 배선이어도 된다.
그리고, 보호 소자(200)가 공통 입력 단자 패드(I) 및 제1 출력 단자 패드(OUT1)의 근방에 접속된다.
여기서 보호 소자(200)에 대해 설명한다. 도 3은 보호 소자(200)를 도시하는 도면이다. 도 3의 (A)는 개념도, 도 3의 (B)는 회로 개요도, 도 3의 (C)는 도 2의 (A)의 b-b선 단면도이다.
도 3의 (A)와 같이, 보호 소자(200)는, 제1 전도 영역(201)과, 제2 전도 영역(202) 사이에 절연 영역(203)을 배치한 것이다. 제1 전도 영역(201), 제2 전도 영역(202)은 예를 들면 고농도의 n형 불순물 영역이다.
제1 전도 영역(이하 제1 n+형 영역)(201) 및 제2 전도 영역(이하 제2 n+형 영역)(202)은, 정전 에너지를 통과시킬 수 있는 거리, 예를 들면 4μm 정도 이격하여 마련되고, 그 불순물 농도는, 함께 1×1017cm-3 이상이다. 또한, 제1 n+형 영역(201) 및 제2 n+형 영역(202)의 사이에는 절연 영역(203)이 접촉하여 배치된다. 여기서, 절연 영역(203)이란, 전기적으로 완전한 절연이 아니라, 반절연성 기판의 일부, 또는 기판에 불순물을 이온 주입하여 절연화한 영역이다. 또한, 절연 영역(203)의 불순물 농도는, 1×1014cm-3 이하 정도, 저항률은 1×106Ωcm 이상이 바람직하다.
도 3의 (B)는, 도 2의 (A)에서 FET1의 부분을 내부 등가 회로로 치환한 도면이다. 스위치 MMIC를 구성하는 FET에서, 정전 파괴 전압을 생각할 때는 게이트 쇼트키 접합은 역바이어스 상태이다. 즉, 그때의 등가 회로는 게이트 전극-소스 전극 사이 및 게이트 전극-드레인 전극 사이에, 쇼트키 배리어 다이오드(115)가 접속된 회로로 된다.
FET에서, 가장 정전 파괴 전압이 낮은 것은 게이트 전극과 동작 영역(100)의 쇼트키 접합 부분이다. 즉, 게이트 단자(G)-드레인 단자(D) 사이, 또는 게이트 단자(G)-소스 단자(S) 사이에 인가된 정전 에너지가, 게이트 쇼트키 접합에 도달했을 때, 도달한 정전 에너지가 게이트 전극과 소스 전극 사이, 또는 게이트 전극과 드레인 전극 사이의 정전 파괴 전압을 상회하는 경우, 게이트 쇼트키 접합이 파괴에 이른다.
여기서, 공통 입력 단자(IN)-제1 제어 단자(Ctl1) 사이가 FET1의 소스 전극-게이트 전극 사이에 대응하고, 제1 출력 단자(OUT1)-제1 제어 단자(Ctl1) 사이가 FET1의 드레인-게이트 전극 사이에 대응한다. 또한, FET2 측도 마찬가지이므로 설명은 생략한다.
즉, 공통 입력 단자(IN)-제1 제어 단자(Ctl1) 사이에 인가된 정전 에너지가, FET1의 소스 전극(15)-게이트 전극(17) 사이에 도달하기 전에, 그 도달 과정에서 정전 에너지를 감쇠시키면 된다. 또한, 제1 출력 단자(OUT1)-제1 제어 단자(Ctl1) 사이에 인가된 정전 에너지가, FET1의 드레인 전극(16)-게이트 전극(17) 사이에 도달하기 전에, 그 도달 과정에서 정전 에너지를 감쇠시키면 된다.
그래서 그 사이에 보호 소자(200)를 접속한다. 이것에 의해 쇼트키 배리어 다이오드(115)에 인가되는 정전 에너지를 보호 소자(200)에 의해 방전할 수 있어, 정전 파괴를 방지할 수 있다.
도 3의 (C)는 도 2의 (A)의 b-b선 단면도이다. 또한, 이하에서 설명은 생략하지만 제2 컨트롤 저항(CR2) 측도 마찬가지이다.
제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)는 동작 영역(100)의 소스 영역(18) 및 드레인 영역(19)과 마찬가지로 고농도의 예를 들면 n형 불순물 영역(n+형 영역)이다. 또한, 각 패드의 주변 및 패드에 접속하는 배선의 주변에는, 제4 전도 영역인 주변 불순물 영역(150)이 배치되어 있다. 주변 불순물 영역(150)은 각 패드 및 배선으로부터 고주파 신호가 누설되지 않도록, 아이솔레이션 대책으로서 마련되는, 고농도의 n형 불순물 영역(n+형 영역)이다.
주변 불순물 영역(150)은, 각 패드와 직류적으로 접속하고, 패드 아래의 전체면(또는 패드 아래 주변)에 패드보다 비어져 나와 마련된다. 또한 패드로부터 5μm 이하 정도 이격하여 패드의 주변에 마련되어도 된다.
각 패드의 패드 금속층(30)은 도면과 같이 GaAs 반절연성 기판과 쇼트키 접합을 형성하고, 주변 불순물 영역(150)과 각 패드도 쇼트키 접합을 형성하고 있다.
저저항체(LR1)는 도 3의 (C)과 같이 공통 입력 단자 패드(I)의 주변 불순물 영역(150)으로부터 4μm 이격하여 배치된다. 이것에 의해 저저항체(LR1)를 제1 n+형 영역(201)으로 하고, 근접하는 주변 불순물 영역(150)을 제2 n+형 영역(202), 반절연성 기판(11)을 절연 영역(203)으로 하여 n+/i/n+ 구조의 보호 소자(200)로 된다. 즉, 공통 입력 단자(IN)-제어 단자(Ctl1) 사이, 즉 FET1의 소스-게이트 단자 사이(또는 드레인-게이트 단자 사이)에 보호 소자(200)를 접속한 것으로 된다.
또한, 공통 입력 단자 패드(I)에 근접하고, 또한 신호가 인가되는 제1 제어 단자 패드(C1)로부터 동작 영역(100)에 이르는 경로 도중에 접속할 수 있다. 이것에 의해, 스위치 회로 장치에 인가된 정전 에너지를 동작 영역 도달 전에 감쇠시킬 수 있다.
여기서, 보호 소자(200)가 패드를 따라 근접하고 있는 거리는 긴 쪽이 보다 많은 정전 에너지를 감쇠시킬 수 있기 때문에, 10μm 이상이 바람직하다.
이와 같이, 공통 입력 단자 패드(I)와 근접하여, 공통 입력 단자 패드(I)와 제1 제어 단자 패드(C1) 사이에 보호 소자(200)를 접속함으로써 정전 파괴 전압을 대폭 향상시킬 수 있다.
또한 저저항체(LR1)를 제1 출력 단자 패드(O1)에 근접하여 배치하고, 제1 제어 단자(Ctl1)-제1 출력 단자(OUT1) 사이에 보호 소자(200)를 접속하면 된다(도 2의 (A) 참조). 이것에 의해, FET1의 게이트 단자-드레인 단자 사이 및 게이트 단자-소스 단자 사이의 양방에 보호 소자(200)가 접속되게 되어, 스위치 회로 장치의 정전 파괴 전압의 최저치를 향상시킬 수 있다.
본 실시 형태의 보호 소자(200)는, 예를 들면 주변 불순물 영역(150)과 저저항체(LR1)를 근접하여 배치함으로써 구성되고, 소정의 길이를 갖는 소자이다. 그리고 제1 컨트롤 저항(CR1)의 경로 상에서, 스위칭 소자(FET1)에 가까운 측의 보호 소자(200)의 단부를, 제1 컨트롤 저항(CR1)과 보호 소자(200)의 접속점(CP)으로 한다. 또한 제2 컨트롤 저항(CR2)에서도 마찬가지이다.
보호 소자(200)를 접속함으로써, 스위치 MMIC의 정전 파괴 전압을 대폭 향상시킬 수 있다. 그 반면, 저저항체(LR1, LR2)와 보호 소자(200)의 기생 용량에 의해서, 공통 입력 단자(IN)-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 및 제1 출력 단자(OUT1)(제2 출력 단자(OUT2))-제1 제어 단자(Ctl1)(제2 제어 단자(Ctl2)) 사이의 아이솔레이션이 열화한다.
그래서, 본 실시 형태에서는, 스위칭 소자와, 스위칭 소자의 동작 영역의 바로 옆에 접속된 보호 소자(200) 사이의 접속 수단의 일부로서 고저항체를 접속한다. 또한, 인접하는 보호 소자(200) 사이의 접속 수단의 일부로서 고저항체를 배치한다.
FET1 측에 대해 구체적으로 설명하면, 제1 컨트롤 저항(CR1)은 제1 제어 단 자 패드(C1)로부터 공통 입력 단자 패드(I) 근방으로 연장하고, 또한 제1 출력 단자 패드(O1) 근방을 통과하여 FET1의 게이트 전극(17)에 접속한다.
그래서, FET1과 제1 출력 단자 패드(O1) 사이의 제1 컨트롤 저항(CR1)에, 고저항체(HR11)를 접속한다. 또한, 제1 출력 단자 패드(O1) 및 공통 입력 단자 패드(I)에 각각 보호 소자(200)가 접속되므로, 이들 사이의 제1 컨트롤 저항(CR1)에, 고저항체(HR12)를 접속한다. FET2의 제2 컨트롤 저항(CR2)에도 마찬가지로, 고저항체(HR21, HR22)가 접속한다.
도 4에는, 도 2의 (A)의 c-c선 단면도를 도시한다.
도면과 같이 고저항체(HR11)는, 동작 영역(100)의 채널층(12)과 같은 정도의 비교적 저농도(피크 농도:2∼4×1017cm-3)(고시트 저항)의 n형 불순물 영역이다. 시트 저항은 1KΩ/□ 정도이고, 5KΩ 이상(예를 들면 10KΩ)의 저항값을 갖는다. 고저항체(HR12, HR21, HR22)도 마찬가지의 구조이다. 또한, 본 실시 형태에서는, 도 2에서 HR11, HR12, HR21, HR22를 각각 나타내는 사각형 그 자체에는 패턴상의 의미는 없다.
도 5는, 고저항체를 접속한 경우의 회로 개요도이다. 또한 FET1 측에 대해 설명하지만, FET2 측도 마찬가지이다.
시트 저항값이 낮은 저저항체(LR1)를 제1 출력 단자 패드(O1) 및 공통 입력 단자 패드(I)에 근접하여 배치하고, 제1 제어 단자 패드(C1)와 FET1의 게이트 전극을 접속한다. 이것에 의해 제1 출력 단자 패드(O1)에 보호 소자(200a)가 접속되 고, 공통 입력 단자 패드(I)에 보호 소자(200b)가 접속된다.
그리고, 제1 출력 단자 패드(O1) 측의 보호 소자(200a)와 FET1의 게이트 전극 사이의 제1 컨트롤 저항(CR1)에 고저항체(HR11)가 접속한다. 이것에 의해, FET1의 게이트 단자(G)-드레인 단자(D) 사이의 고주파 신호의 누설을 방지할 수 있다. 따라서 종래 형성되어 있던 고주파 신호의 패스(p1)의 발생을 방지할 수 있다.
즉, FET1의 드레인 단자(D)-게이트 단자(G) 사이에 보호 소자(200)를 접속하는 것에 따른 기생 용량이 존재해도, 고주파 신호의 패스(p1)의 발생을 방지할 수 있다. 즉, 아이솔레이션을 열화시키지 않고 제1 출력 단자(OUT1)-제1 제어 단자(Ctl1) 사이의 정전 파괴 전압을 높일 수 있다.
또한, 공통 입력 단자(I) 측의 보호 소자(200b)와 제1 출력 단자 패드(O1) 측의 보호 소자(200a) 사이의 제1 컨트롤 저항(CR1)에 고저항체(HR12)가 접속된다. 이것에 의해, FET1의 드레인 단자(D)-소스 단자(S) 사이의 고주파 신호의 누설을 방지할 수 있다. 따라서 종래 형성되어 있던 고주파 신호의 패스(p2)의 발생을 방지할 수 있다.
즉, FET1의 드레인 단자(D)-소스 단자(S) 사이에서, 공통 입력 단자 패드(I)에 보호 소자(200b)를 접속하고, 제1 출력 단자 패드(O1)에 보호 소자(200a)를 접속하는 것에 따른 기생 용량이 존재해도, 고주파 신호의 패스(p2)의 발생을 방지할 수 있다. 즉, 아이솔레이션을 열화시키지 않고 공통 입력 단자(I)-제1 제어 단자(Ctl1) 사이의 정전 파괴 전압을 높일 수 있다.
또한, 고저항체(HR11, HR12, HR21, HR22)는 상기한 바와 같이 채널층(12)과 같은 정도의 불순물 농도로 한다. 이것에 의해 짧은 거리로 높은 저항값을 얻을 수 있으므로 패드 주변의 빈 스페이스에 배치할 수 있어서, 칩 사이즈를 증대시키지 않고 아이솔레이션의 열화를 억제할 수 있다. 또한, 프로세스상 채널층(12)의 형성의 마스크 패턴을 변경하는 것만으로 고저항체(HR11, HR12, HR21, HR22)를 형성할 수 있다.
저저항체(LR1(LR2))만으로 높은 저항값(5KΩ 이상)을 얻기 위해서는 그 폭을 충분히 좁게 하거나, 길이를 충분히 확보할 필요가 있다. 실제로는 패터닝의 미세화에 한계가 있기 때문에, 길이로 원하는 저항값을 확보할 필요가 있다. 그러나, 예를 들면 보호 소자(200a)-FET1의 게이트 단자(G) 사이, 보호 소자(200a)-보호 소자(200b) 사이의 저항값은, 각각 종래와 마찬가지로 2KΩ, 4KΩ 정도이다. 그리고 저저항체(LR1(LR2))에 의한 5KΩ 이상의 저항은 각각 다 수용할 수 없다. 따라서 5KΩ 이상의 저항을 배치하기 위해서만 특별한 스페이스를 준비할 필요가 발생하여, 칩 면적이 커지게 된다. 그래서 본 실시 형태와 같이 5KΩ 이상의 저항을 고저항체(HR11, HR12(HR21, HR22))로 구성한다. 이것에 의해 제1 컨트롤 저항(CR1)(제2 컨트롤 저항(CR2))의 경로 중의 스페이스에 충분히 수용되기 때문에, 특별히 칩 사이즈를 증대시킬 필요가 없게 된다.
여기서, 도 1 및 도 2에서는, 제1 컨트롤 저항(CR1)은 제1 제어 단자 패드(C1)를 시점으로 하여 공통 입력 단자 패드(I)에 근접하고, 또한 제1 출력 단자 패드(01)에 근접하여, FET1의 게이트 전극(17)(게이트 배선(120))에 도달하고 있다. 그러나, 이 패턴에 한정되지 않고, 제1 컨트롤 저항(CR1)은 제1 제어 단자 패드(C1)를 시점으로 하여 먼저 제1 출력 단자 패드(O1)에 근접하고, 그 후 공통 입력 단자 패드(I)에 근접하여 게이트 배선(120)에 도달하는 패턴이어도 마찬가지로 실시할 수 있다.
그 경우, 도시는 생략하지만 FET1-공통 입력 단자 패드(I)의 보호 소자(200) 사이에 고저항체(HR11)가 접속하고, 공통 입력 단자 패드(I) 및 제1 출력 단자 패드(O1)의 각각의 보호 소자(200) 사이에 고저항체(HR12)가 접속한다.
이것에 의해, 소스 단자(S)-게이트 단자(G) 사이 및 소스 단자(S)-드레인 단자(D) 사이의 고주파 신호의 누설을 각각 방지할 수 있다.
다음으로, 도 6을 참조하여 제2 실시 형태에 대해 설명한다. 제2 실시 형태는, 2개의 스위칭 소자에 HEMT를 채용하는 것이다. 또한, 제1 실시 형태와 중복하는 개소에 대해서는 설명을 생략한다.
HEMT의 경우도 스위치 회로 장치의 회로도 및 평면도는 도 1 및 도 2의 (A)와 마찬가지이다. 도 6에는, 각각 도 2의 (A)의 a-a선(도 6의 (A)), b-b선(도 6의 (B))의 단면도를 도시한다.
도 6의 (A)와 같이, 기판은, 반절연성 GaAs 기판(31) 위에 비도핑의 버퍼층(32)을 적층하고, 버퍼층(32) 위에, 전자 공급층으로 되는 n+ AlGaAs층(33), 채널(전자 주행)층으로 되는 비도핑 InGaAs층(35), 전자 공급층으로 되는 n+ AlGaAs층(33)을 순차적으로 적층한 것이다. 전자 공급층(33)과 채널층(35) 사이에는, 스페이서층(34)이 배치된다.
버퍼층(32)은, 불순물이 첨가되어 있지 않은 고저항층이며, 그 막두께는, 수 천 Å정도이다. 상측의 전자 공급층(33) 위에는, 장벽층(36)으로 되는 비도핑의 AlGaAs층을 적층하고, 소정의 내압과 핀치 오프 전압을 확보하고 있다. 또한 캡층으로 되는 n+GaAs층(37)을 최상층에 적층하고 있다. 캡층(37)에는 고농도의 불순물이 첨가되어 있고, 그 불순물 농도는, 1∼5×1018cm-3 정도이다.
전자 공급층(33), 장벽층(36), 스페이서층(34)은, 채널층(35)보다 밴드갭이 큰 재료가 이용된다. 또한 전자 공급층(33)에는, n형 불순물(예를 들면 Si)이 2∼4×1018cm-3 정도로 첨가되어 있다.
그리고, 이러한 구조에 의해, 전자 공급층(33)인 n+ AlGaAs층의 도너 불순물로부터 발생한 전자가, 채널층(35) 측으로 이동하고, 전류 패스로 되는 채널이 형성된다. 이 결과, 전자와 도너·이온은, 헤테로 접합 계면을 경계로 하여 공간적으로 분리되게 된다. 전자는 채널층(35)을 주행하지만, 도너·이온이 존재하지 않기 때문에 쿨롬 산란의 영향이 매우 적어서, 고전자 이동도를 가질 수 있다.
HEMT의 동작 영역(100)은, 버퍼층(32)에 도달하는 절연화 영역(50)에 의해서 분리함으로써 형성된다. 이하, HEMT의 동작 영역(100)이란, 절연화 영역(50)으로 분리되고, HEMT의 소스 전극(13, 15), 드레인 전극(14, 16) 및 게이트 전극(17)이 배치되는 영역의 반도체층을 말한다. 즉 전자 공급층(33), 채널(전자 주행)층(35), 스페이서층(34), 장벽층(36), 캡층(37) 등의 HEMT를 구성하는 각 반도체층을 전부 포함한 토탈로서의 영역을 동작 영역(100)으로 한다.
절연화 영역(50)은, 전기적으로 완전한 절연이 아니라, 불순물(B+)을 이온 주입함으로써 에피택셜층에 캐리어 트랩을 마련하여, 절연화한 영역이다. 즉, 절연화 영역(50)에도 에피택셜층으로서 불순물은 존재하고 있지만, 절연화를 위한 B+ 주입에 의해 불활성화되어 있다.
즉, 도 2의 (A)의 일점쇄선으로 표시하는 영역의 외주에 절연화 영역(50)을 형성함으로써, HEMT의 동작 영역(100)이 분리된다.
도 6의 (A)와 같이, 동작 영역(100)의, 고농도 불순물이 첨가된 캡층(37)을 일부 제거함으로써, 소스 영역(37s) 및 드레인 영역(37d)를 마련한다. 소스 영역(37s) 및 드레인 영역(37d)에는 오믹 금속층(10)으로 형성되는 소스 전극(13), 드레인 전극(14)이 접속하고, 그 상층에는 패드 금속층(30)에 의해 소스 전극(15), 드레인 전극(16)이 형성된다.
또한, 동작 영역(100)에서 게이트 전극(17)이 배치되는 부분의 캡층(37)을 에칭에 의해 제거하여, 비도핑 AlGaAs층(36)을 노출하고, 게이트 금속층(20)을 쇼트키 접속시켜 게이트 전극(17)을 형성한다.
HEMT의 에피택셜 구조는 캡층(37)을 포함하고 있다. 캡층(37)의 불순물 농도는 1∼5×1018cm-3 정도로 고농도이기 때문에, 캡층(37)이 배치되어 있는 영역은 기능적으로는 고농도의 불순물 영역이라고 할 수 있다.
즉, HEMT에서는 패드나 배선의 주변의 주변 불순물 영역(150)도 절연화 영역(50)으로 분리함으로써 형성된다. 또한 제1 컨트롤 저항(CR1)(제2 컨트롤 저항 (CR2))도 원하는 저항값을 갖는 거리(길이) 및 폭을 확보하여 주위를 절연화 영역(50)으로 분리함으로써 형성된다.
즉, 본 실시 형태에서, HEMT의 불순물 영역이란, B+ 주입으로 절연화되지 않는 모든 영역을 말한다.
도 6의 (B)는, 도 2의 (A)의 b-b선 단면도를 도시한다.
제1 실시 형태와 마찬가지로, 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2)을 각각 구성하는 저저항체(LR1, LR2)를 공통 입력 단자 패드(I)의 주변 불순물 영역(150)으로부터 4μm 이격하여 배치한다(도 2의 (A) 참조).
이것에 의해 저저항체(LR1(LR2))가 제1 n+형 영역(201)으로 되고, 근접하는 주변 불순물 영역(150)이 제2 n+형 영역(202)으로 된다. 여기서 상기한 바와 같이, HEMT의 경우는 절연화 영역(50)을 원하는 패턴으로 형성함으로써, 불순물 영역을 분리하고 있다. 즉, 불순물 영역의 주위에는 절연화 영역(50)이 배치되고, 이것이 보호 소자(200)의 절연 영역(203)으로 된다.
즉, 공통 입력 단자(IN)-제어 단자(Ctl1) 사이, 즉 FET1의 소스-게이트 단자 사이(또는 드레인-게이트 단자 사이)에 n+/i/n+ 구조의 보호 소자(200)가 접속되고, 스위치 MMIC 정전 파괴 전압을 대폭 향상시킬 수 있다.
또한, 저저항체(LR1)를 제1 출력 단자 패드(O1)에 근접하여 배치하고, 제1 제어 단자(Ctl1)-제1 출력 단자(OUT1) 사이에 보호 소자(200)를 접속한다. 이것에 의해, 스위치 MMIC 정전 파괴 전압의 최저치를 향상시킬 수 있다.
그리고, 제1 컨트롤 단자(CR1)에 고저항체(HR11, HR12)를 접속하고, 제2 컨 트롤 단자(CR2)에 고저항체(HR21, HR22)를 접속한다. 이하, FET2 측은 FET1 측과 마찬가지이므로 설명은 생략한다.
고저항체(HR11)는, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로, FET1의 게이트 전극(게이트 배선(120))과 FET1의 바로 옆의 보호 소자(200)의 사이에 접속된다.
또한 고저항체(HR12)는, 제1 출력 단자 패드(O1) 및 공통 입력 단자 패드(I)에 각각 접속되고 인접하는 보호 소자(200) 사이의, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로 접속된다.
도 7을 참조하여, 제2 실시 형태의 고저항체에 대해 설명한다. 도 7의 (A)는 도 2의 (A)의 c-c선 단면도이고, 도 7의 (B)는 도 2의 (A)의 d-d선 단면도이다. 또한, 고저항체(HR11, HR12, HR21, HR22)는 마찬가지의 구조이며, 이하 고저항체(HR11)에 대해 설명한다.
본 실시 형태의 고저항체(HR11)는, 절연화 영역(50)에 의해서 분리된 제3 전도 영역이며, 캡층(37)을 제거하여 캡층(37)보다 아래의 반도체층을 노출한 영역에 의해 구성된다.
즉 고저항체(HR11)는 캡층(37)을 에칭한 리세스부(101)를 갖고, 리세스부(101) 양단에 접속을 위한 컨택트부(102)로 되는 캡층(37)이 잔존한다. 컨택트부(102)는 도면과 같이 그대로 저저항체(LR1)의 캡층(37)에 연속하여 접속하거나, 혹은 저항 소자 전극(도시 생략)을 마련하여 배선 M에 접속하기 위한 영역이다. 저항 소자 전극을 마련하는 경우에는, HEMT의 1층째의 금속층인 오믹 금속층(10) 및 3층째의 금속층인 패드 금속층(30)에 의해, 소스 전극 및 드레인 전극과 마찬가지로 형성할 수 있다.
또한, 도면과 같이 고저항체(HR11)의 컨택트부(102)와 저저항체(LR1)가 접속하는 경우에는, 그 경계가 명확하게 되지 않는데, 여기서는 저항 소자 전극이 컨택트하는 데 최소한으로 필요한 영역(여기서는 예를 들면 길이 3μm 정도)까지를 컨택트부(102)로 한다.
그리고 도면의 경우에는, 리세스부(101)의 바닥부에 장벽층(36)이 노출된다. 이와 같이, 장벽층(36)이 노출되는 리세스부(101)를 마련함으로써, 컨택트부(102), 채널층(35)이 저항체의 전류 경로로 되고, 채널층(35)이 실질적인 저항층으로 된다. 그리고, 채널층(35)은 캡층(37)보다 시트 저항이 수배 높기 때문에(예를 들면 400Ω/□), 이것에 의해 짧은 거리로 고저항값을 갖는 고저항체(HR11)가 얻어진다. 본 실시 형태에서는 리세스부(101)를 마련함으로써 시트 저항 Rs=400Ω/□ 정도의 고저항체(HR11)로 한다. 리세스부(101)는, 예를 들면 50μm 정도의 길이이다.
이러한 고저항체를 접속함으로써, 고주파 신호의 패스를 컷트할 수 있어서, 아이솔레이션의 열화를 방지할 수 있다.
한편, 도 7의 (B)와 같이, 저저항체(LR1)는, 필요한 거리(길이)와 폭을 확보하고, 도 7의 (A)와 같이 주위를 절연화 영역(50)으로 분리함으로써 형성한다. 저저항체(LR1)는 캡층(37)이 그대로 남기 때문에 고저항체(HR11)의 컨택트부(102)와 캡층(37)이 연속한다.
저저항체(LR1)를 구성하는 불순물 영역의 구조는 HEMT의 에피택셜 구조와 동 일하다. 따라서 캡층(37)(불순물 농도 1∼5×1018cm-3 정도)을 포함하고 있으며, 기능적으로는 고농도의 불순물 영역이라고 할 수 있다.
캡층(37)은 불순물 농도가 높고 두께도 두꺼워서, 캡층(37)이 저저항체(LR1)의 주요 전류 경로로 된다. 여기서는 시트 저항 Rs=100Ω/□ 정도로 한다
저저항체(LR1)만으로 높은 저항값(5KΩ 이상)을 얻기 위해서는 그 폭을 충분히 좁게 하거나, 길이를 충분히 확보할 필요가 있다. 실제로는 패터닝의 미세화에 한계가 있기 때문에, 길이로 원하는 저항값을 확보할 필요가 있다. 따라서, 저항이 커지면 칩 상에서 패드나 소자의 간극에 다 수용될 수 없어서 저항을 배치하기 위해서만 특별한 스페이스를 준비할 필요가 발생하여, 칩 면적이 커지게 되는 문제가 있다.
그러나, 본 실시 형태에서는, 캡층(37)을 제거하여 시트 저항이 높은 채널층(35)을 실질적인 저항층으로 하는 고저항체(HR11, HR12)를 채용함으로써, 제1 컨트롤 저항(CR1)의 경로 중의 스페이스에 충분히 수용할 수 있다. 즉 칩 면적의 증대를 억제하고, 고주파 신호의 패스를 차단할 수 있다.
도 8에는, 본 발명의 제3 실시 형태를 도시한다. 도 8은, 도 2의 (A)의 d-d선 단면도(도 8의 (A)), b-b선 단면도(도 8의 (B)), a-a선 단면도(도 8의 (C))를 도시한다.
제3 실시 형태는, 제2 실시 형태의 장벽층(36) 위에 InGaP층(40)을 마련하고, 고저항체(HR11, HR12, HR21, HR22)의 리세스부(101)의 바닥부에 InGaP층(40)이 노출되는 구조이다.
이것에 의해, 산화되기 쉬운 AlGaAs층의 장벽층(36)이 표면 상태가 안정된 InGaP층(40)으로 피복되므로, 제1 실시 형태보다 신뢰성이 양호한 저항이 얻어진다.
또한, GaAs 캡층(37)은, 리세스부(101)를 형성할 때에 습식 에칭으로 InGaP층과의 선택비가 매우 큰 선택 에칭을 간단히 행할 수 있다. 따라서, 값이 저렴하고 재현성이 좋은 리세스부(101)를 형성할 수 있다.
또한, 이 경우 동작 영역(100)에서는, InGaP층(40)을 제거하여 장벽층(36)을 노출시켜, 게이트 전극(17)을 형성한다. 이때 게이트 금속층(20)의 증착 직전까지 InGaP층(40)으로 장벽층(36)을 보호할 수 있으므로, HEMT의 특성을 향상시킬 수 있다.
도 9에는, 본 발명의 제4 실시 형태를 도시한다. 도 8은 좌측으로부터 도 2의 (A)의 d-d선 단면도(도 9의 (A)), b-b선 단면도(도 9의 (B)), a-a선(도 9의 (C)) 단면도를 도시한다.
제4 실시 형태는, 제2 실시 형태의 장벽층(36) 위에 InGaP층(40)을 마련하고, 캡층(37) 및 InGaP층(40)을 에칭하여 리세스부(101)를 마련한다. 즉 고저항체(HR11, HR12, HR21, HR22)의 리세스부(101)의 바닥부에 장벽층(36)이 노출되는 구조이다.
동일하게 InGaP층(40)이 마련된 제3 실시 형태에서는 채널층(35) 이외에 고농도의 InGaP층도 저항층으로 되기 때문에 제2 실시 형태보다 약간 시트 저항이 낮 아진다는 문제가 있다. 한편, 제4 실시 형태에서는 리세스부(101)에서 고농도 InGaP층(40)도 제거하기 때문에 제1 실시 형태와 마찬가지로 실질적으로는 거의 채널층(35)만을 저항층으로 할 수 있다. 따라서 시트 저항은 제2 실시 형태와 동등 하게 되고, 제3 실시 형태와 비교하여 시트 저항값을 높일 수 있다. 즉 제3 실시 형태와 동일한 길이와 폭으로 저항값을 높일 수 있다.
또한, 이 경우 동작 영역(100)에서는, InGaP층(40)을 제거하여 장벽층(36)을 노출시켜, 게이트 전극(17)을 형성한다. 게이트 금속층(20)의 증착 직전까지 InGaP층(40)으로 장벽층(36)을 보호할 수 있어서, HEMT의 특성을 향상시킬 수 있다.
이후의 실시 형태는, 스위치 MMIC의 서로 다른 패턴을 나타낸다. 또한, 도 2과 동일 구성 요소는 동일 부호로 한다.
도 10 내지 도 12는, FET를 복수단 접속한 2개의 스위칭 소자로 이루어지는 하이 파워 SPDT 스위치 MMIC를 도시한다. 도 10은, 제5 실시 형태의 스위치 MMIC의 일례를 도시하는 회로도이다.
스위치 MMIC는, FET를 각각 3단 직렬로 접속한 제1 FET군(F1)과 제2 FET군(F2)으로 이루어진다. 또한, 제1 FET군(F1)의 일단의 FET의 소스 전극(혹은 드레인 전극)과 제2 FET군(F2)의 일단의 FET의 소스 전극(혹은 드레인 전극)이 공통 입력 단자(IN)에 접속한다. 또한, 제1 FET군(F1)의 3개의 FET의 게이트 전극이 각각 제1 컨트롤 저항(CR1)을 통하여 제1 제어 단자(Ctl1)에 접속하고, 제2 FET군(F2)의 3개의 게이트 전극이 각각 제2 컨트롤 저항(CR2)을 통하여 제2 제어 단자(Ctl2)에 접속한다. 또한, 제1 FET군(F1)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제1 출력 단자(OUT1)에 접속하고, 제2 FET군(F2)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제2 출력 단자(OUT2)에 접속한 것이다.
제1 및 제2 제어 단자(Ctl1, Ctl2)에 인가되는 제어 신호는 상보 신호이며, H 레벨의 신호가 인가된 측의 FET군이 ON하여, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 한쪽의 출력 단자에 전달하도록 되어 있다. 저항은, 교류 접지로 되는 제어 단자(Ctl1, Ctl2)의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출하는 것을 방지할 목적으로 배치되어 있다.
이와 같이, 직렬로 다단 접속한 제1 FET군(F1)은, FET1-1의 소스 전극이 FET군(F1)의 소스(S)로서 공통 입력 단자(IN)에 접속하고, 각 FET1-1, FET1-2, FET1-3의 게이트 전극이 공통으로 FET군(F1)의 게이트(G)로서 제어 단자(Ctl1)에 접속하고, FET1-3의 드레인 전극이 FET군(F1)의 드레인(D)으로서 출력 단자(OUT1)에 접속한다(제2 FET군(F2)도 마찬가지이다).
도 11은, 도 10의 회로를 1 칩에 집적화한 스위치 MMIC의 평면도이다. GaAs 기판에 스위치를 행하는 2개의 FET군(제1 FET군(F1), 제2 FET군(F2))을 배치한다. 제1 FET군(F1)은 예를 들면 FET1-1 FET1-2, FET1-3의 3개의 FET를 직렬로 접속한 것이다. 제2 FET군(F2)은, FET2-1, FET2-2, FET2-3을 직렬로 접속한 것이다. 각 FET군을 구성하는 6개의 게이트 전극에는 각각, 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2)이 접속되어 있다. 또한 공통 입력 단자(IN), 출력 단자(OUT1, OUT2)에 접속하는 전극 패드(I, O1, O2)와, 제어 단자(Ctl1 및 Ctl2)에 각각 접속하는 2개 의 전극 패드(C1, 및 C2)가 기판의 주변에 마련되어 있다.
점선으로 표시한 제2층째의 금속층에 의한 배선(120)은 각 FET의 게이트 전극 형성시에 동시에 형성되는 게이트 금속층(예를 들면 Pt/Mo)(20)이며, 실선으로 표시한 제3층째의 배선(130)은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층이며 기판에 오믹으로 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 등을 형성하는 것이며, 도 11에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
제1 FET군(F1) 및 제2 FET군(F2)은 칩의 중심선에 대하여 대칭으로 배치되어 있고, 구성은 마찬가지이므로, 이하 제1 FET군(F1)에 대해 설명한다. FET1-1은 상측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(15)(혹은 드레인 전극)이며, 이 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 FET1-1의 드레인 전극(16)(혹은 소스 전극)이며, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있다.
동작 영역(100)은, 예를 들면 GaAs 기판에 이온 주입에 의해서 일점쇄선의 영역으로 형성된다. 혹은, GaAs 기판에 복수의 반도체층을 적층하고, 절연화 영역(50)으로 분리함으로써 일점쇄선의 영역으로 형성된다.
FET1-2에서는, 상측으로부터 신장하는 3개의 소스 전극(15)(혹은 드레인 전 극)은, FET1-1의 드레인 전극(16)과 접속하고 있다. 여기서, 이 전극은 고주파 신호의 통과점에 지나지 않고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 마련되어 있지 않다. 또한, 하측으로부터 신장하는 3개의 드레인 전극(16)(혹은 소스 전극)은, FET1-3의 소스 전극(15)에 접속하고 있다. 이 전극도 마찬가지로 고주파 신호의 통과점에 지나지 않고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 마련되어 있지 않다. 이 양 전극의 아래에 오믹 금속층이 있다. 이들은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있다. FET를 다단으로 직렬로 접속한 스위치 회로 장치는 FET1단의 스위치 회로 장치에 비해, FET군이 OFF시에 보다 큰 전압 진폭에 견딜 수 있기 때문에 고출력 스위치 회로 장치로 된다. 그때 FET를 직렬로 접속할 때에 접속부로 되는 FET의 소스 전극 또는 드레인 전극은 일반적으로는 외부에 도출할 필요가 없기 때문에 패드를 마련할 필요는 없다.
FET1-3은 상측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 소스 전극(15)(혹은 드레인 전극)이며, 이 아래에 오믹 금속층으로 형성되는 소스 전극(13)(혹은 드레인 전극)이 있다. 또한 하측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이, 출력 단자 패드(O1)에 접속하는 드레인 전극(16)(혹은 소스 전극)이며, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있 다.
또한, 도면의 e-e선 단면도는, 이온 주입에 의해 동작 영역(100)을 형성한 FET인 경우는 도 2의 (B)와 마찬가지이며, HEMT의 경우는, 도 6의 (A)와 마찬가지이다.
제1 FET군(F1)의 각 FET의 게이트 전극(17)은, 동작 영역(100) 밖에서 게이트 금속층(20)으로 이루어지는 게이트 배선(120)에 의해 빗살이 하나로 묶어지고, 제1 컨트롤 저항(CR1)에 의해서 제1 제어 단자 패드(C1)에 접속한다.
제1 컨트롤 저항(CR1)은 저저항체(LR1)에 의해 구성되고, 그 일부에 직렬로 고저항체(HR11, HR12)가 접속한 것이다.
그리고, 제1 컨트롤 저항(CR1)의, 저저항체(LR1)를 공통 입력 단자 패드(I) 를 따라 근접하여 배치한다. 이것에 의해, 공통 입력 단자 패드(I)-제1 제어 단자 패드(C1) 사이에 보호 소자(200)가 접속된다. 이 공통 입력 단자 패드(I)-제1 제어 단자 패드(C1) 사이의 보호 소자(200)를 보호 소자(200b)로 한다. 또한, 도 11의 f-f선 단면도는, 도 3의 (C) 또는 도 6의 (B)와 마찬가지이다. 이것에 의해, 정전 파괴 전압을 대폭 향상시킬 수 있다.
또한 저저항체(LR1)를 제1 출력 단자 패드(O1)에 근접하여 배치하고, 제1 제어 단자(Ctl1)-제1 출력 단자(OUT1) 사이에 보호 소자(200)를 접속한다. 이 제1 출력 단자 패드(O1)-제1 제어 단자 패드(C1) 사이의 보호 소자(200)를 보호 소자(200a)로 한다. 이것에 의해, 스위치 회로 장치의 정전 파괴 전압의 최저치를 향상시킬 수 있다.
고저항체(HR11)는, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로 접속된다. 또한 고저항체(HR11)는, 스위칭 소자(FET1-3)의 게이트 전극(게이트 배선(120))과 스위칭 소자(FET1-3)의 바로 옆의 보호 소자(200a)의 접속점(CP) 사이에 접속된다.
고저항체(HR12)는, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로 접속된다. 또한 고저항체(HR12)는, FET1-1의 게이트 전극(게이트 배선(120))과 FET1-1의 바로 옆의 보호 소자(200b)의 접속점(CP) 사이에 접속된다.
제2 컨트롤 저항(CR2)에도 마찬가지로 고저항체(HR2l, HR22)가 접속한다.
고저항체(HR11)(HR12도 마찬가지임)의, 도 11의 g-g선 단면도는, 도 4 또는 도 7의 (A)와 마찬가지이다. 즉 이온 주입에 의해 동작 영역(100)을 형성한 FET인 경우(도 4)의 고저항체(HR11)는, 채널층(12)을 형성하는 불순물과 동일한 불순물을 GaAs 기판에 이온 주입하고, 채널층(12)과 동등한 피크 농도로 함으로써, 5KΩ 이상의 저항값으로 형성된다.
또한, HEMT의 경우(도 7의 (A))의 고저항체(HR11)는, 주위가 절연화 영역(50)에 의해 분리되고, 캡층(37)을 에칭하여 리세스부(101)를 형성하고, 5KΩ 이상의 저항값으로 형성한다. HEMT의 경우도 11의 h-h선 단면도는 도 7의 (B)와 마찬가지이다. 도 7의 (B)와 같이, 리세스부(101)에 그 하층의 반도체층가 노출되어 있고, 캡층(37)보다 하층의 반도체층이 저항층으로 되기 때문에, 짧은 거리로 저항값을 높일 수 있다.
저저항체(LR1)만으로 5KΩ 이상의 저항을 구성하면, 제1 컨트롤 저항(CR1)의 경로 중의 스페이스에 다 수용될 수 없다. 본 실시 형태와 같이 5KΩ 이상의 저항을 고저항체(HR11, HR12)로 구성함으로써 특별히 칩 사이즈를 증대하지 않고 배치할 수 있다.
도 12는, 스위치 MMIC의 동작시의 개요를 도시하는 도면이다. 스위치 MMIC는 도 11과 마찬가지인데, 도 12의 (A)는 보호 소자(200)를 접속하지 않는 상태, 즉 제1 컨트롤 저항(CR1)을 각 패드에 근접시키지 않고 배치한 경우의 도면이다. 도 12의 (B)는, 보호 소자(200)를 접속하고 제1 컨트롤 저항(CR1)이 저저항체(LR1)만으로 구성되는 경우이다. 그리고 도 12의 (C)가 본 실시 형태와 같이 보호 소자(200)를 접속하고, 또한 제1 컨트롤 저항(CR1)에 고저항체(HR11, 및 HR12)를 접속한 경우의 도면이다.
도 12의 (A)는, 공통 입력 단자(IN)-제1 출력 단자(OUT1) 사이, 즉 제1 FET군(F1) 측이 오프 상태인 경우의 FET1-1, FET1-2, FET1-3 부분의 일부를 추출한 단면 개요도이다. 또한, 실제로는 도 2의 (B) 또는 도 6의 (A)와 마찬가지의 단면 구조를 가지고 있지만, 동작의 상태를 설명하는 개요도이기 때문에, 도 2의 (B) 또는 도 6의 (A)의 전극 구조 및 동작 영역(100)의 구조와는 완전하게는 일치하지 않다.
도 11의 일점쇄선으로 표시하는 동작 영역(100)에 채널층(12)이 마련되고, 그 양측에 소스 영역(18) 및 드레인 영역(19)을 형성하는 고농도의 n형의 불순물 확산 영역이 마련된다. 소스 영역(18) 및 드레인 영역(19) 표면에는 예를 들면 공통 입력 단자(IN) 측으로 되는 소스 전극(13, 15)과, 제1 출력 단자(OUT1) 측으로 되는 드레인 전극(14, 16)이 배치되고, 그 사이의 채널층(12) 표면에 게이트 전극(17)이 마련되어 채널층(12)의 일부와 쇼트키 접합을 형성한다.
그리고, 제1 FET군(F1)의 오프시에는 게이트 전극(17) 하방의 채널층(12)에 도면과 같이 공핍층(500)이 넓어지고, 채널층(12)의 바닥부에 도달하여 핀치 오프한다. 이것에 의해, 채널층(12)은 차단된다.
스위치 MMIC에서는, 오프 측의 FET(FET1)의 각 단자 사이에서의 신호의 누설을 방지할 필요가 있다. 이를 위해서는 도 12의 (A)와 같이 공핍층(500)에 의해 충분히 채널층(312)을 차단하여, 아이솔레이션을 향상시키는 것이 바람직하다.
그리고 이 경우, 공통 입력 단자(IN)-제1 출력 단자(OUT1) 사이는, 직렬 접속된 6개의 용량의 합성 용량으로 아이솔레이션의 값이 결정되고 있다.
그러나, 도 12의 (B)와 같이, 시트 저항이 낮은 저저항체(LR1)만으로 구성된 제1 컨트롤 저항(CR1)에 의해서 보호 소자(200)를 접속하면, 보호 소자(200)와 게이트 전극 사이에 상당하는 저항은 거리가 짧고, 저항값이 5KΩ 이하로 된다. 따라서, 저저항체(LR1)와 보호 소자(200)의 기생 용량에 의해, 도면의 화살표와 같이 고주파 신호의 패스(p1, p2)가 발생하여, 아이솔레이션이 열화한다.
그래서, 도 12의 (C)와 같이, 제1 컨트롤 저항(CR1)에 고저항체(HR11, HR12)를 접속한다. 예를 들면, 고저항체(HR11)는 출력 단자 패드(O1)에 접속하는 보호 소자(200a)의 접속점(CP)과, 보호 소자(200a)의 바로 옆의 FET1-3의 게이트 전극(17) 사이에 접속한다. 이것에 의해, FET1-3의 게이트 단자(G)-드레인 단자(D) 사이의 고주파 신호의 누설을 방지할 수 있다.
또한, 고저항체(HR12)는 공통 입력 단자 패드(I)에 접속하는 보호 소자(200b)의 접속점(CP)과, 보호 소자(200b)의 바로 옆의 FET1-1의 게이트 전극(17) 사이에 접속한다. 이것에 의해, FET1-1의 게이트 단자(G)-소스 단자(S) 사이의 고주파 신호의 누설을 방지할 수 있다.
이것에 의해 보호 소자(200)와 게이트 전극(17) 사이에 상당하는 제1 컨트롤 저항(CR1)의 저항값이 5KΩ 이상으로 된다. 즉, 보호 소자(200)를 접속함으로써 기생 용량이 존재해도, 고주파 신호의 패스(p1, p2)의 발생을 방지할 수 있다. 따라서, 아이솔레이션을 열화시키지 않고, 정전 파괴 전압을 향상시킬 수 있다. 또한 이 제5 실시 형태의 스위치 MMIC는 FET 3단이기 때문에 보호 소자(200a)-보호 소자(200b) 사이의 거리가 충분히 있다. 따라서 그 사이의 저항의 저항값은 저저항체(LR1)만의 구성으로 5KΩ 이상의 저항값을 확보할 수 있다.
즉 제1 실시 형태와 같이 보호 소자(200a)-보호 소자(200b) 사이에 고저항체(HR12(HR22))를 접속하지 않아도, 보호 소자(200a)와 보호 소자(200b)를 접속하는 것에 의한, 제1 출력 단자 패드(O1)-공통 입력 단자 패드(I) 사이의 아이솔레이션의 열화는 없다.
또한, 본 실시 형태에서는 보호 소자(200a)-보호 소자(200b) 사이에 HR12가 접속되어 있지만, 그 목적은 어디까지나 상기한 바와 같이 FET1-1의 게이트 단자(G)-소스 단자(S) 사이의 고주파 신호의 누설을 방지하기 위해서이다.
또한, HEMT의 경우의 기판 구조 및 고저항체(HR11, HR12, HR21, HR22)는, 제3 실시 형태 또는 제4 실시 형태와 마찬가지의 구조이어도 된다.
도 13 및 도 14는, 3개의 스위칭 소자를 갖는 SP3T(Single Pole Three Throw)를 도시한다. 도 13은, 제6 실시 형태의 스위치 MMIC의 일례를 도시하는 회로도이다.
스위치 MMIC는, FET를 각각 3단 직렬로 접속하고 스위칭 소자로 되는 제1 FET군(F1), 제2 FET군(F2), 제3 FET군(F3)으로 이루어진다. 또한, 제1 FET군(F1)의 일단의 FET의 소스 전극(혹은 드레인 전극), 제2 FET군(F2)의 일단의 FET의 소스 전극(혹은 드레인 전극) 및 제3 FET군(F3)의 일단의 FET의 소스 전극(혹은 드레인 전극)이 공통 입력 단자(IN)에 접속한다. 또한, 제1 FET군(F1)의 3개의 FET의 게이트 전극이 각각 제1 컨트롤 저항(CR1)을 통하여 제1 제어 단자(Ctl1)에 접속하고, 제2 FET군(F2)의 3개의 게이트 전극이 각각 제2 컨트롤 저항을 통하여 제2 제어 단자(Ctl2)에 접속한다. 또한 제3 FET군(F3)의 3개의 게이트 전극이 각각 제3 컨트롤 저항을 통하여 제3 제어 단자(Ctl3)에 접속한다.
또한, 제1 FET군(F1)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제1 출력 단자(OUT1)에 접속한다. 또한 제2 FET군(F2)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제2 출력 단자(OUT2)에 접속하고, 제3 FET군(F3)의 타단의 FET의 드레인 전극(혹은 소스 전극)이 제3 출력 단자(OUT3)에 접속한 것이다.
제1, 제2 및 제3 제어 단자(Ctl1, Ctl2, Ctl3)에 인가되는 제어 신호는 어느 1개가 H 레벨이고 그 이외가 L 레벨의 조합으로 되어 있고, H 레벨의 신호가 인가된 FET군이 ON하여, 공통 입력 단자(IN)에 입력된 고주파 아날로그 신호를 어느 하나의 출력 단자에 전달하도록 되어 있다. 저항은, 교류 접지로 되는 제어 단자 (Ctl1, Ctl2, Clt3)의 직류 전위에 대하여 게이트 전극을 통하여 고주파 신호가 누출하는 것을 방지할 목적으로 배치되어 있다.
도 14는, 도 13의 회로를 1 칩에 집적화한 스위치 MMIC의 도면이며, 도 14의 (A)는 평면도, 도 14의 (B)는 도 14의 (A)의 k-k선 단면도이다.
GaAs 기판에 스위치를 행하는 3개의 FET군을 배치한다. 제1 FET군(F1)은 예를 들면 FET1-1, FET1-2, FET1-3의 3개의 FET를 직렬로 접속한 것이다. 제2 FET군(F2)은, FET2-1, FET2-2, FET2-3을 직렬로 접속한 것이다. 제3 FET군(F3)은, FET3-1, FET3-2, FET3-3을 직렬로 접속한 것이다.
각 FET군을 구성하는 9개의 게이트 전극에는 각각, 제1 컨트롤 저항(CR1), 제2 컨트롤 저항(CR2), 제3 컨트롤 저항(CR3)이 접속되어 있다. 또한 공통 입력 단자(IN), 출력 단자(OUT1, OUT2 및 OUT3)에 접속하는 전극 패드(I, O1, O2 및 O3)와, 제어 단자(Ctl1, Ctl2 및 Ctl3)에 각각 접속하는 3개의 전극 패드(C1, C2, 및 C3)가 기판의 주변에 마련되어 있다.
점선으로 표시한 제2층째의 금속층에 의한 배선(120)은 각 FET의 게이트 전극 형성시에 동시에 형성되는 게이트 금속층(예를 들면 Pt/Mo)(20)이며, 실선으로 표시한 제3층째의 금속층에 의한 배선(130)은 각 소자의 접속 및 패드의 형성을 행하는 패드 금속층(Ti/Pt/Au)(30)이다. 제1층째의 금속층이고 기판에 오믹으로 접촉하는 오믹 금속층(AuGe/Ni/Au)은 각 FET의 소스 전극, 드레인 전극 등을 형성하는 것이며, 도 14에서는, 패드 금속층과 중첩되기 때문에 도시되어 있지 않다.
제1 FET군(F1), 제2 FET군(F2), 제3 FET군(F3)은 구성은 마찬가지이므로, 이 하 주로 제1 FET군(F1)에 대해 설명한다. FET1-1은 상측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 공통 입력 단자 패드(I)에 접속되는 소스 전극(15)(혹은 드레인 전극)이며, 이 아래에 오믹 금속층으로 형성되는 소스 전극(혹은 드레인 전극)이 있다. 또한 하측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 FET1-1의 드레인 전극(16)(혹은 소스 전극)이며, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있다.
동작 영역(100)은, 예를 들면 GaAs 기판에 이온 주입에 의해서 일점쇄선의 영역에 형성된다. 혹은, GaAs 기판에 복수의 반도체층을 적층하고, 절연화 영역(50)으로 분리함으로써 일점쇄선의 영역에 형성된다.
FET1-2에서는, 상측으로부터 연장되는 3개의 소스 전극(15)(혹은 드레인 전극)은, FET1-1의 드레인 전극(16)과 접속하고 있다. 여기서, 이 전극은 고주파 신호의 통과점에 지나지 않고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 마련되어 있지 않다. 또한, 하측으로부터 연장되는 3개의 드레인 전극(16)(혹은 소스 전극)은, FET1-3의 소스 전극(15)에 접속하고 있다. 이 전극도 마찬가지로 고주파 신호의 통과점에 지나지 않고 일반적으로는 외부에 도출할 필요가 없기 때문에 패드는 마련되어 있지 않다. 이 양 전극의 아래로 오믹 금속층이 있다. 이들은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있다. FET를 다 단으로 직렬로 접속한 스위치 회로 장치는 FET1단의 스위치 회로 장치에 비해, FET군이 OFF시에 의해 큰 전압 진폭에 견딜 수 없기 때문에 고출력 스위치 회로 장치로 된다. 그때 FET를 직렬로 접속할 때 접속부로 되는 FET의 소스 전극 또는 드레인 전극은 일반적으로는 외부에 도출할 필요가 없기 때문에 패드를 마련할 필요는 없다.
FET1-3은 상측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이 소스 전극(15)(혹은 드레인 전극)이며, 이 아래에 오믹 금속층으로 형성되는 소스 전극(13)(혹은 드레인 전극)이 있다. 또한 하측으로부터 신장하는 빗살 모양의 3개의 패드 금속층(30)이, 출력 단자 패드(O1)에 접속하는 드레인 전극(16)(혹은 소스 전극)이며, 이 아래에 오믹 금속층으로 형성되는 드레인 전극(14)(혹은 소스 전극)이 있다. 이 양 전극은 빗살을 맞물리게 한 형상으로 배치되고, 그 사이에 게이트 금속층(20)으로 형성되는 게이트 전극(17)이 5개의 빗살 무늬 형상으로 배치되어 있다.
또한, 도면의 i-i선 단면도는, 이온 주입에 의해 동작 영역(100)을 형성한 FET의 경우는 도 2의 (B)와 마찬가지이며, HEMT의 경우는, 도 6의 (A)와 마찬가지이다.
제1 FET군(F1)의 각 FET의 게이트 전극(17)은, 동작 영역(100) 밖에서 게이트 금속층(20)으로 이루어지는 게이트 배선(120)에 의해 빗살이 하나로 묶어지고, 제1 컨트롤 저항(CR1)에 의해서 제1 제어 단자 패드(C1)에 접속한다.
제1 컨트롤 저항(CR1)은 저저항체(LR1)에 의해 구성되고 그 일부에 직렬로, 고저항체(HR11, HR12)가 접속한 것이다.
그리고, 제1 컨트롤 저항(CR1)의, 저저항체(LR1)를 공통 입력 단자 패드(I) 를 따라 근접하여 배치한다. 이것에 의해, 공통 입력 단자 패드(I)-제1 제어 단자 패드(C1) 사이에 보호 소자(200)가 접속된다. 이 공통 입력 단자 패드(I)-제1 제어 단자 패드(C1) 사이의 보호 소자(200)를 보호 소자(200b)로 한다. 또한, 도 14의 j-j선 단면도는, 도 3의 (C) 또는 도 6의 (B)와 마찬가지이다. 이것에 의해, 정전 파괴 전압을 대폭 향상시킬 수 있다.
여기서, 제3 FET군(F3)에 대해서는, 제3 컨트롤 저항(CR3)인 저저항체(LR3)를 공통 입력 단자 패드(I)에 근접하여 배치할 수 없다. 이 때문에 공통 입력 단자 패드(I)에 접속하는 패드 배선(130)을 이용한다. 즉, 패드 배선(130)의 주변에, 주변 불순물 영역(150)을 마련하고, 이것에 저저항체(LR3)를 근접하여 배치한다.
이것에 의해, 도 14의 (B)와 같이, 저저항체(LR3)와 패드 배선(130)의 주변 불순물 영역(150) 및 절연 영역(203)(GaAs 기판(11) 또는 절연화 영역(50))에 의해서, 보호 소자(200)를 접속할 수 있다. 또한, 도 14의 (B)는 GaAs 기판에 n형 불순물을 이온 주입한 경우를 도시했지만, HEMT의 경우에는, 주위에 절연화 영역(50)을 마련하여 주변 불순물 영역(150) 및 저저항체(LR3)를 분리한다.
또한 저저항체(LR1)를 제1 출력 단자 패드(O1)에 근접하여 배치하고, 제1 제어 단자(Ctl1)-제1 출력 단자(OUT1) 사이에 보호 소자(200)를 접속한다. 이 제1 출력 단자 패드(O1)-제1 제어 단자 패드(C1) 사이의 보호 소자(200)를 보호 소자 (200a)로 한다. 이것에 의해, 스위치 회로 장치의 정전 파괴 전압의 최저치를 향상시킬 수 있다.
고저항체(HR11)는, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로 접속된다. 또한, 고저항체(HR11)는 FET1-3의 게이트 전극(게이트 배선(120))과 FET1-3의 바로 옆의 보호 소자(200a)의 접속점(CP) 사이에 접속된다.
고저항체(HR12)는, 제1 컨트롤 저항(CR1)을 구성하는 저저항체(LR1)와 직렬로 접속된다. 또한 고저항체(HR12)는, FET1-1의 게이트 전극(게이트 배선(120))과 FET1-1의 바로 옆의 보호 소자(200b)의 접속점(CP) 사이에 접속된다.
제2 컨트롤 저항(CR2)에도 마찬가지로 고저항체(HR21, HR22)가 접속하고, 제3 컨트롤 저항(CR3)에도 고저항체(HR31, HR32)가 각각 접속한다.
고저항체(HR11)(HR12도 마찬가지임)의, 도 14의 (A)의 l-l선 단면도는, 도 4 또는 도 7의 (A)와 마찬가지이다. 즉 이온 주입에 의해 채널층(12)을 형성한 FET의 경우(도 4)의 고저항체(HR1)는, 채널층(12)을 형성하는 불순물과 동일한 불순물을 GaAs 기판에 이온 주입하고, 채널층(12)과 동등한 피크 농도로 함으로써, 5KΩ 이상의 저항값으로 형성된다.
또한, HEMT의 경우(도 7의 (A))의 고저항체(HR11)는, 주위가 절연화 영역(50)에 의해 분리되고, 캡층(37)을 에칭하여 5KΩ 이상의 저항값으로 형성한다. HEMT의 경우도 14의 m-m선 단면도는 도 7의 (B)와 마찬가지이다. 도 7의 (B)와 같이, 리세스부(101)에 그 하층의 반도체층이 노출되어 있고, 캡층(37)보다 하층의 반도체층이 저항층으로 되기 때문에, 짧은 거리로 저항값을 높일 수 있다.
저저항체(LR1)만으로 5KΩ 이상의 저항을 구성하면, 제1 컨트롤 저항(CR1)의 경로 중의 스페이스에 다 수용할 수 없다. 본 실시 형태와 같이 5KΩ 이상의 저항을 고저항체(HR11, HR12)로 구성함으로써 특별히 칩 사이즈를 증대하지 않고 배치할 수 있다.
고저항체(HR11)는 FET1-3의 게이트 전극(17)과, 제1 출력 단자 패드(O1)의 보호 소자(200a) 사이에 접속한다. 이것에 의해, FET1-3의 게이트 단자(G)-드레인 단자(D) 사이의 고주파 신호의 누설을 방지할 수 있다.
또한, 고저항체(HR12)는 FET1-1의 게이트 전극(17)과 공통 입력 단자 패드(I)의 보호 소자(200b) 사이에 접속한다. 이것에 의해, FET1-1의 게이트 단자(G)-소스 단자(S) 사이의 고주파 신호의 누설을 방지할 수 있다.
이것에 의해 보호 소자(200)와 게이트 전극(17) 사이에 상당하는 제1 컨트롤 저항(CR1)의 저항값이 5KΩ 이상으로 된다. 즉, 보호 소자(200)를 접속함으로써 기생 용량이 존재해도, 고주파 신호의 패스(p1, p2)의 발생을 방지할 수 있다. 따라서, 아이솔레이션을 열화시키지 않고, 정전 파괴 전압을 향상시킬 수 있다. 또한 이 제6 실시 형태의 스위치 MMIC는 FET 3단이기 때문에 보호 소자(200a)-보호 소자(200b) 사이의 거리가 충분히 있다. 따라서 그 사이의 저항은 저저항체(LR1)만의 구성으로 5KΩ 이상의 저항값을 확보할 수 있다. 즉 제1 실시 형태와 같이 보호 소자(200a)-보호 소자(200b) 사이에 고저항체(HR12)를 접속하지 않아도, 보호 소자(200a)와 보호 소자(200b)를 접속하는 것에 의한, 제1 출력 단자 패드(O1)-공통 입력 단자 패드(I) 사이의 아이솔레이션의 열화는 없다.
또한, 본 실시 형태에서는 보호 소자(200a)-보호 소자(200b) 사이에 HR12가 접속되어 있는데, 그 목적은 어디까지나 상기한 바와 같이 FET1-1의 게이트 단자(G)-소스 단자(S) 사이의 고주파 신호의 누설을 방지하기 위해서이다.
또한, HEMT의 경우의 기판 구조 및 고저항체(HR11, HR12, HR21, HR22, HR31, HR32)는, 제3 실시 형태 또는 제4 실시 형태와 마찬가지의 구조이어도 된다.
제1 스위칭 소자(F1) 및 제2 스위칭 소자(F2)(제3 스위칭 소자(F3))가 다단 접속인 경우, FET의 단 수는 상기의 예에 한정되지 않는다.
또한, 고저항체는 불순물 주입 영역이나, 캡층을 에칭하여 하층의 반도체층을 노출시킨 영역이 아니어도 되고 예를 들면 증착된 NiCr 등에 의해 형성된 금속 저항이어도 된다.
본 발명에 따르면 이하의 효과가 얻어진다.
첫째, 공통 입력 단자 패드 및 출력 단자 패드의 적어도 한쪽에 보호 소자가 접속하는 스위치 MMIC에서, 보호 소자가 접속하는 접속 수단(컨트롤 저항)에, 5KΩ 이상의 고저항체(고시트 저항 불순물 영역에 의한 저항)를 접속한다. 고저항체는, 보호 소자와 스위칭 소자 사이에 접속한다.
고저항체는, 스위칭 소자와 스위칭 소자의 바로 옆의 보호 소자 사이에 접속한다. 예를 들면 제어 단자 패드로부터 공통 입력 단자 패드에 근접하고, 그 후 출력 단자 패드에 근접하여 스위칭 소자에 이르는 컨트롤 저항 상에서, 출력 단자 패드 측의 보호 소자와 게이트 전극 사이에 접속한다. 이것에 의해 스위치 MMIC를 구성하는 FET의 드레인 단자(D)-게이트 단자(G) 사이에서의 고주파 신호의 패스의 발생을 방지할 수 있다. 즉, 이 패스에 의해 고주파 신호가 누설될 일이 없기 때문에, 아이솔레이션을 열화시키지 않고, 출력 단자-제어 단자 사이의 정전 파괴 전압을 향상할 수 있다.
또한, 인접하는 보호 소자 사이에 고저항체를 접속함으로써, FET의 드레인 단자(D)-소스 단자(S) 사이(출력 단자 패드-공통 입력 단자 패드 사이)에서의 고주파 신호의 패스의 발생을 방지할 수 있다. 즉, 이 패스에 의해 고주파 신호가 누설되는 일이 없기 때문에, 아이솔레이션을 열화시키지 않고, 입력 단자-제어 단자 사이의 정전 파괴 전압을 향상할 수 있다.
둘째, 이온 주입에 의해 동작 영역을 형성한 FET인 경우 고저항체는 주입 영역이고, 예를 들면 채널층과 같은 정도의 피크 농도를 갖는 불순물 영역이다. 따라서, 채널층과 동일 공정으로 형성할 수 있다. 저저항체는 동작 영역의 소스 영역 또는 드레인 영역과 동일 공정으로 형성할 수 있다. 따라서 동작 영역의 이온 주입 패턴의 변경만으로 실시할 수 있다.
셋째, HEMT의 경우 고저항체는, 캡층을 제거한 리세스부를 형성함으로써 캡층보다 하층의 반도체층을 노출시킨 영역이다. 불순물 농도가 높은 캡층을 제거함으로써, 고저항체로 되는 영역에서는 시트 저항이 높은 채널층이 주된 전류 경로로 된다. 채널층은, 캡층보다 수배 시트 저항이 높기 때문에, 캡층을 포함한 저항층으로 한 경우보다도 짧은 거리로 동일한 저항값을 얻을 수 있다. 따라서, 칩 내에서 저항을 주회시키는 거리를 수분의 일로 할 수 있고, 높은 저항을 접속하는 경우 에 칩 면적의 증대를 억제할 수 있다. 또한, 캡층을 제거하는 얼라인먼트 마크 형성 공정에서 리세스부를 동시에 형성할 수 있으므로, 특별하게 새로 공정을 추가하지 않고 고저항체를 형성할 수 있다.
넷째, 장벽층 위에 InGaP층을 마련함으로써, InGaP층을 에치스톱층으로서 사용할 수 있어, 프로세스의 안정성을 높일 수 있다.
다섯째, 장벽층 상에 InGaP층을 마련하고, 리세스부 바닥부에 표면이 안정된 InGaP층을 노출시킴으로써 확실하게 그 아래의 채널층을 보호할 수 있어 신뢰성을 높일 수 있다.
여섯째, 리세스부 바닥부에 장벽층이 노출되도록 캡층을 제거함으로써, 확실하게 거의 채널층만이 주된 전류 경로로 되는 저항층을 형성할 수 있다.
또한, 장벽층 위의 에치스톱층으로서 사용하는 InGaP층에 불순물이 도핑되어 있는 경우, 이 InGaP층도 제거하여 리세스부 바닥부를 장벽층으로 함으로써 저항 소자의 시트 저항을 더욱 높일 수 있다.

Claims (14)

  1. 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단자를 갖는 화합물 반도체 스위치 회로 장치로서,
    상기 스위칭 소자와,
    상기 각 제어 단자와 그 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수의 접속 수단과,
    상기 각 단자로 되는 복수의 패드와,
    1개의 상기 접속 수단과, 상기 공통 입력 단자 사이 또는 상기 출력 단자 사이에 접속되고, 제1 전도 영역 및 제2 전도 영역 사이에 절연 영역을 배치한 보호 소자를 화합물 반도체 기판에 집적화하고,
    1개의 상기 접속 수단은, 상기 보호 소자의 접속점과 상기 스위칭 소자의 사이에 고저항체가 직렬로 접속되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  2. 복수의 스위칭 소자와, 상기 스위칭 소자의 소스 또는 드레인에 공통으로 접속하는 공통 입력 단자와, 상기 스위칭 소자의 드레인 또는 소스에 각각 접속하는 복수의 출력 단자와, 상기 스위칭 소자의 게이트에 각각 접속하는 복수의 제어 단 자를 갖는 화합물 반도체 스위치 회로 장치로서,
    상기 스위칭 소자와,
    상기 각 제어 단자와 그 제어 단자에 대응하는 상기 스위칭 소자를 각각 접속하는 복수의 접속 수단과,
    상기 각 단자로 되는 복수의 패드와,
    1개의 상기 접속 수단과 상기 공통 입력 단자 사이, 및 상기 1개의 접속 수단과 상기 출력 단자 사이에 각각 접속되고, 제1 전도 영역 및 제2 전도 영역 사이에 절연 영역을 배치한 보호 소자를 화합물 반도체 기판에 집적화하고,
    1개의 상기 접속 수단은, 상기 스위칭 소자와, 그 스위칭 소자의 바로 옆의 상기 보호 소자의 접속점 사이에 고저항체가 직렬로 접속되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  3. 제2항에 있어서,
    상기 고저항체는 인접하는 상기 보호 소자의 접속점 사이에 접속되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 고저항체는 제3 전도 영역에 의해 구성되는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  5. 제4항에 있어서,
    상기 스위칭 소자는, 상기 기판에 불순물을 이온 주입하여 형성한 채널층을 갖는 FET이며, 상기 제3 전도 영역은 상기 불순물의 주입 영역으로 구성되고, 상기 채널층과 같은 정도의 피크 농도를 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  6. 제4항에 있어서,
    상기 스위칭 소자는, 상기 기판 상에 버퍼층, 전자 공급층, 채널층, 장벽층 및 캡층으로 되는 반도체층을 적층한 HEMT이며, 상기 제3 전도 영역은 상기 캡층을 제거하여 그 캡층보다 아래의 상기 반도체층을 노출시킨 영역인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  7. 제6항에 있어서,
    상기 제3 전도 영역은 상기 캡층보다 시트 저항이 높은 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  8. 제6항에 있어서,
    상기 제3 전도 영역을 구성하는 상기 반도체층의 최상층은 상기 장벽층인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  9. 제6항에 있어서,
    상기 장벽층 위에 InGaP층이 배치되고, 상기 제3 전도 영역을 구성하는 상기 반도체층의 최상층은 상기 InGaP층인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  10. 제1항 또는 제2항에 있어서,
    상기 고저항체는 5KΩ 이상의 저항값을 갖는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  11. 제1항 또는 제2항에 있어서,
    상기 제1 전도 영역은 상기 접속 수단의 일부인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  12. 제1항 또는 제2항에 있어서,
    상기 패드에 접속하는 배선을 갖고, 상기 패드 및/또는 배선의 주변에는 제4 전도 영역이 배치되고, 상기 제2 전도 영역은 상기 제4 전도 영역의 일부인 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
  13. 제1항 또는 제2항에 있어서,
    상기 공통 입력 단자에 고주파 아날로그 신호가 전파하는 것을 특징으로 하 는 화합물 반도체 스위치 회로 장치.
  14. 제1항 또는 제2항에 있어서,
    상기 고저항체는 상기 1개의 접속 수단의 일부를 구성하는 것을 특징으로 하는 화합물 반도체 스위치 회로 장치.
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