JPS59161836A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS59161836A JPS59161836A JP58036151A JP3615183A JPS59161836A JP S59161836 A JPS59161836 A JP S59161836A JP 58036151 A JP58036151 A JP 58036151A JP 3615183 A JP3615183 A JP 3615183A JP S59161836 A JPS59161836 A JP S59161836A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- layer
- electrodes
- groove
- schottky
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は化合物半導体基板上に複数の半導体素子を設け
る構成の集積型半導体装置に関する。
る構成の集積型半導体装置に関する。
（ロ）従来技術
周波数変換や位相変軸には従来がらＧａＡｓ等の化合物
半導体材料を用いたショットキー接合ダイオードが使用
されている。この場合ダイオードに印加される局部発振
用ピーク電圧はダイオードのショットキー接合部に形成
される拡散電位（０，６〜Ｏ，ＳＶ）以下でなりれはな
ら々い。従って上記ピーク電圧を増加する方法として該
ショットキー接合ダイオードを′６６個直列に接続する
必要があった。第１図に化合物半導体基板上に直列に接
続した２個のＶｉ！ットキー接合ダイオードを形成した
従来の集積型高周波ダイオードを示す。同図に於いて、
（］）はＧａＡｓ等の化合物半導体材料よシなる基板、
（２）はこの基板ｆｌ）最上部に形成された動作層とな
るｎ型不純物層、（３）はこのｎ型不純物層（２）直下
に設けられた高濃度のｎ十十型不純物層、（４）は２個
のダイオードを分離するために上記ｎ型不純物Ｎ（２）
及びｎ＋十？不純物層（３）をテーパ状に除去して形成
した分離領域、（５）（６）は上記ｎ型不純物層（２）
とショットキー接合を形成するよう基板（１）表面に設
けられたショットキー電極、＋６１６１は基板＋１１表
面からｎ型不純物層（２）を突き抜けてｎ十＋型不純物
ＮＩ＋３１に接するように設けられたオーミック電極、
（７１Ｆｉ上記電極＋５１ ＋５１（８１（６）部具外
の基板表面をｂうＳ ＋０２ 、 Ｓ ｉ ８Ｎ４
等の絶縁膜、（８１（８１は外部との接続を採るだめの
ビームリード端子、（９）は上記ショットキー電極（５
）とオーミック電極（６）とを接続する配線金属で、上
記分離ｇｊＩ域（４）上を通って配線されている。
半導体材料を用いたショットキー接合ダイオードが使用
されている。この場合ダイオードに印加される局部発振
用ピーク電圧はダイオードのショットキー接合部に形成
される拡散電位（０，６〜Ｏ，ＳＶ）以下でなりれはな
ら々い。従って上記ピーク電圧を増加する方法として該
ショットキー接合ダイオードを′６６個直列に接続する
必要があった。第１図に化合物半導体基板上に直列に接
続した２個のＶｉ！ットキー接合ダイオードを形成した
従来の集積型高周波ダイオードを示す。同図に於いて、
（］）はＧａＡｓ等の化合物半導体材料よシなる基板、
（２）はこの基板ｆｌ）最上部に形成された動作層とな
るｎ型不純物層、（３）はこのｎ型不純物層（２）直下
に設けられた高濃度のｎ十十型不純物層、（４）は２個
のダイオードを分離するために上記ｎ型不純物Ｎ（２）
及びｎ＋十？不純物層（３）をテーパ状に除去して形成
した分離領域、（５）（６）は上記ｎ型不純物層（２）
とショットキー接合を形成するよう基板（１）表面に設
けられたショットキー電極、＋６１６１は基板＋１１表
面からｎ型不純物層（２）を突き抜けてｎ十＋型不純物
ＮＩ＋３１に接するように設けられたオーミック電極、
（７１Ｆｉ上記電極＋５１ ＋５１（８１（６）部具外
の基板表面をｂうＳ ＋０２ 、 Ｓ ｉ ８Ｎ４
等の絶縁膜、（８１（８１は外部との接続を採るだめの
ビームリード端子、（９）は上記ショットキー電極（５
）とオーミック電極（６）とを接続する配線金属で、上
記分離ｇｊＩ域（４）上を通って配線されている。
ところがこのような構造の集積空高周波ダイオードでは
素子分離領域（４）は絶縁膜（７）を介して基板（１）
上に形成される配＃（９）の断線を防止するため、テー
パ状に形成されているので、ｎ＋十梨型不純物層＋３１
低担抗化のためこの層厚を厚くすると、この分離領域（
４）も大きくなり小型集積化の妨けになっていた。また
、ビームリード端子（８）や配線（９）が積が大きく、
寄生容量が大きかった。このため従来の集積争高周波タ
イオードでは集極度を高くすると動作周波数か低下する
と云う問題があった。
素子分離領域（４）は絶縁膜（７）を介して基板（１）
上に形成される配＃（９）の断線を防止するため、テー
パ状に形成されているので、ｎ＋十梨型不純物層＋３１
低担抗化のためこの層厚を厚くすると、この分離領域（
４）も大きくなり小型集積化の妨けになっていた。また
、ビームリード端子（８）や配線（９）が積が大きく、
寄生容量が大きかった。このため従来の集積争高周波タ
イオードでは集極度を高くすると動作周波数か低下する
と云う問題があった。
（／１ 発明の目的
本発明はこのような点に鑑みて為されたものことを目的
とする。
とする。
に）発明の構成
本発明は基板表面に被数の素子領域を設けるために形成
された高濃度不純物層下にまで達する側面が垂直な分離
溝と、この分離溝を含む基板全面に絶縁膜として設けら
れた高分子系樹脂と、で構成される。
された高濃度不純物層下にまで達する側面が垂直な分離
溝と、この分離溝を含む基板全面に絶縁膜として設けら
れた高分子系樹脂と、で構成される。
（ホ）実施例
第２図は本発明半導体装置の構造を集積型高箇波ダイオ
ードに適用したときの断面図であって、９６１図と同一
部分には同−図番が付しである。同図において、基板ｆ
ｌ）はＧ ａ Ａ ｓ等の化合物半導体結晶で形成され
ており、動作層となるｎ型不純物層（２＋Ｖｉｌ ５０
０，２００ ＯＡＢでＰ、Ａｓ等の不純物か１〜２．５
Ｘ １０１７ｃｍ−８導入され、ｎ十十型不純物層（
３）は膜厚５〜８μｍで、上記と同様ＫＰ、Ａｓ等の不
純物が３〜７ Ｘ ｌ ０１８ｃｍ−８導入されている
。″また、ショットキー電極（５）＋５＋はＴｉ９Ｐ
ｔ ｒ Ａ ｕを積層して設けられており、オーミック
電極（６１（６１はＡｕＩ！：Ｇｅの合金及びＮｉを積
層形成して設けたものであシ、その上面にＡｕＪ金層（
図示せず）が設けられている。（１０）はショットキー
接合ダイオードを設けた素子領域（＋ １１ （Ｉｌを
区画するために基板（１）表面からｎ＋＋型不純物層（
３）下までとのｎ＋＋型不純物層（３）を分断するよう
に形成された分離溝であって、その側面は基板１０表面
に対して垂直になっているう（＋２＋は基板＋１１上面
に絶縁膜として設けられた誘電率の低いポリイミド等の
高分子糸檎脂を示し、この高分子系樹脂０２Ｊは上記分
離溝（１０）内にも導入され、この分離溝００）による
素子分離をより！実なものにしている。またθ鴇１０３
１・・・は高分子系樹脂０２１に穿たれたコンタクトホ
ールであって、このホールａ騰Ｑ３ｉ・・・を介して上
記電極（５１（５ｊ（６ｉ［ｓｌを７ ｔ ＊ Ｐ ｔ
、Ａ ｕを積層形成して設けたビームリード端子１７
１７１ 、配ｋ（８）と接続するわ、造になっている。
ードに適用したときの断面図であって、９６１図と同一
部分には同−図番が付しである。同図において、基板ｆ
ｌ）はＧ ａ Ａ ｓ等の化合物半導体結晶で形成され
ており、動作層となるｎ型不純物層（２＋Ｖｉｌ ５０
０，２００ ＯＡＢでＰ、Ａｓ等の不純物か１〜２．５
Ｘ １０１７ｃｍ−８導入され、ｎ十十型不純物層（
３）は膜厚５〜８μｍで、上記と同様ＫＰ、Ａｓ等の不
純物が３〜７ Ｘ ｌ ０１８ｃｍ−８導入されている
。″また、ショットキー電極（５）＋５＋はＴｉ９Ｐ
ｔ ｒ Ａ ｕを積層して設けられており、オーミック
電極（６１（６１はＡｕＩ！：Ｇｅの合金及びＮｉを積
層形成して設けたものであシ、その上面にＡｕＪ金層（
図示せず）が設けられている。（１０）はショットキー
接合ダイオードを設けた素子領域（＋ １１ （Ｉｌを
区画するために基板（１）表面からｎ＋＋型不純物層（
３）下までとのｎ＋＋型不純物層（３）を分断するよう
に形成された分離溝であって、その側面は基板１０表面
に対して垂直になっているう（＋２＋は基板＋１１上面
に絶縁膜として設けられた誘電率の低いポリイミド等の
高分子糸檎脂を示し、この高分子系樹脂０２Ｊは上記分
離溝（１０）内にも導入され、この分離溝００）による
素子分離をより！実なものにしている。またθ鴇１０３
１・・・は高分子系樹脂０２１に穿たれたコンタクトホ
ールであって、このホールａ騰Ｑ３ｉ・・・を介して上
記電極（５１（５ｊ（６ｉ［ｓｌを７ ｔ ＊ Ｐ ｔ
、Ａ ｕを積層形成して設けたビームリード端子１７
１７１ 、配ｋ（８）と接続するわ、造になっている。
続いて、第２図に示した本発明構造の集積型高周波ダイ
オードの製造工程を第３図乃至第６図を用いて説明する
。ます、ＧａＡｓ結晶０４１上に従来の連続エピタキシ
ャル成長法を施して３〜７Ｘ１０１８ｃｍ−８の不純物
濃度で抵抗率ｌＸｌ０’Ω。
オードの製造工程を第３図乃至第６図を用いて説明する
。ます、ＧａＡｓ結晶０４１上に従来の連続エピタキシ
ャル成長法を施して３〜７Ｘ１０１８ｃｍ−８の不純物
濃度で抵抗率ｌＸｌ０’Ω。
Ｃｍ＋膜厚５〜８μｍのｎ＋＋型不純物層（３）と、不
純物濃度１〜２．５ Ｘ １０１７ｃｍ−’！膜厚１５
００〜２０００Ａの動作層となるｎ型不純物層（２）を
設けてＧａＡｓ基板（１）を形成し、続いて、基板＋１
１表面にメサエッチング及びリフトオフ技術を用いて上
記ｎ＋＋ ｑ不純物層（３）に接するＡｕＧｅ合金及び
へｉの２層から成るオーミック電＆＋６１ （６１を設
け、さらに該オーミック電極ｆ６１＋６１上にＡＩＡ鍍
金層θ５＋（＋５＋を堆積した後、基板＋１１全面にＴ
ｉ、Ｐｔ、Ａｕを順に１Ｏ−７Ｔｏｒｒの条件下で蒸着
してショットキー金属を形成し、フォトエツチング技術
を用いて所望形状のショットキー電極（５）を形成する
（第３図）。その後、基板ｉｔ）全面にヌバタリング法
によシＳ ｉ０２膜０ラノを５０００Ａ厚程度設はフォ
トエツチング技術を用いてこの５ｉ０２ｉ（ＩＬＨ・の
所望箇所に巾２μ程度の孔Ｕを穿設し、このＳ ＋０２
膜（１６７をマスクとしてフロン糸カスによるリアクテ
ィブプラズマエツチングを用いてｎ＋十型不純物ｍ（３
１下にまで達する分離溝（ｌＯ）を垂直にエツチング形
成する（第４図）。上記Ｓ ｉ０２膜α６）除去後、基
板（１）全面に高分子系樹脂例えばポリイミドの溶液を
メビンナ塗布して約１５０〜２００℃で３０分間熱処丹
をする工程を３展繰ジ返すことによ＃）誤−一手 ０５μ厚で６μ厚程度のポリイミド等の高さ系樹脂０２
ノを形成し、七の後、フォトエツチング技術にて電極＋
５１＋５１＋６１＋６１上の高分子系樹脂（１２）を除
去してコンタクトホーρθ４θ３ノ・・・を設ける。（
第５図）。次に高分子系樹脂（１２＋上にＴｉ、Ｐｔ、
Ａｕを積層形成し、Ａｕの選択鍍金技術にてビームリー
ド端子（８１［８＋及び配線（９］を形成する（第６図
）。最後Ｋｆｆｉ板ｆｉｌ及び高分子系樹脂（１２１を
パックエツチングして第２図の集積型高周波ダイオード
を完成する。
純物濃度１〜２．５ Ｘ １０１７ｃｍ−’！膜厚１５
００〜２０００Ａの動作層となるｎ型不純物層（２）を
設けてＧａＡｓ基板（１）を形成し、続いて、基板＋１
１表面にメサエッチング及びリフトオフ技術を用いて上
記ｎ＋＋ ｑ不純物層（３）に接するＡｕＧｅ合金及び
へｉの２層から成るオーミック電＆＋６１ （６１を設
け、さらに該オーミック電極ｆ６１＋６１上にＡＩＡ鍍
金層θ５＋（＋５＋を堆積した後、基板＋１１全面にＴ
ｉ、Ｐｔ、Ａｕを順に１Ｏ−７Ｔｏｒｒの条件下で蒸着
してショットキー金属を形成し、フォトエツチング技術
を用いて所望形状のショットキー電極（５）を形成する
（第３図）。その後、基板ｉｔ）全面にヌバタリング法
によシＳ ｉ０２膜０ラノを５０００Ａ厚程度設はフォ
トエツチング技術を用いてこの５ｉ０２ｉ（ＩＬＨ・の
所望箇所に巾２μ程度の孔Ｕを穿設し、このＳ ＋０２
膜（１６７をマスクとしてフロン糸カスによるリアクテ
ィブプラズマエツチングを用いてｎ＋十型不純物ｍ（３
１下にまで達する分離溝（ｌＯ）を垂直にエツチング形
成する（第４図）。上記Ｓ ｉ０２膜α６）除去後、基
板（１）全面に高分子系樹脂例えばポリイミドの溶液を
メビンナ塗布して約１５０〜２００℃で３０分間熱処丹
をする工程を３展繰ジ返すことによ＃）誤−一手 ０５μ厚で６μ厚程度のポリイミド等の高さ系樹脂０２
ノを形成し、七の後、フォトエツチング技術にて電極＋
５１＋５１＋６１＋６１上の高分子系樹脂（１２）を除
去してコンタクトホーρθ４θ３ノ・・・を設ける。（
第５図）。次に高分子系樹脂（１２＋上にＴｉ、Ｐｔ、
Ａｕを積層形成し、Ａｕの選択鍍金技術にてビームリー
ド端子（８１［８＋及び配線（９］を形成する（第６図
）。最後Ｋｆｆｉ板ｆｉｌ及び高分子系樹脂（１２１を
パックエツチングして第２図の集積型高周波ダイオード
を完成する。
尚、本実施例では化合物半導体材料としてＧａＡｓを用
いたが、これはその他の化合物半導体材料、例えはＧａ
ＡｌＡｓ、ＩｎＡｓ、Ｉｒ、ｐ等を用いていても本発明
は実施される。また、本実施例では集積型高周波ダイオ
ードについて説明したがこれは例えはトランジスタ等の
他の半導体素子を用いることも考えられる。
いたが、これはその他の化合物半導体材料、例えはＧａ
ＡｌＡｓ、ＩｎＡｓ、Ｉｒ、ｐ等を用いていても本発明
は実施される。また、本実施例では集積型高周波ダイオ
ードについて説明したがこれは例えはトランジスタ等の
他の半導体素子を用いることも考えられる。
（へ）発明の効果
以上述べた如く本発明半導体装置は基板表面に検数の素
子領域を区画するために形成されたｎ１不純物層下キに
まで達する側面が垂直な分離溝を形成し、この溝を含む
基板全面に高分子系樹脂を絶縁膜として設けた構成であ
るので、素子分離をするために要する基板上の面積がｎ
型不純物層の厚さに拘らず少くてすみｎ＋十梨型不純
物層抵抗低下のためとの層厚を厚くしても集積型半導体
装置の小型化を図ることが出来る。また、従来のように
基板上面がテーパ状にエツチングされた素子分離のため
の領域が無くなり配線と不純物層の対向箇所が少くなり
、しかも絶縁膜か高分子系樹脂で形成されているので、
絶縁膜の膜厚を厚くすることが可能となシ配線と不純物
層間の寄生容量も減少し、集稙卆高周波ダイオードの構
造に用いて動作馬波数の低下を防ぐことが出来る。
子領域を区画するために形成されたｎ１不純物層下キに
まで達する側面が垂直な分離溝を形成し、この溝を含む
基板全面に高分子系樹脂を絶縁膜として設けた構成であ
るので、素子分離をするために要する基板上の面積がｎ
型不純物層の厚さに拘らず少くてすみｎ＋十梨型不純
物層抵抗低下のためとの層厚を厚くしても集積型半導体
装置の小型化を図ることが出来る。また、従来のように
基板上面がテーパ状にエツチングされた素子分離のため
の領域が無くなり配線と不純物層の対向箇所が少くなり
、しかも絶縁膜か高分子系樹脂で形成されているので、
絶縁膜の膜厚を厚くすることが可能となシ配線と不純物
層間の寄生容量も減少し、集稙卆高周波ダイオードの構
造に用いて動作馬波数の低下を防ぐことが出来る。
第１図は従来の集積型高周波ダイオードの断面積型高周
波ダイオードの製造工程を示した断面図である。 ｉｌ＋・・・基板、（２）・・・動作層、（３）・・・
ｎ＋十梨型不純物層＋５１（６１・・・ショットキー電
極、＋６１＋６１・・・オーミック電極、＋８１ ＋８
１・・・ビームリード端子、（９）・・・配線、（１０
）・・・分離溝、’ｉｌ＋（＋１）・・・素子領域、α
２ｊ・・・高分子系樹脂、α３ｊ （１３１・・・コン
タクトホーμ。
波ダイオードの製造工程を示した断面図である。 ｉｌ＋・・・基板、（２）・・・動作層、（３）・・・
ｎ＋十梨型不純物層＋５１（６１・・・ショットキー電
極、＋６１＋６１・・・オーミック電極、＋８１ ＋８
１・・・ビームリード端子、（９）・・・配線、（１０
）・・・分離溝、’ｉｌ＋（＋１）・・・素子領域、α
２ｊ・・・高分子系樹脂、α３ｊ （１３１・・・コン
タクトホーμ。
Claims (1)
- （１） 半導体基板上にショットキー接合を鳴する半
導体素子を複数個設ける構成の集積型半導体装すにおい
て、基板最上部に設けられた動作層さ、この動作層直下
に形成された高濃度不純物層と、上記動作層表面に設け
られた検数のショットキー電極々、上記動作層を突き抜
けて高濃度不純物層に接するように設けられた複数のオ
ーミック電極と、上記、基板表面にショットキー接合を
有する半導体素子を区画して複数の素子領域を設けるた
めに形成された上記高濃度不純物層下にまで達する側面
が垂直な分離溝と、この分離溝を含む基板全面に絶縁膜
として設けられた高分子系樹脂と、上記基板上の電極形
成箇所の高分子系樹脂を除去して形成したコンタクトホ
ールと、上記電極同志を所望状態に接続するように上記
高分子系樹脂上に設けられた配線と、から成ることを特
徴とした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036151A JPS59161836A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58036151A JPS59161836A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59161836A true JPS59161836A (ja) | 1984-09-12 |
Family
ID=12461778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58036151A Pending JPS59161836A (ja) | 1983-03-04 | 1983-03-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59161836A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
| US5012313A (en) * | 1987-12-28 | 1991-04-30 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
| EP1309012A3 (en) * | 2001-10-31 | 2005-04-20 | Sanyo Electric Co., Ltd. | Integrated Schottky barrier diode and manufacturing method thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221781A (en) * | 1975-08-12 | 1977-02-18 | Nec Corp | Semiconductor unit producing system |
| JPS5255877A (en) * | 1975-11-01 | 1977-05-07 | Fujitsu Ltd | Semiconductor device |
| JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
-
1983
- 1983-03-04 JP JP58036151A patent/JPS59161836A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5221781A (en) * | 1975-08-12 | 1977-02-18 | Nec Corp | Semiconductor unit producing system |
| JPS5255877A (en) * | 1975-11-01 | 1977-05-07 | Fujitsu Ltd | Semiconductor device |
| JPS58155738A (ja) * | 1982-03-11 | 1983-09-16 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61214466A (ja) * | 1985-03-19 | 1986-09-24 | Sanyo Electric Co Ltd | 半導体装置 |
| US5012313A (en) * | 1987-12-28 | 1991-04-30 | Fuji Electric Co., Ltd. | Insulated gate semiconductor device |
| EP1309012A3 (en) * | 2001-10-31 | 2005-04-20 | Sanyo Electric Co., Ltd. | Integrated Schottky barrier diode and manufacturing method thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4339870A (en) | Series-connected two-terminal semiconductor devices and their fabrication | |
| CN100501999C (zh) | 半导体装置及其制造方法 | |
| JPS6336566A (ja) | 半導体装置の製造方法 | |
| US5041881A (en) | Whiskerless Schottky diode | |
| US3427708A (en) | Semiconductor | |
| US4301233A (en) | Beam lead Schottky barrier diode for operation at millimeter and submillimeter wave frequencies | |
| US4596070A (en) | Interdigitated IMPATT devices | |
| EP0763854B1 (de) | Schaltkreis mit monolithisch integrierter PIN-/Schottky-Diodenanordnung | |
| DE2432544A1 (de) | Halbleiterbauelement mit einem dielektrischen traeger sowie verfahren zu seiner herstellung | |
| US4872040A (en) | Self-aligned heterojunction transistor | |
| JPS59161836A (ja) | 半導体装置 | |
| US5246877A (en) | Method of manufacturing a semiconductor device having a polycrystalline electrode region | |
| US4224734A (en) | Low electrical and thermal impedance semiconductor component and method of manufacture | |
| US4238763A (en) | Solid state microwave devices with small active contact and large passive contact | |
| KR100313984B1 (ko) | 메사구조체에 제공된 반도체소자를 구비한 반도체 디바이스 | |
| JPH0613603A (ja) | 半導体デバイス | |
| US4529997A (en) | Permeable base transistor | |
| US5512776A (en) | Interdigitated IMPATT devices | |
| US4374392A (en) | Monolithic integrated circuit interconnection and fabrication method | |
| US5418181A (en) | Method of fabricating diode using grid recess | |
| JPH07326737A (ja) | インピーダンス線路、フィルタ素子、遅延素子および半導体装置 | |
| RU2797136C1 (ru) | Способ изготовления планарного диода с анодным вискером и воздушным выводом по технологии "Меза-Меза" | |
| JPS59138385A (ja) | シヨツトキバリヤダイオ−ド装置 | |
| JPH05235378A (ja) | Ｓｉ半導体装置とその製造方法 | |
| JP2737654B2 (ja) | 集積回路の製造方法 |