KR20000000099U - 반도체 소자의 정전기 보호 장치 - Google Patents

Abstract

본 고안은 다이오드를 PAD를 중심으로 폐곡선 형태로 구성하여 방전 경로를 확장시키는데 적당하도록한 반도체 소자의 정전기 보호 장치에 관한 것으로,입력 패드에 인가되는 고전압을 전원 전압 단자(VDD)에 연결 구성되는 다이오드를 통하여 1차 방전하는 ESD 보호 장치에 있어서,반도체 기판상에 형성되는 LOCOS층상에 형성되는 입력 패드와,상기 입력 패드의 둘레에 폐곡선 형태로 형성되는 N-Well과,상기 N-Well내에 그와 동일 형태의 좁은 너비로 입력 패드의 둘레에 폐곡선 형태로 형성되는 P⁺영역과,상기 P⁺영역에 서로 분리 구성되어 제 1 상층 배선과 연결되는 복수개의 스루홀(TH1)과,상기 P⁺영역과 분리되어 N-Well내에 형성되는 N⁺영역과, 상기 N⁺영역내에 서로 분리되어 형성되는 복수개의 스루홀(TH1)과,상기 N-Well과 입력 패드사이에 형성되어 제 2 상층 배선에 연결되는 복수개의 스루홀(TH2)을 포함하여 구성된다.

Description

반도체 소자의 정전기 보호 장치

본 고안은 반도체 장치에 관한 것으로, 특히 다이오드를 PAD를 중심으로 폐곡선 형태로 구성하여 방전 경로를 확장시키는데 적당하도록한 반도체 소자의 정전기 보호 장치에 관한 것이다.

일반적으로 ESD로 부터 디바이스를 보호하는 방법에는 디바이스 주위의 ESD발생 원인을 제거하는 방법과 디바이스에 가해지는 ESD를 적절한 보호 회로를 사용하여 내부에 영향을 주지 않고 방전시키는 방법이 있다.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 ESD 보호장치에 관하여 설명하면 다음과 같다.

종래 기술의 ESD 보호회로는 외부의 입력 패드(1)와, 전원 전압 단자(VDD)에 역방향으로 연결되는 다이오드(2)(D3)와, 입력 패드(1)와 내부 회로(Internal Circuit)사이에 병렬 연결되어 한쪽 전극이 접지 단자에 연결되어 고전압 인가시에 저항으로 동작하는 필드 트랜지스터(D1)(3)와 NMOS 트랜지스터(D2)(4)로 구성된다.

이와 같이 구성된 ESD 보호 회로는 레이 아웃도에서와 같이, N-Well에 각각 N+,P+ 영역을 형성하여 다이오드를 구성한다.

고전압 인가시에 VDD로 방전 경로를 형성하는 다이오드(D3)(2)는 입력 패드(1)의 주변으로 P+영역이 둘러싸고,P+영역을 N+영역이 둘러싸고 구성되어 PN 접합을 구성하는 것을 나타낸다.

즉, 도 2에서와 같이, 입력 패드(1)주변 일측에 N-Well(5)을 형성하고 상기 N-Well(5)내에 P+영역(6),N+영역(7)을 형성하여 다이오드(D3)(2)를 구성한 것이다.

이와 같은 종래 기술의 ESD 보호 회로는 입력 패드(1)에 고전압이 인가되면 저항에 의한 지연으로 피크(peak)값이 감소된다.

즉, 저항은 기생 커패시턴스와 함께 로우 패스 필터로 동작하게 된다.

낮은 전압(-)이 순간적으로 인가되면 다이오드(D3)(2)을 통해 접지 단자로 전압이 빠져나간다.

또한, 고전압(+)이 인가되면 필드 트랜지스터(D1)(3)를 통해 역시 접지 단자로 빠져나간다.

이러한 동작으로 내부 회로를 고전압으로 부터 보호할 수 있게 된다.

이러한 종래 기술의 ESD 보호 회로는 접지 라인만이 아니라 VDD 라인을 통해 고전압을 방전시킬 수 있어 순간적인 전압으로 부터 내부 회로에 가해지는 충격을 막을 수 있도록한 것이다.

이와 같은 종래 기술의 ESD 보호 회로는 다음과 같은 문제점이 있었다.

입력 보호 회로는 정전기 형태의 에너지를 흡수해야 하므로 과전류가 통과하는 경로의 레이 아웃 구성이 중요하다.

이는 콘택당 허용 전류의 시간 평균이 mA미만으로 주어지므로 과전류에 의한 ESD Fail이 쉽게 일어나기 때문이다.

즉, 종래 기술의 ESD 보호 회로에 있어서는 레이 아웃 구성시에 과전류가 유입되면서 금속층이 녹아 기판으로 흘러들어가는 것을 고려하지 않아 ESD Fail을 일으키는 문제가 있다.

이는 충분한 방전 경로를 형성하지 못한다는 것을 의미한다.

본 고안은 이와 같은 종래 기술의 ESD 보호 회로의 문제점을 해결하기 위한 것으로, 다이오드를 PAD를 중심으로 폐곡선 형태로 구성하여 방전 경로를 확장시키는데 적당하도록한 반도체 소자의 정전기 보호 장치를 제공하는데 그 목적이 있다.

도 1은 종래 기술의 반도체 소자의 ESD 보호 장치의 레이 아웃 구성 및 회로도

도 2는 종래 기술의 ESD 보호 장치의 단면 구성도

도 3a는 본 고안의 반도체 소자의 ESD 보호 장치의 레이 아웃 구성도

도 3b는 본 고안의 반도체 소자의 ESD 보호 장치의 회로 구성도

도 4는 본 고안의 ESD 보호 장치의 단면 구성도

도 5는 본 고안의 ESD 보호 장치의 다른 실시예를 나타낸 단면 구성도

도면의 주요부분에 대한 부호의 설명

31. 입력 패드 32. N-Well

33. N+ 영역 34. P+ 영역

35. LOCOS층 36. 게이트 전극

37a.37b. 소오스/드레인 38. 다이오드

39. 필드 게이트 트랜지스터 40. NMOS 트랜지스터

다이오드를 PAD를 중심으로 폐곡선 형태로 구성하여 방전 경로를 확장시키는데 적당하도록한 본 고안의 반도체 소자의 정전기 보호 장치는 입력 패드에 인가되는 고전압을 전원 전압 단자(VDD)에 연결 구성되는 다이오드를 통하여 1차 방전하는 ESD 보호 장치에 있어서, 반도체 기판상에 형성되는 LOCOS층상에 형성되는 입력 패드와,상기 입력 패드의 둘레에 폐곡선 형태로 형성되는 N-Well과,상기 N-Well내에 그와 동일 형태의 좁은 너비로 입력 패드의 둘레에 폐곡선 형태로 형성되는 P⁺영역과,상기 P⁺영역에 서로 분리 구성되어 제 1 상층 배선과 연결되는 복수개의 스루홀(TH1)과,상기 P⁺영역과 분리되어 N-Well내에 형성되는 N⁺영역과,상기 N⁺영역내에 서로 분리되어 형성되는 복수개의 스루홀(TH1)과,상기 N-Well과 입력 패드사이에 형성되어 제 2 상층 배선에 연결되는 복수개의 스루홀(TH2)을 포함하여 구성되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 고안의 ESD 보호 회로에 관하여 상세히 설명하면 다음과 같다.

도 3a는 본 고안의 반도체 소자의 ESD 보호 장치의 레이 아웃 구성도이고, 도 3b는 본 고안의 반도체 소자의 ESD 보호 장치의 회로 구성도이다.

도 3a는 본 고안의 ESD 보호 장치의 입력 패드(31)의 주변부에 구성되는 다이오드의 구성을 나타낸 것이다.

즉, 도 3a의 레이 아웃 구성은 도 3b에 나타낸 ESD 보호 회로의 다이오드(D3)(38)의 구성을 나타낸 것이다.

ESD 보호 회로는 입력 패드(31)와 내부 회로의 사이에 다음과 같이 구성된다.

입력 패드(31)에 연결되어 1차로 고전압을 방전시키기 위해 전원 전압 단자(VDD)에 연결 구성되는 다이오드(D3)(38)와, 고전압이 인가될 경우 접지 단자로 방전 경로를 형성하는 필드 게이트 트랜지스터(D1)(39),NMOS 트랜지스터(D2)(40)로 이루어진다.

여기서, 상기의 다이오드(D3)(38)는 도 3a에서와 같이 구성된다.

먼저, 반도체 기판상에 형성되는 LOCOS층(35)과, 상기 LOCOS층(35)상에 형성되는 입력 패드(31)와, 상기 입력 패드(31)의 둘레에 폐곡선 형태로 형성되는 N-Well(32)과, 상기 N-Well(32)내에 N-Well(32)과 동일 형태로 그 보다 좁은 너비로 입력 패드(31)의 둘레에 폐곡선 형태로 형성되는 P⁺영역(34)과, 상기 P⁺영역(34)에 서로 분리 구성되어 제 1 상층 배선과 연결되는 복수개의 스루홀(TH1)과, 상기 P⁺영역(34)과 분리되어 N-Well(32)내에 P⁺영역(34)보다 입력 패드(31)에 먼쪽에 형성되는 N⁺영역(33)과, 상기 N⁺영역(33)내에 서로 분리되어 형성되는 복수개의 스루홀(TH1)과, 상기 N-Well(32)과 입력 패드(31)사이에 형성되어 제 2 상층 배선에 연결되는 복수개의 스루홀(TH2)을 포함하여 구성된다.

여기서, N-Well(32)의 중앙을 따라 형성되는 소자 격리층에 의해 서로 분리되는 P⁺영역(34)과 N⁺영역(33)은 입력 패드(31)쪽에 P⁺영역(34)이 형성된다.

이와 같은 다이오드 구성을 갖는 본 고안의 정전기 보호 회로의 단면 구성은 다음과 같다.

도 4는 본 고안의 ESD 보호 장치의 단면 구성도이다.

반도체 기판의 표면내에 소자 격리층(35)이 형성되고, 소자 격리층상에 형성되는 입력 패드(31)와, 입력 패드(31)의 둘레에 형성되는 N-Well(32)과, N-Well(32)내에 형성되는P⁺영역(34)과, 상기 P⁺영역(34)과 분리되어 입력 패드(31)의 먼쪽으로 N-Well(32)내에 형성되는 N⁺영역(33)으로 구성된다.

그리고 도 5는 본 고안의 ESD 보호 장치의 다른 실시예를 나타낸 단면 구성도로써, N-Well(32)의 중앙을 따라 형성되어 P⁺영역(34)과 N⁺영역(33)을 분리하기 위한 소자 격리층(35) 대신에 게이트 전극(36)을 형성하고 양측에 고농도 N형 불순물을 주입하여 소오스/드레인(37a)(37b)을 형성한 것이다.

이는 다이오드 컨넥션을 이용한 경우를 나타낸 것으로 입력 패드(31)의 주변에 트랜지스터를 구성한 것을 나타낸 것이다.

이러한 본 고안의 정전기 보호 장치는 외부에서 인가되는 고전압을 칩내의 여러 배선으로 분산하여 방전되도록 한다.

패드를 둘러싸도록 ESD 보호 회로를 구성하여 여러 방향으로 방전 경로가 형성되도록 한것이다.

이와 같은 본 고안의 반도체 소자의 정전기 보호 장치는 다음과 같은 효과가 있다.

메모리 소자의 대용량화에 따라 파워 라인의 최소 패턴 치수도 감소하여 칩내의 각종 배선 특히, 접지 라인의 전류 전달 특성이 감소하는 것에 따라 적절한 ESD보호 특성을 갖지 못하는데 비하여 본 고안은 방전 경로를 다방향으로 구성하여 ESD에 의한 소자 파괴를 적절하게 막는 효과가 있다.

Claims (3)

1. 입력 패드에 인가되는 고전압을 전원 전압 단자(VDD)에 연결 구성되는 다이오드를 통하여 1차 방전하는 ESD 보호 장치에 있어서,

   반도체 기판상에 형성되는 LOCOS층상에 형성되는 입력 패드와,

   상기 입력 패드의 둘레에 폐곡선 형태로 형성되는 N-Well과,

   상기 N-Well내에 그와 동일 형태의 좁은 너비로 입력 패드의 둘레에 폐곡선 형태로 형성되는 P⁺영역과,

   상기 P⁺영역에 서로 분리 구성되어 제 1 상층 배선과 연결되는 복수개의 스루홀(TH1)과,

   상기 P⁺영역과 분리되어 N-Well내에 형성되는 N⁺영역과,

   상기 N⁺영역내에 서로 분리되어 형성되는 복수개의 스루홀(TH1)과,

   상기 N-Well과 입력 패드사이에 형성되어 제 2 상층 배선에 연결되는 복수개의 스루홀(TH2)을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 정전기 보호 장치.
2. 제 1 항에 있어서, 여기서, N-Well의 중앙을 따라 형성되는 소자 격리층에 의해 서로 분리되는 P⁺영역과 N⁺영역은 입력 패드쪽에 P⁺영역이 형성되는 것을 특징으로 하는 반도체 소자의 정전기 보호 장치.
3. 제 1 항에 있어서, N-Well의 중앙을 따라 형성되어 P⁺영역과 N⁺영역을 분리하기 위한 소자 격리층 대신에 게이트 전극이 형성되고 양측에 고농도 N형 불순물을 주입하여 소오스/드레인을 형성되는 것을 특징으로 하는 반도체 소자의 정전기 보호 장치.