KR100885829B1 - 반도체 디바이스 및 보호 회로 - Google Patents

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Abstract

입/출력 단자 (I/O) 의 보호 회로에서, 3 가지 유형의 PNP 바이폴라 트랜지스터가 포함된다. 제 1 PNP 형 바이폴라 트랜지스터 (10A) 에서, 그 이미터는 입/출력 단자 (I/O) 에 접속되고, 그 베이스는 고-전위 전원 공급 단자 (VDD) 에 접속되고, 그 컬렉터는 저-전위 전원 공급 단자 (VSS) 에 접속된다. 제 2 PNP 형 바이폴라 트랜지스터 (10B) 에서, 그 이미터는 입/출력 단자 (I/O) 에 접속되고, 그 베이스 및 컬렉터는 고-전위 전원 공급 단자 (VDD) 에 접속된다. 제 3 PNP 형 바이폴라 트랜지스터 (10C) 에서, 그 이미터는 저-전위 전원 공급 단자 (VSS) 에 접속되고, 그 베이스 및 컬렉터는 고-전위 전원 공급 단자 (VDD) 에 접속된다.
웰, 이미터 확산층, 컬렉터 확산층, 베이스 확산층, PNP 바이폴라 트랜지스터

Description

반도체 디바이스 및 보호 회로{SEMICONDUCTOR DEVICE AND PROTECTION CIRCUIT}
본 발명은 정전기 방전 손상 보호 회로를 가지는 반도체 디바이스 및 보호 회로에 관한 것이다.
일반적으로, 반도체 디바이스의 MOS 유형 반도체 소자는 정전기 방전 손상 (ESD; electrostatic discharge damage) 이 그 내부에서 쉽게 유발되는 결점을 가진다. ESD 는, 대전된 인간의 몸, 기계, 패키지 등의 전기적 충전이 반도체 디바이스를 통해서 방전될 때 반도체 디바이스의 내부 회로를 훼손하는 현상이다. ESD 에 대한 저항을 증가시키기 위해, 통상, 정전기 방전 손상 보호 회로 (정전기 방전 손상 보호 소자) 가 그 입력 단자 또는 출력 단자 (이하, "입/출력 단자" 로 지칭) 에서 반도체 디바이스 내부에 제공된다. 이러한 반도체 디바이스에서, 비용 삭감을 달성하기 위해, 최소 크기의 정전기 방전 손상 보호 회로가 요구된다.
종래 예 1
다음으로, 공지의 반도체 디바이스가 도면을 참조하여 설명된다. 도 5 는 종래 예 1 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으 로 도시하는 등가 회로도이다. 도 6a 는 종래 예 1 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 나타내는 부분 평면도이고, 도 6b 는 A 와 A' 사이의 단면도이다. 또한, 종래 예 1 은 일본 특허 공개 공보 제 2001-223277 호에 설명된 일 예이다.
도 5 를 참조하면, 내부 소자에 접속된 입/출력 단자 (102) 의 보호 회로는 PNP 형 바이폴라 트랜지스터 (110) 로 구성된다. PNP 형 바이폴라 트랜지스터 (110) 에서, 그 이미터는 입/출력 단자 (102) 에 접속되고, 그 베이스는 고-전위 전원 공급 단자 (103) 에 접속되고, 그 컬렉터는 저-전위 전원 공급 단자 (104) 에 접속된다. PNP 형 바이폴라 트랜지스터 (110) 의 베이스와 이미터 사이에는 기생 다이오드 (107) 가 배치되고, 베이스와 고-전위 전원 공급 단자 (103) 사이에는 기생 저항 (108) 이 배치된다.
도 6 을 참조하면, PNP 형 바이폴라 트랜지스터 (도 5 의 110) 가 형성된 영역 내에, N 웰 (235) 이 P 유형 반도체 기판 (201) 내부에 형성된다. N 웰 (235) 이 형성된 영역에서는, 줄무늬 형상인 복수의 개구를 가지는 분리 산화막 (205) 이 N 웰 (235) 상에 형성된다. N 웰 (235) 의 표면에는, 고농도의 불순물이 도입된 고농도 N 유형 베이스 (212), 고농도 P 유형 이미터 (211), 고농도 P 유형 컬렉터 (213), 고농도 P 유형 이미터 (211), 및 고농도 N 유형 베이스 (212) 가 이 순서대로 형성된다. 고농도 N 유형 베이스 (212), 고농도 P 유형 이미터 (211), 고농도 P 유형 컬렉터 (213) 는 각각 분리 산화막 (205) 에 의해 분리된다. 고농도 P 유형 이미터 (211) 는 입/출력 단자 (202) 에 접속된다. 고농도 P 유형 컬렉터 (213) 는 저-전위 전원 공급 배선 (204) 에 접속된다. 고농도 N 유형 베이스 (212) 는 고-전위 전원 공급 배선 (203) 에 접속된다.
종래 예 1 의 보호 회로의 경우, 저-전위 전원 공급 단자 (104) 에 대한 입/출력 단자 (102) 에 플러스 ESD 써지가 인가될 때, PNP 형 바이폴라 트랜지스터 (110) 의 스냅백 (snapback) 동작을 통해, 입/출력 단자 (102) 에 접속된 이미터 (고농도 P 유형 이미터 211) 로부터 저-전위 전원 공급 단자 (104) 에 접속된 컬렉터 (고농도 P 유형 컬렉터 213) 로 전류가 흐르고, 이에 따라, 내부 소자 (106) 가 이 전류에 의해 보호된다. 한편, 고-전위 전원 공급 단자 (103) 에 대한 입/출력 단자 (102) 로 마이너스 ESD 써지가 인가되고, PNP 형 바이폴라 트랜지스터 (110) 의 기생 다이오드 (107) 의 브레이크다운 (breakdown) 동작을 통해, 입/출력 단자 (102) 에 접속된 이미터 (고농도 P 유형 이미터 211) 로부터 고-전위 전원 공급 단자 (103) 에 접속된 베이스 (고농도 N 유형 베이스 212) 로 전류가 흐르고, 이에 따라, 내부 소자 (106) 가 이 전류에 의해 보호된다.
종래 예 2
도 7 은 종래 예 2 에 따른 반도체 디바이스의 등가 회로도이다. 도 8 은 종래 예 2 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 나타내는 부분 평면도이고, 도 9 는 도 8 의 B 와 B' 사이의 단면도이다. 또한, 종래 예 2 는, 종래 예 1 과 쉽게 비교하기 위해, NPN 형 바이폴라 트랜지스터로부터 변화된 PNP 형 바이폴라 트랜지스터를 나타내는, 일본 특허 공개 공보 평 10-150109 호에 개시된 보호 회로에 대한 예이다.
도 7 을 참조하면, 내부 회로 (307) 에 접속된 입/출력 단자 (301) 의 보호 회로 (보호 소자 308) 는 PNP 바이폴라 트랜지스터로 구성된다. 보호 소자 (308) 의 이미터는 입/출력 단자 (301) 에 접속되고, 그 베이스 및 컬렉터는 고-전위 전원 공급 단자 (304) 에 접속된다. 또한, 도면에는 도시되어 있지 않지만, 베이스와 고-전위 전원 공급 단자 (304) 사이에 기생 저항이 배치된다.
도 8 및 도 9 를 참조하면, 보호 소자 (도 7 에서 308) 가 형성된 영역에서는, P 기판 (311) 에 N 웰 (311a) 이 형성된다. N 웰 (311a) 이 형성된 영역에는, 매트릭스 상으로 배열된 복수의 정사각형의 개구를 가지는 필드 산화막 (312) 이 N 웰 (311a) 상에 형성된다. 필드 산화막 (312) 의 개구 내부의 N 웰 (311a) 의 표면상에, 고농도의 불순물이 도입된 P+ 확산층 (302) 이 형성된다. P+ 확산층 (302) 에서, 이미터 (302a) 는 입/출력 단자 (301) 에 접속된다. P+ 확산층 (302) 에서, 컬렉터 (302b) 는 고-전위 전원 공급 단자 (304) 에 접속된다. 이미터 (302a) 는 각각의 컬렉터 (302b) 의 4 개의 쿼터에 배치되고, 컬렉터 (302b) 는 각각의 이미터 (302a) 의 4 개의 쿼터에 배치된다. 이미터 (302a) 및 컬렉터 (302b) 는 필드 산화막 (312) 에 의해 각각 분리된다. 또한, 베이스가 될 N 웰 (311a) 은 N+ 확산층 (도면에 미도시) 을 통해서 고-전위 전원 공급 단자 (304) 에 접속된다.
종래 예 2 의 보호 회로의 경우, 마이너스 ESD 써지가 고-전위 전원 공급 단자 (304) 에 대한 입/출력 단자 (301) 로 인가되고, 보호 소자 (308) 의 브레이크다운 현상 또는 펀치쓰루 (punch-through) 현상을 통해서, 입/출력 단자 (301) 에 접속된 이미터 (302a) 로부터 고-전위 전원 공급 단자 (304) 에 접속된 베이스 (N 웰 311a) 또는 컬렉터 (302b) 로 전류가 흐르며, 이 전류에 의해 내부 회로 (307) 가 보호된다. 한편, 고-전위 전원 공급 단자 (304) 에 대한 입/출력 단자 (301) 로 플러스 ESD 써지가 인가될 때, 보호 소자 (308) 의 N 웰과 P+ 확산층 사이의 기생 다이오드의 순방향 동작에 의해, 이미터 (302a) 로부터 고-전위 전원 공급 단자 (304) 에 접속된 베이스 (N 웰 311a) 로 전류가 흐르고, 이 전류에 의해 내부 회로 (307) 가 보호된다.
여기서, 종래 예 1 과 종래 예 2 사이의 차이점이 설명된다. 첫 번째 차이점은 보호 회로의 배선 구성이다. 종래 예 1 에서, PNP 형 바이폴라 트랜지스터 (도 5 에서 110) 의 고농도 P 유형 컬렉터 (도 6 에서 213) 는 저-전위 전원 공급 배선 (도 6 에서 204) 에 접속되고, 종래 예 2 에서, 보호 소자 (도 7 에서의 308; PNP 형 바이폴라 트랜지스터) 의 컬렉터 (도 9 에서의 302b) 는 베이스가 되는 N 웰 (311a) 와 동일한 고-전위 전원 공급 단자 (304) 에 접속된다.
두 번째 차이점은 PNP 형 바이폴라 트랜지스터의 평면 구성이다. 종래 예 1 에서, PNP 형 바이폴라 트랜지스터 (도 5 에서 110) 의 복수의 고농도 P 유형 이미터 (도 6 에서 211) 및 고농도 P 유형 컬렉터 (도 6 에서 213) 는 줄무늬 형상으로 일 방향으로 교대로 배치되고, 종래 예 2 에서, 보호 소자 ((도 7 에서 308; PNP 형 바이폴라 트랜지스터) 의 이미터 (도 9 에서 302a) 및 컬렉터 (도 9 에서 302b) 는 정사각형 형상으로 되고, 이미터 (도 9 에서 302a) 는 각각의 컬렉터 (도 9 에서 302b) 의 4 개의 쿼터에 배치되며, 컬렉터 (도 9 에서 302b) 는 각각의 이 미터 (도 9 에서 302a) 의 4 개의 쿼터에 배치된다.
세 번째 차이점은 그 동작 및 효과이다. 종래 예 1 에서, PNP 형 바이폴라 트랜지스터 (도 5 에서 110) 의 기생 다이오드 (도 5 에서 107) 의 브레이크다운 동작을 통해, 단일 PNP 형 바이폴라 트랜지스터 (도 5 에서 110) 를 사용하여 고-전위 전원 공급 단자 (도 5 에서 103) 에 대한 ESD 써지로부터 내부 소자 (도 5 에서 106) 가 보호되고, 고-전위 전원 공급 단자 (도 5 에서 103) 측에 대한 ESD 써지 및 저-전위 전원 공급 단자 (도 5 에서 104) 측에 대한 ESD 써지의 양쪽 모드에 대한 정전기 방전 손상 브레이크다운이 예방될 수 있다. 한편, 종래 예 2 에서는, 이미터 (도 9 에서 302a) 로부터 흐르는 전류 경로의 4 개의 방향이 있고, 이에 따라, 보호 소자는 동일한 영역에 의해 약 2 배의 ESD 써지 구동 성능을 가진다 (1/2 크기의 보호 소자 (도 7 에서 308) 를 사용하여 ESD 브레이크다운을 방지할 수 있다).
종래 예 1 의 경우, 고-전위 전원 공급 단자 (도 5 에서 103) 에 대한 입/출력 단자로 마이너스 ESD 가 인가될 때, 고농도 P 유형 컬렉터 (도 6 에서 213) 는 ESD 써지가 흐르는 경로로서 작용하지 않고, 고-전위 전원 공급부와 입/출력 단자 사이의 기생 다이오드 (도 5 에서 107) 에 의한 방전은 그 다이오드의 브레이크다운 전류로 인해 큰 전류값을 가질 수 없고, 유동하는 전류 값은 기생 베이스 (웰) 저항이 직렬로 삽입되기 때문에 더 제한되고, 그로 인해, 모드의 ESD 저항이 작게 되는 가능성을 초래한다. 이러한 이유로, 고-전위 전원 공급 단자 (도 5 에서 103) 에 기초하여 정전기 방전 손상을 지정하기 위해, PNP 형 바이폴라 트랜지스터 (도 5 에서 110) 의 보호 회로의 레이아웃 크기가 매우 크게 확대될 필요가 있지만, 그 결과, LSI 의 확대된 칩 사이즈로 인한 비용 증가의 문제가 있다.
종래 예 2 의 경우, 저-전위 전원 공급 (접지; 도면에는 미도시) 에 기초하여 입/출력 단자 (도 7 에서 301) 로 ESD 써지가 입력될 때, 입/출력 단자 (도 7 에서 301) 와 저-전위 전원 공급부 (접지) 사이에서 직접 ESD 써지를 흡수하기 위한 보호 회로가 없기 때문에, 저-전위 전원 공급 (접지) 에 기초한 ESD 저항이 약하다는 문제가 있다. 이러한 이유로, 저-전위 전원 공급 (접지) 에 기초하여 ESD 를 지정하기 위해, 입/출력 단자 (도 7 에서 301) 와 저-전위 전원 공급부 (접지) 사이에 큰 크기의 ESD 보호 소자가 요구된다. ESD 보호 소자가 각각의 입/출력 단자 (도 7 에서 301) 에 부가되지만, LSI 칩 크기는 매우 커지고, 이는, 증 가된 비용을 초래한다.
또한, 종래 예 2 의 경우, P+ 확산층 (302) 의 유닛 주변에 확산층이 형성되지 않은 지그재그 형상의 데드 스페이스 (dead space) 가 있다. 이 경우, ESD 저항을 강화시키기 위해, PNP 형의 바이폴라 트랜지스터의 보호 회로의 레이아웃 크기가 크게 확대되는 경우, 데드 스페이스는 증가하고, 디바이스의 칩 크기는 확대될 것이며, 그로 인해, 비용 증가의 문제를 초래한다.
또한, 종래 예 2 의 경우, 도면에 도시되어 있지 않지만, 배선 레이아웃의 디바이스로서, P+ 확산층 (302) 에 각각 접속된 입력 배선 (305) 및 출력 배선 (306) 상에 컨택트 비아 (contact via) 를 형성함으로써 레이아웃이 수행되는 경우, PNP 형 바이폴라 트랜지스터 상에 입력 배선 (305) 과 출력 배선 (306) 에 접속된 상부층 배선이 고려될 수 있다. 그러나, 이러한 경우, 베이스에 대한 배선이 입력 배선 (305) 및 출력 배선 (306) 에 접속된 상부층 배선과 동일한 층상에 형성될 수 없기 때문에, PNP 형 바이폴라 트랜지스터가 형성된 범위의 외부에 베이스에 대한 배선의 배열이 선택되거나, 또는, 입력 배선 (305) 및 출력 배선 (306) 에 접속된 상부층 배선보다 더욱 높은 층 상의 배선의 배열이 선택될 수도 있다. PNP 형 바이폴라 트랜지스터가 형성되는 범위의 외부에 베이스에 대한 배선이 배치되는 경우, ESD 써지의 경로가 되는 베이스에 대한 배선은 두꺼운 배선 폭을 가지도록 요구되고, 이에 따라, 배선에 대한 공간으로 인해 칩 크기가 크다는 문제가 초래된다. 또한, PNP 형 바이폴라 트랜지스터가 형성되는 범위의 외부에 베이스에 대한 배선을 배치하는 경우와 비교하여, 입력 배선 (305) 과 출력 배선 (306) 에 접속된 상부층 배선보다 더 높은 층 상에 배선이 배치되는 경우, 상부층 배선보다 더 높은 층 상에 배선을 형성하기 위한 단계와 컨택트 비아를 형성하기 위한 단계의 모두 2 개의 단계가 부가되고, 생산 단계는 길어졌으며, 따라서, 비용 및 생산 일수의 증가가 문제점이 된다.
본 발명의 해결되어야 할 주요 문제점은 최소한으로 작은 ESD 보호 소자를 사용함으로써 ESD 브레이크다운을 예방해야 한다는데 있다.
본 발명의 제 1 양태에서, 반도체 디바이스는 입/출력 단자의 보호 회로가 배치된 영역 내에 형성된 웰 (well), 및 이 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 이미터 확산층; 상기 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 제 1 컬렉터 확산층; 상기 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 제 2 컬렉터 확산층; 상기 웰 상에 형성되고 상기 웰의 도전형과 동일한 도전형을 가지는 베이스 확산층; 이미터 확산층, 제 1 컬렉터 확산층, 제 2 컬렉터 확산층, 및 베이스 확산층각각을 분리하는 절연층을 포함한다. 이미터 확산층, 제 1 컬렉터 확산층, 및 베이스 확산층은 제 1 바이폴라 트랜지스터를 구성하고; 이미터 확산층, 제 2 컬렉터 확산층, 및 베이스 확산층은 제 2 바이폴라 트랜지스터를 구성하고; 제 1 컬렉터 확산층, 제 2 컬렉터 확산층, 및 베이스 확산층은 제 3 바이폴라 트랜지스터를 구성하고, 이미터 확산층은 입/출력 단자에 전기적으로 접속되고, 제 1 컬렉터 확산층들은 제 1 전원 공급 단자에 전기적으로 접속되며; 제 2 컬렉터 확산층 및 베이스 확산층은 제 2 전원 공급 단자에 전기적으로 접속된다. 상기 이미터 확산층 및 상기 제 1 컬렉터 확산층은 도트 형태로 로우 방향 및 컬럼 방향으로 교대로 배치되고, 상기 제 2 컬렉터 확산층은 도트 형태로 각 로우에 하나, 제 1 로우에 일단이, 그리고 상기 제 1 로우에 인접한 제 2 로우에 타단이 배치되고 소정의 이미터 확산층에 인접하여 배치된다. 상기 베이스 확산층은 상기 이미터 확산층, 상기 제 1 컬렉터 확산층, 및 상기 제 2 컬렉터 확산층의 주변에 줄무늬 형태로 배치된다. 상기 이미터 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고, 상기 입/출력 단자에 전기적으로 접속된 제 1 배선, 상기 제 1 컬렉터 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고, 상기 제 1 전원 공급 단자에 전기적으로 접속된 제 2 배선 및 상기 제 2 컬렉터 확산층 및 상기 베이스 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고 상기 제 2 전원 공급 단자에 전기적으로 접속된 제 3 배선을 포함하고, 상기 제 1 배선, 상기 제 2 배선 및 상기 제 3 배선은 동일한 배선 층에 형성된다. 컨택트 비아를 통해서, 상기 제 3 배선에 전기적으로 접속되고 상기 제 2 전원 공급 단자에 전기적으로 접속되는 제 4 배선 및 컨택트 비아를 통해서, 상기 제 2 배선에 전기적으로 접속되고 상기 제 1 전원 공급 단자에 전기적으로 접속된 제 5 배선을 포함하고, 상기 제 4 배선과 상기 제 5 배선은 동일한 배선 층에 형성된다. 상기 제 1 전원 공급 단자는 저 전위 전원 공급 단자이고, 상기 제 2 전원 공급 단자는 고 전위 전원 공급 단자이다.
본 발명의 제 2 양태에서, 보호 회로는 PNP 바이폴라 트랜지스터의 3 가지 유형을 포함한다. PNP 바이폴라 트랜지스터의 3 가지 유형 중, 제 1 PNP 형 바이폴라 트랜지스터에서, 그 이미터는 입/출력 단자에 접속되고, 그 베이스는 제 2 전원 공급 단자에 접속되고, 그 컬렉터는 제 1 전원 공급 단자에 접속되며; 제 2 PNP 형 바이폴라 트랜지스터에서, 그 이미터는 입/출력 단자에 접속되고, 그 베이스 및 컬렉터는 제 2 전원 공급 단자에 접속되며; 및, 제 3 PNP 형 바이폴라 트랜지스터에서, 그 이미터는 제 1 전원 공급 단자에 접속되고, 그 베이스 및 컬렉터는 제 2 전원 공급 단자에 접속된다. 상기 제 1 전원 공급 단자는 저 전위 전원 공급 단자이고, 상기 제 2 전원 공급 단자는 고 전위 전원 공급 단자이다.
삭제
본 발명에 따르면, 보호 회로의 레이아웃 크기를 확대하지 않고도 높은 ESD 저항 정전기 방전 손상 보호 디바이스가 달성될 수 있다. 또한, 충분한 보호 기능이 회로만을 이용함으로써 모든 정전기 방전 손상 모드에 대해 달성될 수 있고, 추가적인 보호 회로가 요구되지 않는다. 결과적으로, 낮은 비용 (칩 크기 축소) 및 높은 신뢰도가 달성될 수 있다.
제 1 실시형태
다음으로, 제 1 실시형태에 따른 반도체 디바이스가 도면을 참조하여 설명된다. 도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로를 개략적으로 도시하는 등가 회로도이다. 도 2 는 본 발명의 제 1 실시형태에 따 른 반도체 디바이스의 보호 회로의 구성을 도시하는 평면도이다. 도 3 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로의 구성을 도시하는 도 2 에서의 A 와 A' 사이의 단면도이다. 도 4 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로의 구성을 도시하는 도 2 의 B 와 B' 사이의 단면도이다.
도 1 을 참조하면, 입/출력 단자 (I/O) 의 보호 회로는 PNP 바이폴라 트랜지스터의 3 가지 종류, 즉, 제 1 PNP 형 바이폴라 트랜지스터 (10A), 제 2 PNP 형 바이폴라 트랜지스터 (10B), 및 제 3 PNP 형 바이폴라 트랜지스터 (10C) 로 구성된다. 제 1 PNP 형 바이폴라 트랜지스터 (10A) 및 제 2 PNP 형 바이폴라 트랜지스터 (10B) 는 nA 대 nB 의 비율 (도 2 에서 4 대 1 의 비율) 로 구성된다. 제 1 PNP 형의 바이폴라 트랜지스터 (10A) 에서, 그 이미터 (E) 는 입/출력 단자 (I/O) 에 접속되고, 그 베이스 (B) 는 고-전위 전원 공급 단자 (VDD) 에 접속되고, 그 컬렉터 (C) 는 저-전위 전원 공급 단자 (VSS) 에 접속된다. 제 2 PNP 형 바이폴라 트랜지스터 (10B) 에서, 그 이미터 (E) 는 입/출력 단자 (I/O) 에 접속되고, 그 베이스 (B) 및 컬렉터 (C) 는 고-전위 전원 공급 단자 (VDD) 에 접속된다. 제 3 PNP 형 바이폴라 트랜지스터 (10C) 에서, 그 이미터 (E) 는 저-전위 전원 공급 단자 (VSS) 에 접속되고, 그 베이스 (B) 및 컬렉터 (C) 는 고-전위 전원 공급 단자 (VDD) 에 접속된다. PNP 바이폴라 트랜지스터 (10A 및 10B) 의 베이스 (B) 와 고-전위 전원 공급 단자 (VDD) 사이의 배선 상에 기생 저항 (11) 이 존재한다. 내부 회로 (12) 는 입/출력 단자 (I/O), 고-전위 전원 공급 단자 (VDD), 및 저-전위 전원 공급 단자 (VSS) 에 각각 접속된다.
도 2 내지 도 4 를 참조하면, PNP 바이폴라 트랜지스터 (10A, 10B 및 10C) 가 형성된 영역 내의 P 유형 반도체 기판 (21) 에 N 웰 (22) 이 형성된다. N 웰 (22) 이 형성된 영역 상부에 분리 절연막 (23) 이 형성된다. 분리 절연막 (23) 은 N 웰 (22) 상의 매트릭스를 이루는 복수의 점 형상 (도 2 에서 정방형 형상) 의 제 1 개구 (P+ 확산층 (24C1, 24C2 및 24E) 이 각각 형성된 부분), 및 제 1 개구를 둘러싸도록 배치된 복수의 제 2 줄무늬 형상 (프레임 형상) 개구 (N+ 확산층 (24B) 이 형성된 부분) 를 포함한다. 분리 절연막 (23) 의 제 1 개구의 N 웰 (22) 의 표면상에서, 고농도 P 유형 불순물이 도입된 P+ 확산층 (24C1, 24C2 및 24E) 이 형성된다.
P+ 확산층 (24E) 및 P+ 확산층 (24C1) 은 로우 (row) 방향 및 컬럼 (column) 방향으로 교대로 배치된다. P+ 확산층 (24C2) 에 관하여, P+ 확산층 (24E) 에 인접하게 도 2 의 홀수 로우의 좌측 말단 및 도 2 의 짝수 로우의 우측 말단의 각각의 로우에 하나의 층이 존재하도록, P+ 확산층 (24C2) 이 배치된다. P+ 확산층 (24E) 은 그 주위를 제외한 P+ 확산층 (24C1) 의 4 개의 쿼터에 배치되고, P+ 확산층 (24C1) 은 그 주위를 제외한 P+ 확산층 (24E) 의 4 개의 쿼터에 배치된다. P+ 확산층 (24E) 은 이미터가 되고, P+ 확산층 (24C1 및 24C2) 은 컬렉터가 된다. 분리 절연막 (23) 의 제 2 개구에서 N 웰 (22) 의 표면상에, 고농도 N 유형 불순물이 도입된 N+ 확산층 (24B) 이 형성된다. 이 N+ 확산층 (24B) 은 베이스가 된다.
P+ 확산층 (24E), P+ 확산층 (24C1 및 24C2), 및 N+ 확산층 (24B) 은 분리 절연막 (23) 에 의해 각각 분리된다. P+ 확산층 (24E) 은 컨택트 플러그 (26) 를 통해서 입/출력 단자 (I/O) 에 접속된 배선 (27b) 에 전기적으로 접속된다. P+ 확산층 (24C1 및 24C2) 내에, 컨택트 플러그 (26) 를 통해서 배선 (27c) 에 전기적으로 접속된 P+ 확산층 (24C1) 및 컨택트 플러그 (26) 를 통해서 배선 (27a) 에 전기적으로 접속된 P+ 확산층 (24C2) 이 있다. P+ 확산층 (24C1) 은 컨택트 플러그 (26), 배선 (27c), 컨택트 비아 (29), 및 배선 (30b) 을 통해서 저-전위 전원 공급 단자 (VSS) 에 전기적으로 접속된다. P+ 확산층 (24C2) 은 컨택트 플러그 (26), 배선 (27a), 컨택트 비아 (29), 및 배선 (30a) 을 통해서 고-전위 전원 공급 단자 (VDD) 에 전기적으로 접속된다. P+ 확산층 (24C1) 과 P+ 확산층 (24C2) 의 갯수의 비율은 도 2 에서 3 대 1 이다. N+ 확산층 (24B) 은 컨택트 플러그 (26), 배선 (27a), 컨택트 비아 (29), 배선 (30a) 을 통해서 고-전위 전원 공급 단자 (VDD) 에 전기적으로 접속된다.
P+ 확산층 (24E), P+ 확산층 (24C1 및 24C2), 및 N+ 확산층 (24B) 을 포함하는 분리 절연막 (23) 상에, 층간 절연막 (25) 이 형성된다. 층간 절연막 (25) 에서, P+ 확산층 (24E), P+ 확산층 (24C1 및 24C2), 및 N+ 확산층 (24B) 과 각각 소통하는 준비된 홀 (hole) 들이 형성된다. 층간 절연막 (25) 의 준비된 홀 내에, 텅스텐 등으로 만들어진 컨택트 플러그 (26) 가 매몰된다. 배선 (27a, 27b, 및 27c) 은 컨택트 플러그 (26) 를 포함하는 층간 절연막 (25) 상의 소정의 위치에 형성된다. 배선 (27a) 은 컨택트 플러그 (26) 를 통해서 P+ 확산층 (24C2) 및 N+ 확산층 (24B) 에 전기적으로 접속되고, 컨택트 비아 (29) 를 통해서 고-전위 전원 공급 단자 (VDD) 에 접속된 배선 (30a) 에 전기적으로 접속된다. 배선 (27b) 은 컨택트 플러그 (26) 를 통해 P+ 확산층 (24E) 에 전기적으로 접속되고, 입출력 단자 (I/O) 에 접속된다. 배선 (27c) 은 컨택트 플러그 (26) 를 통해서 P+ 확산층 (24C1) 에 전기적으로 접속되고, 컨택트 비아 (29) 를 통해서 저-전위 전원 공급 단자 (VSS) 에 접속된 배선 (30b) 에 전기적으로 접속된다.
배선 (27a, 27b 및 27c) 을 포함하는 층간 절연막 (25) 상에, 층간 절연막 (28) 이 형성된다. 층간 절연막 (28) 에서, 각각의 배선 (27a, 27b 및 27c) 과 소통하는 준비된 홀이 형성된다. 층간 절연막 (28) 의 준비된 홀 내부에, 텅스텐 등으로 만들어진 컨택트 비아 (29) 들이 매몰된다. 배선 (30a 및 30b) 은 컨택트 비아 (29) 를 포함하는 층간 절연막 (28) 상의 소정의 위치에 형성된다. 배선 (30a) 은 컨택트 비아 (29) 를 통해서 배선 (27a) 에 전기적으로 접속되고, 고-전위 전원 공급 단자 (VDD) 에 전기적으로 접속된다. 배선 (30b) 은 컨택트 비아 (29) 를 통해서 배선 (27c) 에 전기적으로 접속되고, 저-전위 전원 공급 단자 (VSS) 에 전기적으로 접속된다.
여기서, P+ 확산층 (24C1; 컬렉터), N+ 확산층 (24B; 베이스), 및 P+ 확산층 (24E; 이미터) 가 제 1 PNP 형 바이폴라 트랜지스터 (10A) 를 구성한다. P+ 확산층 (24C2; 컬렉터), N+ 확산층 (24B; 베이스), 및 P+ 확산층 (24E; 이미터) 은 제 2 PNP 바이폴라 트랜지스터 (10B) 를 구성한다. P+ 확산층 (24C1; 이미터), N+ 확산층 (24B; 베이스), 및 P+ 확산층 (24C2; 컬렉터) 은 제 3 PNP 형 바이폴라 트랜지스터 (10C) 를 구성한다. 또한, P+ 확산층 (24C1) 이 제 1 PNP 형 바이폴라 트랜지스터 (10A) 에서 컬렉터로서 기능한다고 할지라도, 이는, 제 3 PNP 형 바이폴라 트랜지스터 (10C) 내에서 이미터로 기능한다.
전술한 바와 같이, 서로 다른 컴포넌트 (10A, 10B 및 10C) 를 접촉시키는 3 가지 유형의 PNP 바이폴라 트랜지스터는 하나의 N 웰 (22) 영역 내에 형성된다.
다음으로, 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 동작이 설명된다.
제 1 실시형태의 경우, 플러스 ESD 써지가 저-전위 전원 공급 단자 (VSS) 에 대한 입/출력 단자 (I/O) 에 인가될 때, 제 1 PNP 형 바이폴라 트랜지스터 (10A) 의 스냅백 동작에 의해, 써지 전류는 입/출력 단자 (I/O) 에 접속된 P+ 확산층 (24E; 이미터) 으로부터 저-전위 전원 공급 단자 (VSS) 에 접속된 P+ 확산층 (24C1; 컬렉터) 으로 흐른다. 제 1 PNP 형 바이폴라 트랜지스터 (10A) 를 통한 써지 전류의 흐름에 의해, 내부 회로 (12) 가 보호된다.
한편, 마이너스 ESD 써지가 저-전위 전원 공급 단자 (VSS) 에 대한 입/출력 단자 (I/O) 에 인가될 때, 제 1 PNP 형 바이폴라 트랜지스터 (10A) 의 스냅백 동작에 의해, 마이너스 써지 전류가 입/출력 단자 (I/O) 에 접속된 P+ 확산층 (24E; 이미터) 으로부터 저-전위 전원 공급 단자 (VSS) 에 접속된 P+ 확산층 (24C1; 컬렉터) 으로 흐른다. 제 1 PNP 형 바이폴라 트랜지스터 (10A) 를 통한 써지 전류의 흐름으로 인해, 내부 회로 (12) 가 보호된다.
다음으로, 플러스 ESD 써지는 고-전위 전원 공급 단자 (VDD) 에 대한 입/출 력 단자 (I/O) 에 인가될 경우, 순방향 전류는 제 2 PNP 형 바이폴라 트랜지스터 (10B) 내의 P+ 확산층 (24E; 이미터) 로부터 N 웰로 흐르며, 바이폴라 트랜지스터의 공통 동작에 의해, 써지 전류가 P+ 확산층 (24E; 이미터) 로부터 고-전위 전원 공급 단자 (VDD) 에 접속된 P+ 확산층 (24C2; 컬렉터) 로 흐른다. 제 2 PNP 형 바이폴라 트랜지스터 (10B) 를 통한 써지 전류의 흐름으로 인해, 내부 회로 (12) 가 보호된다.
한편, 마이너스 ESD 써지가 고-전위 전원 공급 단자 (VDD) 에 대한 입/출력 단자 (I/O) 에 인가될 경우, 제 1 PNP 형 바이폴라 트랜지스터 (10A) 와 N 웰 사이에 형성된 기생 다이오드 (도면에는 미도시) 의 브레이크다운 동작에 의해, 마이너스 써지 전류가 입/출력 단자 (I/O) 에 접속된 P+ 확산층 (24E; 이미터) 으로부터 고-전위 전원 공급 단자 (VDD) 에 접속된 N+ 확산층 (24B; 베이스) 으로 흐른다 (도 1 의 전류 경로 A 참조). 동시에, 제 2 PNP 형 바이폴라 트랜지스터 (10B) 의 P+ 확산층과 N 웰 사이에 형성된 기생 다이오드 (도면에는 미도시) 의 브레이크다운 동작에 의해, 마이너스 써지 전류가 P+ 확산층 (24E; 이미터) 으로부터 고-전위 전원 공급 단자 (VDD) 에 접속된 P+ 확산층 (24C2; 컬렉터) 및 N+ 확산층 (24B; 베이스) 로 흐른다 (도 1 의 전류 경로 B 참조). 제 1 PNP 형 바이폴라 트랜지스터 (10A) 의 전류 경로 (A) 와 제 2 PNP 형 바이폴라 트랜지스터 (10B) 의 전류 경로 (B) 모두를 통한 써지 전류의 흐름에 의해, 내부 회로 (12) 가 보호된다.
또한, 저-전위 전원 공급 단자 (VSS) 에 대한 고-전위 전원 공급 단자 (VDD) 에 플러스 ESD 써지가 인가될 때, 제 3 PNP 형 바이폴라 트랜지스터 (10C) 의 P+ 확산층 (24C2; 컬렉터) 과 N 웰 (22) 사이의 접합부의 브레이크다운 동작에 의해, 및 P+ 확산층 (24C2; 컬렉터) 으로부터 P+ 확산층 (24C1; 컬렉터) 으로 흐르는 스냅백 동작에 의해, 써지 전류는 저-전위 전원 공급 단자 (VSS) 로 흐른다. 제 3 PNP 형 바이폴라 트랜지스터 (10C) 를 통한 써지 전류의 흐름에 의해, 내부 회로 (12) 가 보호된다.
또한, 저-전위 전원 공급 단자 (VSS) 에 대한 고-전위 전원 공급 단자 (VDD) 로 마이너스 ESD 써지가 인가될 때, 제 3 PNP 형 바이폴라 트랜지스터 (10C) 의 P+ 확산층 (24C2; 컬렉터) 과 N 웰 (22) 사이의 접합부의 순방향 동작에 의해, 제 3 PNP 형 바이폴라 트랜지스터 (10C) 가 on 되고, P+ 확산층 (24C2; 컬렉터) 로부터 P+ 확산층 (24C1; 컬렉터) 으로의 써지 전류의 흐름에 의해 내부 회로 (12) 가 보호된다.
전술한 바와 같이, 공통의 CMOS 디바이스와 같이 전원 공급 장치와 분리된 기생 다이오드를 사용하지 않고, VDD 와 VSS 사이에서 ESD 써지에 대한 정전기 방전 손상 보호를 수행할 수 있기 때문에, 전원 SOI (Silicon On Insulator) 와 같이 전원 공급 장치들 사이에 기생 다이오드를 가지지 않는 구조를 갖는 디바이스에 의해서도 전원 공급 장치들 사이의 정전기 방전 손상 보호를 달성할 수 있다.
전술한 바와 같이, 제 1 실시형태에서, 모든 ESD 모드에 대한 ESD 보호 기능이 제공된다.
제 1 실시형태에 따르면, 고-전위 전원 공급 단자 (VDD) 와 입/출력 단자 (I/O) 사이에 제 2 PNP 형 바이폴라 트랜지스터 (10B) 를 또한 제공함으로써, ESD 저항이 종래 예 1 에서와 같이 약하고, 써지 전류는 또한 전류 경로 B 를 통해서 병렬로 흐르고, 그로 인해, 보호 회로의 레이아웃 크기를 확대하지 않고도, 높은 ESD 저항을 가지는 ESD 보호 디바이스를 달성할 수 있다.
또한, 제 2 PNP 형 바이폴라 트랜지스터 (10B) 로서 정전기 방전 손상 보호 기능을 제공하도록 N+ 확산층 (24B; 베이스) 에 종래 예 2 에서와 같이 정전기 방전 손상 보호에 기여하지 않는 P+ 확산층 (24C2; 컬렉터) 을 접속함으로써, 작은 크기의 ESD 보호 회로 (일 PNP 형 바이폴라 트랜지스터) 를 사용함으로써 높은 ESD 저항을 가지는 ESD 보호 디바이스를 달성할 수 있다.
또한, 종래 예 1 에서, 고-전위 전원 공급 단자 (VDD) 에 대해 ESD 보호는 충분하지 않고, 종래 예 2 에서, 저-전위 전원 공급 단자 (VSS) 에 대한 ESD 보호는 존재하지 않기 때문에, 다른 신규의 ESD 보호 회로가 요구되었다. 그러나, 제 1 실시형태에서, 전원 공급 보호에 기여하는 제 3 PNP 형 바이폴라 트랜지스터 (10C) 가 각각의 입/출력 단자의 입력-및-출력 보호 회로 내부에 설치되기 때문에, 전원 공급 보호 회로의 레이아웃 크기의 축소가 달성될 수 있으며, 또한, 신규의 전원 공급 보호 회로가 필요하지 않도록 될 수 있다.
또한, nA 대 nB 의 구성 비율에서, 입/출력 단자 (I/O) 와 저-전위 전원 공급 단자 (VSS) 사이 및 입/출력 단자 (I/O) 와 고-전위 전원 공급 단자 (VDD) 사이를 보호하는 제 1 PNP 바이폴라 트랜지스터 (10A), 및 입/출력 단자 (I/O) 와 고-전위 전원 공급 단자 (VDD) 사이를 보호하는 제 2 PNP 바이폴라 트랜지스터 (10B) 가 결합되고 구성되며, 그로 인해, 입/출력 단자 (I/O) 와 저-전위 전원 공급 단자 (VSS) 사이의 ESD 저항은 nA 의 구성비율을 증가시킴으로써, 그리고 입/출력 단자 (I/O) 와 고-전위 전원 공급 단자 (VDD) 사이의 ESD 저항은 nB 의 구성비율을 증가시킴으로써, ESD 써지에 대해 최적 높은 ESD 저항을 가지는 ESD 보호 디바이스가 달성될 수 있다. 또한, nA 대 nB 의 구성비율의 레이아웃 변화가 배선 (27a, 27b 및 27c) 이후의 레이아웃을 변화시킴으로써 달성될 수 있기 때문에, ESD 저항을 개선시키는 목적의 설계 변화가 단시간에 간단하게 달성될 수 있다.
또한, 입력 보호 회로의 레이아웃 크기를 확대시키지 않고 하나의 영역의 PNP 바이폴라 트랜지스터를 사용하는 다른 컴포넌트들을 접속하는 3 개지 유형의 PNP 바이폴라 트랜지스터를 구성함으로써, 그리고 신규의 전원 공급 보호를 부가하지 않고 입력 보호 회로에 전원 공급 보호에 대한 기능을 제공함으로써, 높은 ESD 저항을 가지는 ESD 보호 회로를 달성할 수 있고, 그로 인해, 비용의 절감 (칩 크기의 축소) 및 높은 신뢰성이 달성될 수 있다.
도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로를 개략적으로 도시한 등가 회로도.
도 2 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로의 구성을 도시하는 평면도.
도 3 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로의 구성을 도시하는 도 2 에서 A 와 A' 사이의 단면도.
도 4 는 본 발명의 제 1 실시형태에 따른 반도체 디바이스의 보호 회로의 구성을 도시하는 도 2 에서 B 와 B' 사이의 단면도.
도 5 는 종래 예 1 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 도시하는 등가 회로도.
도 6a 는 종래 예 1 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 도시하는 부분 평면도.
도 6b 는 종래 예 1 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 도시하는 A 와 A' 사이의 단면도.
도 7 은 종래 예 2 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 도시하는 등가 회로도.
도 8 은 종래 예 2 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 개략적으로 도시하는 부분 평면도.
도 9 는 본 발명의 종래 예 2 에 따른 반도체 디바이스의 정전기 방전 손상 보호 회로를 도시하는 도 8 에서의 B 와 B' 사이의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
102 : 입/출력 단자 103 : 고-전위 전원 공급 단자
104 : 저-전위 전원 공급 단자 107 : 기생 다이오드
108 : 기생 저항 201 : P 유형 반도체 기판
205 : 분리 산화막 211 : 고농도 P 유형 이미터
212 : 고농도 N 유형 베이스 235 : N 웰
301 : 입/출력 단자 302 : P+ 확산층
302a : 이미터 302b : 컬렉터
304 : 고-전위 전원 공급 단자 305 : 입력 배선
306 : 출력 배선 307 : 내부 회로
308 : 보호 소자 311a : N 웰
312 : 필드 산화막

Claims (8)

  1. 입/출력 단자의 보호 회로가 배치된 영역 내에 형성된 웰;
    상기 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 이미터 확산층;
    상기 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 제 1 컬렉터 확산층;
    상기 웰 상에 형성되고 상기 웰의 도전형과는 반대의 도전형을 가지는 복수의 제 2 컬렉터 확산층;
    상기 웰 상에 형성되고 상기 웰의 도전형과 동일한 도전형을 가지는 베이스 확산층; 및
    상기 이미터 확산층, 상기 제 1 컬렉터 확산층, 상기 제 2 컬렉터 확산층, 및 상기 베이스 확산층 각각을 분리하는 절연층을 포함하고,
    상기 이미터 확산층, 상기 제 1 컬렉터 확산층, 및 상기 베이스 확산층으로 제 1 바이폴라 트랜지스터가 구성되고,
    상기 이미터 확산층, 상기 제 2 컬렉터 확산층, 및 상기 베이스 확산층으로 제 2 바이폴라 트랜지스터가 구성되고,
    상기 제 1 컬렉터 확산층, 상기 제 2 컬렉터 확산층, 및 상기 베이스 확산층으로 제 3 바이폴라 트랜지스터가 구성되고,
    상기 이미터 확산층은 입/출력 단자에 전기적으로 접속되고,
    상기 제 1 컬렉터 확산층은 제 1 전원 공급 단자에 전기적으로 접속되고,
    상기 제 2 컬렉터 확산층 및 상기 베이스 확산층은 제 2 전원 공급 단자에 전기적으로 접속되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 이미터 확산층 및 상기 제 1 컬렉터 확산층은 도트 형태로 로우 방향 및 컬럼 방향으로 교대로 배치되고; 및
    상기 제 2 컬렉터 확산층은 도트 형태로 각 로우에 하나, 제 1 로우에 일단이, 그리고 상기 제 1 로우에 인접한 제 2 로우에 타단이 배치되고 소정의 이미터 확산층에 인접하여 배치되는, 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 베이스 확산층은 상기 이미터 확산층, 상기 제 1 컬렉터 확산층, 및 상기 제 2 컬렉터 확산층의 주변에 줄무늬 형태로 배치된, 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 이미터 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고, 상기 입/출력 단자에 전기적으로 접속된 제 1 배선;
    상기 제 1 컬렉터 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고, 상기 제 1 전원 공급 단자에 전기적으로 접속된 제 2 배선; 및
    상기 제 2 컬렉터 확산층 및 상기 베이스 확산층에 컨택트 플러그를 통해서 전기적으로 접속되고 상기 제 2 전원 공급 단자에 전기적으로 접속된 제 3 배선을 포함하고,
    상기 제 1 배선, 상기 제 2 배선 및 상기 제 3 배선은 동일한 배선 층에 형성된, 반도체 디바이스.
  5. 제 4 항에 있어서,
    컨택트 비아를 통해서, 상기 제 3 배선에 전기적으로 접속되고 상기 제 2 전원 공급 단자에 전기적으로 접속되는 제 4 배선; 및
    컨택트 비아를 통해서, 상기 제 2 배선에 전기적으로 접속되고 상기 제 1 전원 공급 단자에 전기적으로 접속된 제 5 배선을 포함하고,
    상기 제 4 배선과 상기 제 5 배선은 동일한 배선 층에 형성된, 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 전원 공급 단자는 저 전위 전원 공급 단자이고, 상기 제 2 전원 공급 단자는 고 전위 전원 공급 단자인, 반도체 디바이스.
  7. 입/출력 단자에 접속된 이미터, 제 1 전원 공급 단자에 접속된 컬렉터, 및 제 2 전원 공급 단자에 접속된 베이스를 포함하는 제 1 PNP 형 바이폴라 트랜지스 터,
    상기 입/출력 단자에 접속된 이미터, 및 상기 제 2 전원 공급 단자에 접속된 베이스 및 컬렉터를 포함하는 제 2 PNP 형 바이폴라 트랜지스터, 및
    상기 제 1 전원 공급 단자에 접속된 이미터, 및 상기 제 2 전원 공급 단자에 접속된 베이스 및 컬렉터를 포함하는 제 3 PNP 형 바이폴라 트랜지스터를 포함하는, 보호 회로.
  8. 제 7 항에 있어서,
    상기 제 1 전원 공급 단자는 저 전위 전원 공급 단자이고, 상기 제 2 전원 공급 단자는 고 전위 전원 공급 단자인, 보호 회로.
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