CN101106128A - 半导体器件和保护电路 - Google Patents

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Abstract

在一种输入/输出端子I/O的保护电路中，包括了三种类型的PNP双极性晶体管。在第一PNP型双极性晶体管10A中，其发射极连接到输入/输出端子I/O，其基极连接到高电位电源端子VDD，以及其集电极连接到低电位电源端子VSS。在第二PNP型双极性晶体管10B中，其发射极连接到输入/输出端子I/O，其基极以及集电极连接到高电位电源端子VDD。在第三PNP型双极性晶体管10C中，其发射极连接到低电位电源端子VSS，其基极以及集电极连接到高电位电源端子VDD。

Description

半导体器件和保护电路
技术领域
本发明涉及一种具有静电释放损坏保护电路的半导体器件，以及该保护电路。
现有技术
通常，半导体器件中的MOS型半导体元件具有如下缺点，即，其中容易出现静电释放损坏(ESD)。ESD是如下现象，即，当带电的人体，机械，封装等的电荷通过半导体器件放电时，这些电荷破坏了半导体器件的内部电路。为了增加关于ESD的电阻，通常在半导体器件中在其输入端或输出端处(以下，被称为″输入/输出端子″)配置静电释放损坏保护电路(静电释放损坏保护元件)。在上述半导体器件中，为了实现成本降低，希望实现尺寸最小的静电释放损坏保护电路。
常规实例1
接着，将要参考附图描述已知的半导体器件。图5示意性地示出了根据常规实例1的半导体器件的静电释放损坏保护电路的等效电路图。图6(a)示出了示意性地示出了根据常规实例1的半导体器件的静电释放损坏保护电路的局部平面图，以及图6(b)示出了A和A′之间的剖视图。此外，常规实例1是与日本专利特开No.2001-223277相关的例子。
参考图5，连接到内部元件的输入/输出端子102的保护电路由PNP型双极性晶体管110构成。在该PNP型双极性晶体管110中，其发射器连接到输入/输出端子102，其基极连接到高电位电源端子103，以及其集电极连接到低电位电源端子104。寄生二极管107设置在PNP型双极性晶体管110的基极和发射极之间，以及寄生电阻108设置在基极以及高电位电源端子103之间。
参考图6，在形成PNP型双极性晶体管(图5中的110)区域中，在P型半导体衬底201中形成了N阱235。在形成N阱235的区域中，具有多个带状开口的隔离氧化膜205形成在该N阱235上。在N阱235的表面上，以如下顺序形成了其中引入高浓度杂质的高浓度N型基极212，高浓度P型发射极211，高浓度P型集电极213，高浓度P型发射极211，以及高浓度N型基极212。高浓度N型基极212，高浓度P型发射极211，以及高浓度P型集电极213分别被隔离氧化膜205隔离。高浓度P型发射极211连接到输入/输出端子202。高浓度P型集电极213连接到低电位电源线204。高浓度N型基极212连接到高电位电源线203。
在常规实例1的保护电路的情况下，相对于低电位电源端子104，当正ESD浪涌被施加到输入/输出端子102时，通过PNP型双极性晶体管1 10的快速恢复操作，电流从连接到输入/输出端子102的发射极(高浓度P型发射极211)流到与低电位电源端子104相连接的集电极(高浓度P型集电极213)，由此，通过该电流保护了内部元件106。同时，相对于高电位电源端子103，当负ESD浪涌被施加到输入/输出端子102时，通过PNP型双极性晶体管110的寄生二极管107的击穿操作，电流从连接到输入/输出端子102的发射极(高浓度P型发射极211)流到与高电位电源端子103相连接的基极(高浓度N型基极212)，由此，通过该电流保护了内部元件106。
常规实例2
图7示出了根据常规实例2的半导体器件的等效电路图。图8示意性地示出了根据常规实例2的半导体器件的静电释放损坏保护电路的局部平面图，以及图9示出了图8中B和B′之间的剖视图。此外，常规实例2示出了如下的例子，其中对于日本专利特开No.10-150109中描述的保护电路，从NPN型双极性晶体管变化为PNP型双极性晶体管，从而与常规实例1相比更加容易。
参考图7，连接到内部电路307的输入/输出端子301的保护电路(保护元件308)由PNP双极性晶体管构成。保护元件308的发射极连接到输入/输出端子301，以及其基极以及集电极连接到高电位电源端子304。此外，尽管在图中未示出，在基极以及高电位电源端子304之间设置有寄生电阻。
参考图8以及9，在其中形成有保护元件(图7中的308)的区域中，在P衬底311中形成了N阱311a。在其中形成有N阱311a的区域中，在N阱311a上形成了场氧化膜312，该场氧化膜具有以矩阵设置的多个正方形开口。在场氧化膜312的开口中的N阱311a的表面上，形成了其中引入高浓度杂质的P+扩散层302。在该P+扩散层302中，发射极302a连接到输入/输出端子301。在该P+扩散层302中，集电极302b连接到高电位电源端子304。发射极302a被设置在每个集电极302b的四个方向上，以及集电极302b被设置在每个发射极302a的四个方向上。发射极302a以及集电极302b分别被场氧化膜312隔离。此外，作为基极的N阱311a通过N+扩散层(在图中未示出)连接到高电位电源端子304。
在常规实例2的保护电路的情况下，相对于高电位电源端子304，当负ESD浪涌被施加到输入/输出端子301时，通过保护元件308的穿通现象或击穿现象，该浪涌从连接到输入/输出端子301的发射极302a流到连接到高电位电源端子304的基极(N阱311a)或集电极302b，以及，通过该电流，保护了内部电路307。同时，相对于高电位电源端子304，当正ESD浪涌被施加到输入/输出端子301时，通过保护元件308的P+扩散层以及N阱之间的寄生二极管的正向操作，该浪涌从发射极302a流到连接到高电位电源端子304的基极(N阱311a)，以及，通过该电流，保护了内部电路307。
此处，将要描述常规实例1以及常规实例2之间的差别。第一个区别是保护电路的布线结构。即，在常规实例1中，PNP型双极性晶体管(图5中的110)的高浓度P型集电极(图6中的213)连接到低电位电源接线(图6中的204)，在常规实例2中，保护元件(图7中的308；PNP型双极性晶体管)的集电极(图9中的302b)与作为基极的N阱311a一样连接到高电位电源端子304。
第二个区别是PNP型双极性晶体管的平面结构。即，在常规实例1中，PNP型双极性晶体管(图5中的110)的多个高浓度P型发射极(图6中的211)和高浓度P型集电极(图6中的213)被交替地设置为一个方向的带状，在常规实例2中，保护元件(图7中的308；PNP型双极性晶体管)的发射极(图9中的302a)以及集电极(图9中的302b)是正方形形状的，该发射极(图9中的302a)被设置在每个集电极(图9中的302b)的四个方向上，以及集电极(图9中的302b)被设置在每个发射极(图9中的302a)的四个方向上。
第三个区别是其活动以及效果。在常规实例1中，其特征在于，由于通过PNP型双极性晶体管(图5中的110)的寄生二极管(图5中的107)的击穿操作，也相对于高电位电源端子(图5中的103)的ESD浪涌而保护了内部元件(图5中的106)，通过利用单一的PNP型双极性晶体管(图5中的110)，可以防止如下两种模式的ESD击穿，即，相对于高电位电源端子(图5中的103)侧的ESD浪涌以及相对于低电位电源端子(图5中的104)侧的ESD浪涌。同时，在常规实例2中，其特征在于，存在从发射极(图9中的302a)流到集电极(图9中的302b)的四个电流通过方向，由此，利用相同的面积(可以利用一半尺寸的保护元件保护DES击穿(图7中的308))，保护元件具有约两倍的DES浪涌驱动能力。
发明内容
在常规实例1的情况下，对于高电位电源端子(图5中的103)，当负DES被施加到输入/输出端子时，高浓度P型集电极(图6中的213)没有作为DES浪涌流动的通道，而由于二极管的击穿电流，利用高电位电源以及输入/输出端子之间的寄生二极管(图5中的107)的放电也不能具有较大的电流值，以及由于串联地插入了寄生基极(阱)电阻，因此进一步限制了该可流过的电流值，由此，导致该模式的ESD电阻可能会较小。因此，为了解决相对于高电位电源端子(图5的103)的基极，需要较大幅度地增大PNP型双极性晶体管(图5中的110)的保护电路的布局尺寸，然而，由于增大的LSI芯片尺寸而导致了成本增加的问题。
在常规实例2的情况下，以低电位电源(在图中未示出；大地)为基准，当ESD浪涌被输入到输入/输出端子(图7中的301)时，由于没有用于对输入/输出端子(图7中的301)以及低电位电源(大地)之间的ESD浪涌直接进行吸收的保护电路，因此存在相对于低电位电源(大地)基准的弱ESD电阻的问题。因此，为了解决相对于低电位电源(大地)基准的DES，在输入/输出端子(图7中的301)以及低电位电源(大地)之间需要大尺寸的DES保护元件。DES保护元件被添加到每个输入/输出端子(图7中的301)，然而，LSI芯片尺寸变得非常大，导致了成本增加。
此外，在常规实例2的情况下，在P+扩散层302的个体(unit)的外围，存在其中没有形成扩散层的锯齿形死区。在这种情况下，为了提高DES电阻，如果PNP型双极性晶体管的保护电路的布局尺寸增大得很多，则死区将会增加以及该装置的芯片尺寸将会增大，由此导致成本增加的问题。
此外，在比较实例2的情况下，尽管在图中未示出，作为布线布局的装置，可以考虑如下情况，即，通过分别在连接到P+扩散层302的输入线路305以及输出线路306上形成接触通路以及在PNP型双极性晶体管上形成连接到输入线路305以及输出端306的顶层线路，从而进行布局的情况。然而，在这种情况下，由于不能在与如下所述的层相同的层上形成基极的线路，所述层是连接到输入线路305以及输出线路306的上层线路的层，因此将会选择在形成PNP型双极性晶体管的范围之外布置基极线路，或者在连接到输入线路305以及输出线路306的顶层线路之上的层上布置该线路。在形成PNP型双极性晶体管的区域之外布置基极线路的情况下，作为DES浪涌通道的基极线路需要具有较厚的线路宽度，由此，由于线路的间隔而导致了芯片尺寸较大的问题。此外，与在形成PNP型双极性晶体管的区域外部布置基极线路的情形相比，在连接到输入线路305以及输出线路306的顶层线路之上的层上布置线路的情况下，已经增加了总共两个步骤，即在顶层之上的层上形成线路的步骤以及形成接触通路的步骤，以及生产步骤变长了，由此存在成本增加以及生产天数增增加的问题。
本发明将要解决的主要问题是通过利用最小的DES保护元件防止DES击穿。
在本发明的第一方面中，半导体器件包括：阱，其形成在其中配置了输入/输出端子的保护电路的区域中，多个发射极扩散层，其形成在该阱上以及其导电性与所述阱的导电性相反；多个第一集电极扩散层，其形成在所述阱上以及其导电性与所述阱的导电性相反；多个第二集电极扩散层，其形成在所述阱上以及其导电性与所述阱的导电性相反；基极扩散层，其形成在所述阱上以及其导电性与所述阱的导电性相同；绝缘层，其分别将发射极扩散层，第一集电极扩散层，第二集电极扩散层，以及基极扩散层相分离。所述发射极扩散层，第一集电极扩散层，以及基极扩散层构成了第一双极性晶体管；所述发射极扩散层，第二集电极扩散层，以及基极扩散层构成了第二双极性晶体管；第一集电极扩散层，第二集电极扩散层，以及基极扩散层构成了第三双极性晶体管，所述发射极扩散层电连接到所述输入/输出端子，第一集电极扩散层电连接到低电位电源端子；以及第二集电极扩散层和基极扩散层电连接到高电位电源端子。
在本发明的第二方面中，保护电路包括三种类型的PNP双极性晶体管。在所述三种类型的PNP双极性晶体管当中，在第一种PNP型双极性晶体管中，其发射极连接到输入/输出端子，其基极连接到高电位电源端子，以及其集电极连接到低电位电源端子；在第二种PNP型双极性晶体管中，其发射极连接到输入/输出端子，其基极和集电极连接到高电位电源端子；以及，在第三种PNP型双极性晶体管中，其发射极连接到低电位电源端子，以及其基极和集电极连接到高电位电源端子。
根据本发明，在不增大保护电路的布局尺寸的情况下，可以实现ESD电阻较高的ESD保护装置。此外，由于可以仅仅利用电路实现关于所有ESD模式的足够的保护功能，因此不需要附加的保护电路，因此，可以实现低成本(芯片尺寸缩小)以及高可靠性。
附图说明
图1示意性地示出了根据本发明实施例1的半导体器件的保护电路的等效电路图；
图2示出了根据本发明实施例1的半导体器件的保护电路的结构的平面图；
图3示出了图2中A和′之间的剖视图，其示出了根据本发明实施例1的半导体器件的保护电路的结构；
图4示出了图2中B和B′之间的剖视图，其示出了根据本发明实施例1的半导体器件的保护电路的结构；
图5示意性地示出了根据常规实例1的半导体器件的静电释放损坏保护电路的等效电路图；
图6(a)示意性地示出了根据常规实例1的半导体器件的静电释放损坏保护电路的局部平面图；
图6(b)示出了A和A′之间的剖视图，其示意性地示出了根据常规实例1的半导体器件的静电释放损坏保护电路；
图7示意性地示出了根据常规实例2的半导体器件的静电释放损坏保护电路的等效电路图；
图8示意性地示出了根据常规实例2的半导体器件的静电释放损坏保护电路的局部平面图；以及
图9示出了图8中B和B′之间的剖视图，其示出了根据本发明的常规实例2的半导体器件的静电释放损坏保护电路。
具体实施方式
实施例1
接着，将要参考附图描述根据实施例1的半导体器件。图1示意性地示出了根据本发明实施例1的半导体器件的保护电路的等效电路图。图2示出了根据本发明实施例1的半导体器件的保护电路的结构的平面图。图3示出了图2中A和A′之间的横截面视图，其示出了根据本发明实施例1的半导体器件的保护电路的结构；以及图4示出了图2中B和B′之间的横截面视图，其示出了根据本发明实施例1的半导体器件的保护电路的结构。
参考图1，输入/输出端子I/O的保护电路由三种类型的PNP双极性晶体管构成，即，第一PNP型双极性晶体管10A，第二PNP型双极性晶体管10B，以及第三PNP型双极性晶体管10C。以nA比nB的比例配置第一PNP型双极性晶体管10A以及第二PNP型双极性晶体管10B(在图2中，4比1的比例)。在第一PNP型双极性晶体管10A中，其发射极(E)连接到输入/输出端子I/O，其基极(B)连接到高电位电源端子VDD，以及其集电极(C)连接到低电位电源端子VSS。在第二PNP型双极性晶体管10B中，其发射极(E)连接到输入/输出端子I/O，其基极(B)以及集电极(C)连接到高电位电源端子VDD。在第三PNP型双极性晶体管10C中，其发射极(E)连接到低电位电源端子VSS，其基极(B)以及集电极(C)连接到高电位电源端子VDD。在PNP双极性晶体管10A以及10B的基极(B)以及高电位电源端子VDD之间的线路上出现了寄生电阻11。内部电路12分别连接到输入/输出端子I/O，高电位电源端子VDD以及低电位电源端子VSS。
参考图2至4，在其中形成了PNP双极性晶体管10A，10B以及10C的区域中，在P型半导体衬底中形成了N阱22。在其中形成了N阱22的区域上形成了隔离绝缘膜23。隔离绝缘膜23包括多个点状(图2中的正方形形状)的第一开口(其中分别形成P+扩散层24C1，24C2以及24E的部分)，该开口在N阱22上形成矩阵，以及包括多个第二带状(边框形状)的开口(其中形成N+扩散层24B的部分)，其被设置为围绕第一开口。在隔离绝缘膜23的第一开口中的N阱22的表面上，形成了P+扩散层24C1，24C2以及24E，在该P+扩散层中引入了高浓度P型杂质。
以行方向以及列方向交替地布置P+扩散层24E以及P+扩散层24C1。至于P+扩散层24C2，其被布置为在每行中存在一个，在图2中的奇数行中存在于左侧端，而在图2中的偶数行中存在于右侧端，且由此接近P+扩散层24E。P+扩散层24E被布置在P+扩散层24C1的除了外围之外的四个方向上，以及P+扩散层24C1被布置在P+扩散层24E的除了外围之外的四个方向上。P+扩散层24E成为发射极，以及P+扩散层24C1以及24C2成为集电极。在隔离绝缘膜23的第二开口中的N阱22的表面上，形成了N+扩散层24B，在该N+扩散层中引入了高浓度的N型杂质。N+扩散层24B成为基极。
P+扩散层24E，P+扩散层24C1和24c2以及N+扩散层24B分别被隔离绝缘膜23所隔离。P+扩散层24E通过接触插塞26与连接到输入/输出端子I/O的线路27b电连接。在P+扩散层24C1以及24C2中，存在P+扩散层24C1以及P+扩散层24C2，该P+扩散层24C1通过接触插塞26电连接到线路27c，以及P+扩散层24C2通过接触插塞26电连接到线路27a。通过接触插塞26，线路27c，接触通路29，以及线路30b，P+扩散层24C1电连接到低电位电源端子VSS。通过接触插塞26，线路27a，接触通路29，以及线路30a，P+扩散层24C2电连接到高电位电源端子VDD。在图2中，P+扩散层24C1以及P+扩散层24C2的数目之间的比例为3比1。通过接触插塞26，线路27a，接触通路29，以及线路30a，N+扩散层24B电连接到高电位电源端子VDD。
在包括P+扩散层24E，P+扩散层24C1和24C2以及N+扩散层24B的隔离绝缘膜23上，形成了层间绝缘膜25。在层间绝缘膜25中，分别形成了与P+扩散层24E，P+扩散层24C1和24C2以及N+扩散层24B连通的预留孔。在层间绝缘膜25的预留孔中，埋置了由钨等制成的接触插塞26。在包括接触插塞26的层间绝缘膜25上的预定位置处形成了线路27a，27b以及27c。线路27a通过接触插塞26电连接到P+扩散层24C2以及N+扩散层24B，以及通过接触通路29电连接到线路30a，该线路30a连接到高电位电源端子VDD。线路27b通过接触插塞26电连接到P+扩散层24E，以及连接到输入/输出端子I/O。线路27c通过接触插塞26电连接到P+扩散层24C1，以及电连接到线路30b，该线路30b通过接触通路29连接到低电位电源端子VSS。
在包括线路27a，27b以及27c的层间绝缘膜25上，形成了层间绝缘膜28。在层间绝缘膜28中，分别形成了与线路27a，27b以及27c连通的预留孔。在层间绝缘膜28的预留孔中，埋置了由钨等制成的接触通路29。在包括接触通路29的层间绝缘膜28上的预定位置处形成了线路30a以及30b。线路30a通过接触通路29电连接到线路27a，以及连接到高电位电源端子VDD。线路30b通过接触通路29电连接到线路27c，以及连接到低电位电源端子VSS。
此处，P+扩散层24C1(集电极)，N+扩散层24B(基极)，以及P+扩散层24E(发射极)构成了第一PNP型双极性晶体管10A。P+扩散层24C2(集电极)，N+扩散层24B(基极)，以及P+扩散层24E(发射极)构成了第二PNP型双极性晶体管10B。P+扩散层24C1(发射极)，N+扩散层24B(基极)，以及P+扩散层24C2(集电极)构成了第三PNP型双极性晶体管10C。此外，尽管P+扩散层24C1用作第一PNP型双极性晶体管10A中的集电极，但是其也用作第三PNP型双极性晶体管10C中的发射极。
如上所述，与不同部件10A，10B以及10C相接触的三种类型的PNP双极性晶体管形成在一个N阱22区域中。
接着，将描述根据本发明实施例1的半导体器件的操作。
在实施例1的情况下，相对于低电位电源端子VSS，当正ESD浪涌被施加到输入/输出端子I/O时，通过第一PNP型双极性晶体管10A的快速恢复操作，浪涌电流从连接到输入/输出端子I/O的P+扩散层24E(发射极)流到连接到低电位电源端子VSS的P+扩散层24C1(集电极)中。通过经由第一PNP型双极性晶体管10A的浪涌电流的流动，将可以保护内部电路12。
同时，相对于低电位电源端子VSS，当负ESD浪涌被施加到输入/输出端子I/O时，通过第一PNP型双极性晶体管10A的快速恢复操作，负浪涌电流从连接到输入/输出端子I/O的P+扩散层24E(发射极)流到连接到低电位电源端子VSS的P+扩散层24C1(集电极)中。通过经由第一PNP型双极性晶体管10A的浪涌电流的流动，将可以保护内部电路12。
接着，相对于高电位电源端子VDD，当正ESD浪涌被施加到输入/输出端子I/O时，正向电流从第二PNP型双极性晶体管10B中的P+扩散层24E(发射极)流到N阱，以及通过双极性晶体管的通常操作，浪涌电流从P+扩散层24E(发射极)流到连接到高电位电源端子VDD的P+扩散层24C2(集电极)。通过经由第二PNP型双极性晶体管10B的浪涌电流的流动，将可以保护内部电路12。
同时，相对于高电位电源端子VDD，当负ESD浪涌被施加到输入/输出端子I/O时，通过形成在第一PNP型双极性晶体管10A中的P+扩散层以及N阱之间的寄生二极管(图中未示出)的击穿操作，负浪涌电流从连接到输入/输出端子I/O的P+扩散层24E(发射极)流到连接到高电位电源端子VDD的N+扩散层24B(基极)中(参见图1中的电流通道A)。同时，通过形成在第二PNP型双极性晶体管10B中的P+扩散层以及N阱之间的寄生二极管(图中未示出)的击穿操作，负浪涌电流从P+扩散层24E(发射极)流到连接到高电位电源端子VDD的N+扩散层24B(基极)和P+扩散层24C2(集电极)中(参见图1中的电流通道B)。通过经由第一PNP型双极性晶体管10A的电流通道A以及第二PNP型双极性晶体管10B的电流通道B的浪涌电流的流动，内部电路12将会受到保护。
此外，相对于低电位电源端子VSS，当正ESD浪涌被施加到高电位电源端子VDD时，通过第三PNP型双极性晶体管10C的P+扩散层24C2(集电极)以及N阱22之间的结的击穿操作，以及通过从P+扩散层24C2(集电极)流到P+扩散层24C1(集电极)的快速恢复操作，浪涌电流流入低电位电源端子VSS。通过经由第三PNP型双极性晶体管10C的浪涌电流的流动，将可以保护内部电路12。
进一步，相对于低电位电源端子VSS，当负ESD浪涌被施加到高电位电源端子VDD时，通过第三PNP型双极性晶体管10C的P+扩散层24C2(集电极)以及N阱22之间的结的正向操作，第三PNP型双极性晶体管10C导通，以及通过从P+扩散层24C2(集电极)流到P+扩散层24C1(集电极)的浪涌电流的流动，内部电路12将会受到保护。
如上所述，由于可以相对于VDD和VSS之间的DES浪涌进行ESD保护，而不必利用与电源分离的例如通用CMOS器件的寄生二极管，因此对于其结构在电源之间不具有寄生二极管的器件来说，也可以实现电源之间的ESD保护，所述器件例如是SOI(绝缘体上硅)。
如上所述，在实施例1中，提供了关于所有DES模式的DES保护功能。
根据实施例1，通过也在高电位电源端子VDD和输入/输出端子I/O之间配置第二PNP型双极性晶体管10B，其中如常规实例1 DES电阻已经变小(weak)了，从而浪涌电流也并行地流过电流通道B，由此，在不增大保护电路的布局尺寸的情况下，能够实现具有较高的DES电阻的DES保护装置。
此外，通过将如常规实例2中的对ESD保护没有作用的P+扩散层24C2(集电极)连接到N+扩散层24B(基极)，从而提供了如第二PNP型双极性晶体管10B的ESD保护功能，可以通过利用小型的DES保护电路(一个PNP型双极性晶体管)而实现具有较高DES电阻的DES保护装置。
此外，在常规实例1中，相对于高电位电源端子VDD的DES保护不够，以及在常规实例2中，没有提供相对于低电位电源端子VSS的DES保护，由此，需要另外的新的DES保护电路。然而，在实施例1中，由于对电源保护起作用的第三PNP型双极性晶体管10C被构建在每个输入/输出端子的输入输出保护电路中，因此可以实现减小电源保护电路的布局尺寸，或者使得不需要新的电源保护电路。
此外，在nA比nB的配置比例中，可以对如下保护进行组合和配置，所述保护是，输入/输出端子I/O以及低电位电源端子VSS之间和输入/输出端子I/O以及高电位电源端子VDD之间的第一PNP双极性晶体管10A保护，以及输入/输出端子I/O以及高电位电源端子VDD之间的第二PNP双极性晶体管10B保护，由此，当输入/输出端子I/O以及低电位电源端子VSS之间的DES电阻时，通过增加nA的配置比例，以及当输入/输出端子I/O以及高电位电源端子VDD之间的DES电阻时，通过增加nB的配置比例，可以实现具有较高DES电阻的DES保护装置，其对于DES浪涌来说是最佳的。此外，由于nA与nB的配置比例的布局改变可以通过改变线路27a，27b以及27c之后的布局而实现，因此可以简单地并且快速地实现用于改进DES电阻的设计变化。
进一步，在不增大输入保护电路的布局尺寸的情况下，通过构成三种类型的PNP双极性晶体管，该三种类型的PNP双极性晶体管利用一个区域的PNP双极性晶体管连接不同的部件，并且在不增加新的电源保护的情况下，通过向输入保护电路提供电源保护功能，可以实现具有较高DES电阻的DES保护电路，由此，能够实现低成本(芯片尺寸缩小)以及高可靠性。

Claims (8)

1.一种半导体器件，包括：
阱，其形成配置有输入/输出端子的保护电路的区域中；
多个发射极扩散层，其形成在该阱上并具有与所述阱的导电类型相反的导电类型；
多个第一集电极扩散层，其形成在所述阱上并且具有与所述阱的导电类型相反的导电类型；
多个第二集电极扩散层，其形成在所述阱上并且具有与所述阱的导电类型相反的导电类型；
基极扩散层，其形成在所述阱上并且具有与所述阱的导电类型相同的导电类型；以及
绝缘层，其分别隔离发射极扩散层，第一集电极扩散层，第二集电极扩散层以及基极扩散层，其中
第一双极性晶体管由所述发射极扩散层，第一集电极扩散层以及基极扩散层构成，
第二双极性晶体管由所述发射极扩散层，第二集电极扩散层以及基极扩散层构成，
第三双极性晶体管由所述第一集电极扩散层，第二集电极扩散层以及基极扩散层构成，
所述发射极扩散层电连接到输入/输出端子，
第一集电极扩散层电连接到第一电源端子，以及
第二集电极扩散层和基极扩散层电连接到第二电源端子。
2.根据权利要求1的半导体器件，其中
发射极扩散层和第一集电极扩散层交替地以点的方式设置在行方向和列方向上；以及
以点的方式设置第二集电极扩散层，在每行中存在一个该第二集电极扩散层，其位于第一行的一端，以及在第二行中位于另一端，并且接近于预定的发射极扩散层。
3.根据权利要求1的半导体器件，其中
以带状方式在发射极扩散层，第一集电极扩散层以及第二集电极层的外围布置基极扩散层。
4.根据权利要求1的半导体器件，包括：
第一线路，其通过接触插塞电连接到电连接到发射极扩散层以及输入/输出端子；
第二线路，其通过接触插塞电连接到第一集电极扩散层以及电连接到第一电源端子；以及
第三线路，其通过接触插塞电连接到第二集电极扩散层以及基极扩散层以及电连接到第二电源端子，其中
第一线路，第二线路和第三线路形成在相同的线路层中。
5.根据权利要求4的半导体器件，包括：
第四线路，其通过接触通路电连接到第三线路以及电连接到第二电源端子；以及
第五线路，其通过接触通路电连接到第二线路以及电连接到第一电源端子，其中
所述第四线路与第五线路形成在相同的线路层中。
6.根据权利要求1的半导体器件，其中所述第一电源端子是低电位电源端子，以及所述第二电源端子是高电位电源端子。
7.一种保护电路，包括，其中
第一PNP型双极性晶体管，包括：其发射极连接到输入/输出端子，其集电极连接到第一电源端子，以及其基极连接到第二电源端子，
第二PNP型双极性晶体管，包括：其发射极连接到输入/输出端子，以及其集电极和基极连接到第二电源端子，以及
第三PNP型双极性晶体管，包括：其发射极连接到第一电源端子，以及其集电极和基极连接到第二电源端子。
8.根据权利要求7的保护电路，其中所述第一电源端子是低电位电源端子，以及所述第二电源端子是高电位电源端子。
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