TW201806124A - 半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構 - Google Patents

半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構 Download PDF

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Abstract

一種半導體靜電放電保護元件，包含有一基底、一第一井區、一與該第一井區分離之第二井區、一設置於該第一井區與該第二井區之間的閘極、一設置於該第一井區內之汲極區域、一設置於該第二井區內之源極區域、以及形成於該第一井區內之一第一摻雜區與一第二摻雜區。該第一摻雜區與該汲極區域相鄰，該第二摻雜區設置於該第一摻雜區與該閘極之間，且與該第一摻雜區與該閘極分離。該第一井區、該汲極區域與該源極區域包含有一第一導電型態，該第二井區、第一摻雜區與該第二摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態互補。

Description

半導體靜電放電保護電路、半導體靜電放電保護元件及其佈局結構
本發明有關於一種半導體靜電放電(electrostatic discharge protection，以下簡稱為ESD)保護電路、半導體ESD保護元件及其佈局結構，尤指一種由半導體ESD保護元件組成之ESD保護電路及半導體ESD保護元件之佈局結構。
隨著科技進步，積體電路製程技術也隨之不斷精進，因此各種電子電路可積集/形成於單一晶片上。目前積體電路晶片可區分為核心電路與輸入/輸出電路，並且核心電路與輸入/輸出電路分別使用不同大小之電壓源來驅動。為了要使核心電路與輸入/輸出電路能接收外界的電壓源，積體電路晶片上會設有導電的電源連接墊以及輸入/輸出連接墊。
然而，晶片在封裝、測試、運輸、加工、等過程中，這些連接墊也很容易因為與外界的靜電電源接觸，其所帶來的過量電荷會在極短時間內進入或傳導至晶片內部，進而導致晶片內部電路的損毀，這種現象即為所謂的靜電放電。為了解決此一問題，業界通常會在內部電路與I/O接腳之間設置一ESD保護裝置，其必須在靜電放電的脈衝(pulse)未到達內部電路之前先行啟動，以迅速地消除過高的電壓，減少靜電放電現象所導致的破壞。
當ESD保護元件/電路兩端跨壓大於其觸發電壓(trigger voltage，Vt1)時，驟回崩潰(snapback breakdown)即發生，同時將電壓箝制於一較低電位。當靜電放電防護元件進入驟回崩潰後，元件兩端需維持一定之跨壓，以維持元件的導通狀態，此電壓稱為該元件之驟回崩潰維持電壓(holding voltage)。雖然較低的維持電壓可使元件具有較佳之靜電放電耐受度，但若元件之維持電壓值小於積體電路之正常操作電壓(Vdd)，一旦元件在正常操作情況下因外在雜訊干擾而被誤觸發，將造成拴鎖效應(latch up)而毀損積體電路產品。為解決此一問題，習知技術曾提出將多個閘極接地之n型金氧半導體(metal-oxide-semiconductor，MOS)電晶體元件串聯組成的堆疊(stacked) ESD元件。然而，上述元件又產生了元件佈局過大，而佔用了珍貴的晶片面積等問題。
是以，本發明之一目的係在於提供一種藉由較高維持電流與較低觸發電壓提高拴鎖防疫(latch-up immunity)的半導體ESD保護元件。
根據本發明之申請專利範圍，係提供一種半導體ESD保護電路，該半導體ESD保護電路包含有一第一pnp型雙載子接面電晶體(bipolar junction transistor，以下簡稱為BJT)，以及一矽控整流器(silicon controlled rectifier，以下簡稱為SCR)。該SCR係與該第一pnp型BJT並聯電性連接。值得注意的是，該第一pnp型BJT在一靜電放電事件(ESD event)中先於該SCR開啟。
根據本發明之申請專利範圍，係提供一種半導體ESD保護元件，其包含有一基底、一設置於該基底內之第一井區、一形成於該基底內且與該第一井區隔離之第二井區、一設置於該基底上且設置於該第一井區與該第二井區之間的閘極、一設置於該第一井區內之汲極區域、一設置於該第二井區內之源極區域、一形成於該第一井區內且與該汲極區域相鄰的第一摻雜區、以及一形成於該第一井區內且設置於該第一摻雜區與該閘極之間的第二摻雜區，且該第二摻雜區係與該第一摻雜區域與該閘極分離。該第一井區、該汲極區域與該源極區域包含有一第一導電型態，該第二井區、第一摻雜區與該第二摻雜區包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)。
根據本發明之申請專利範圍，更提供一種半導體ESD保護元件佈局結構，包含有一基底、一形成於該基底內之第一井區、一形成於該基底內且與該第一井區隔離之第二井區、複數個設置於該基底上之鰭片結構(fin)、一形成於該基底上之閘極、複數個分別形成於該閘極之一第一側之該等鰭片結構之內的汲極片段(segment)、複數個分別設置於該閘極之一第二側之該等鰭片結構之內的源極片段、複數個分別設置於該第一側之該等鰭片結構之內的第一摻雜片段、以及複數個形成於該第一側之該等鰭片結構之內且與該等第一摻雜片段以及該閘極分離的第二摻雜片段。該第一井區、該源極片段與該汲極片段包含有一第一導電型態，該第二井區、該等第一摻雜片段與該等第二摻雜片段包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)。該等鰭片結構係沿一第一方向延伸並沿一第二方向排列，且該第一方向與該第二方向彼此垂直。該閘極係沿該第二方向延伸，且該閘極覆蓋部份各該鰭片結構、部份該第一井區與部份該第二井區。
根據本發明所提供之半導體ESD保護元件及其佈局結構，係藉由形成於第一井區內且彼此分離、導電型態與第一井區互補的第一摻雜區與第二摻雜區形成一接地的寄生BJT，此外第一摻雜區與第一井區、第二井區、源極區域可形成一SCR，且BJT與SCR並聯電性連接以構成一ESD保護電路。更重要的是，前述之寄生BJT在靜電放電事件中可先於該SCR開啟，是以部份靜電電流可由此接地的BJT先行排除，當電壓逐漸增加時，SCR可隨之開啟，故可大幅提昇半導體ESD保護電路的維持電流。根據上述本發明所提供之半導體ESD保護電路、半導體ESD保護元件及其佈局結構，係藉由寄生BJT與SCR的設置，使得半導體ESD保護元件可在不增加佈局面積的前提下藉由較高的維持電流與較低的觸發提高拴鎖防疫。
請參閱第1圖，為本發明所提供之半導體ESD保護電路之一電路圖。如第1圖所示，本發明係提供一半導體ESD保護電路10，其包含有一第一pnp型BJT 12，以及一SCR 14，且SCR 14與第一pnp型BJT 12係並聯電性連接。詳細地說，SCR 14包含有一第二pnp型BJT 14a與一npn型BJT 14b，故本較佳實施例所提供之SCR 14可以是一pnpn型SCR。第一pnp型BJT 12之一射極係電性連接至一連接墊16，而連接墊16可以是輸入/輸出（以下簡稱為I/O）連接墊或一電源連接墊。第一pnp型BJT 12之一基極係電性連接至SCR 14之第二pnp型BJT 14a之一基極，而第一pnp型BJT 12之一集極係接地。SCR 14的第二pnp型BJT 14a之一射極亦電性連接至連接墊16，第二pnp型BJT 14a之基極除與第一pnp型BJT 12之基極電性連接之外，更電性連接至SCR 14之npn型BJT 14b之一集極，而第二pnp型BJT 14a之一集極係電性連接至npn型BJT 14b之一基極。此外，npn型BJT 14b之一射極係接地，如第1圖所示。
請繼續參閱第1圖。由於第一pnp型BJT 12的射極以及第二pnp型BJT 14a的射極係並聯電性連接，且同時電性接至連接墊16，換句話說第一pnp型BJT 12的射極係與SCR 14的陽極電性連接至連接墊16。因此當靜電放電事件發生時，可藉由後續將說明的設計型態使得第一pnp型BJT 12率先開啟，將部份的靜電電流先行接地排除，而使得後續開啟的SCR 14獲得較高的維持電流，並達到提昇拴鎖免疫的目的。
請參閱第2A圖與第2B圖，其中第2A圖為本發明所提供之半導體ESD保護元件之一第一較佳實施例之佈局結構示意圖，第2B圖為該第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第2A圖中沿A-A’切線之剖面圖。如第2A圖與第2B圖所示，本較佳實施例所提供之半導體ESD保護元件100包含有一基底102（示於第2B圖），基底102內包含有包含一第一井區104與一第二井區106，且第一井區104與第二井區106係如第2B圖所彼此分離。換句話說，第一井區104與第二井區106係藉由基底102彼此分離。值得注意的是，第一井區104包含有一第一導電型態，而基底102與第二井區106則包含有一第二導電型態，且第二導電型態與該第一導電型態互補(complementary)。在本較佳實施例中，第一導電型態係為n型，而第二導電型態係為p型。然而，熟習該項技藝之人士應知，在本發明的其他實施例中，第一導電型態可以是p型，而第二導電型態可以是n型。基底102上設置有一閘極108，閘極108設置於第一井區104與第二井區106之間，且如第2B圖所示，覆蓋部份第一井區104與部分第二井區106。
請繼續參閱第2A圖與第2B圖。半導體ESD保護元件100更包含有一汲極區域110D與一源極區域110S，汲極區域110D係設置於第一井區104內，而源極區域110S則設置於第二井區106內。在本較佳實施例中，汲極區域110D與源極區域110S包含第一導電型態。也就是說，本發明所提供之汲極區域110D與源極區域110S係為n型汲極區域110D與n型源極區域110S。此外值得注意的是，半導體ESD保護元件100更包含有隔離結構112、114與一接點區域116。在本較佳實施例中，隔離結構112與114可包含例如一淺溝隔離(shallow trench isolation，以下簡稱為STI)結構，但不限於此。隔離結構112係設置於第一井區104內，且閘極108覆蓋部份隔離結構112。接點區域116包含第二導電型態，且接點區域116雖設置於第二井區106內，但係藉由隔離結構114與源極區域110S彼此分離。更重要的是，半導體ESD保護元件100更包含有一第一摻雜區120與一第二摻雜區122，第一摻雜區120、第二摻雜區122皆包含第二導電型態，且第一摻雜區120、第二摻雜區122與接點區域116之摻雜濃度相同。第一摻雜區120係形成於第一井區104內且與汲極區域110D相鄰並實體接觸，此外第一摻雜區120更如第2A圖所示，在佈局結構中環繞汲極區域110D，但不限於此。第二摻雜區122亦形成於第一井區104內，且設置於第一摻雜區120與閘極108之間。但值得注意的是，第二摻雜區122係與第一摻雜區120以及閘極108分離。如第2A圖與第2B圖所示，在本較佳實施例中，第二摻雜區122係由一環狀的STI結構124環繞，故第二摻雜區122與第一摻雜區域120係藉由STI結構124分離，而第二摻雜區122與閘極108則藉由STI結構112、STI結構124以及第一井區104分離。換句話說，第二摻雜區122與閘極108係藉由一阻擋結構112/124分離，阻擋結構112/124包含一第一STI結構124與一第二STI結構112。如第2A圖與第2B圖所示，第一STI結構124與第二摻雜區122相鄰，而閘極108覆蓋部份第二STI結構112。
另外須注意的是，第一摻雜區120不僅與汲極區域110D相鄰並且接觸，第一摻雜區120與汲極區域110D的表面更可形成一金屬矽化物（圖未示），用以同時電性連接第一摻雜區120與汲極區域110D，是以第一摻雜區120與汲極區域110D可藉由後續形成的佈線結構一同電性連接至一連接墊16，例如一I/O連接墊或一電源連接墊。同理，本較佳實施例所提供之半導體ESD保護元件100可由後續形成的佈線結構，電性連接第二摻雜區122、閘極108、源極區域110S以及接點區域116至一接地連接墊GND。
接下來請同時參閱第1圖與第2B圖。當靜電放電事件發生時，第一摻雜區120、第一井區104與第二摻雜區122係構成前述之第一pnp型BJT 12，而第一摻雜區120、第一井區104、基底102/第二井區106、以及源極區域110S即構成前述之pnpn型SCR 14（第一摻雜區120、第一井區104與基底102/第二井區106構成前述之第二pnp型BJT 14a，而第一井區104、基底102/第二井區106與源極區域110S構成前述之npn型BJT 14b）。值得注意的是，由於第一摻雜區120與第二摻雜區122的摻雜濃度較高，故BJT 12的崩潰電壓(VBD )小於SCR 14的崩潰電壓，是以可確保BJT 12在靜電放電事件中必定率先開啟，故電流可如箭頭a所示，由第一摻雜區120流向第一井區104與第二摻雜區122，並藉由接地的第二摻雜區122排除。當電壓繼續提昇時，SCR 14將隨後開啟，故電流可如箭頭b所示，由第一摻雜區120流向第一井區104與基底102/第二井區106直至源極區域110S，並藉由接地的源極區域110S排除。
另外值得注意的是，在pnp型BJT 12中，由於第一摻雜區120、第一井區104以及第二摻雜區122的路徑相對較短，故在本較佳實施例中又可藉由調整第二摻雜區122的寬度達到降低導通電阻(RON )，並使得半導體ESD保護元件100獲得較低的導通電阻。
除此之外，可另外參考第3圖，其為本發明所提供之半導體ESD保護元件之一變化型之示意圖。首先需注意的是，本變化型中與第一較佳實施例相同的元件係包含相同的符號說明，且具有相同的導電型態與配置形態，故該等細節於此將不再予以贅述。在本變化型中，第二摻雜區122與閘極108之間，係藉由一阻擋結構彼此分離，而此阻擋結構可包含第一STI結構124、第二STI結構112，以及設置於第一ST結構124與第二STI結構112之間的一第三摻雜區126，且第三摻雜區126可包含第一導電型態。
根據本較佳實施例所提供之半導體ESD保護元件100及其佈局結構100，係由第一摻雜區120、第一井區104與第二摻雜區122形成接地的寄生BJT 12，此外由第一摻雜區120與第一井區104、第二井區106/基底102、源極區域110S形成SCR 14，且BJT 12與SCR 14並聯電性連接。更重要的是，BJT 12在靜電放電事件中可先於SCR 14開啟，是以部份靜電電流可由此接地的BJT 12先行排除，當電壓逐漸增加時，SCR 14可隨之開啟，故可大幅提昇半導體ESD保護電路10的維持電流。簡單地說，本較佳實施例所提供之半導體ESD保護電路10、半導體ESD保護元件100及其佈局結構100，係藉由寄生BJT 12與SCR 14的設置，使得半導體ESD保護元件100獲得較低的導通電阻與較高的拴鎖防疫。
請參閱第4A圖與第4B圖，其中第4A圖為本發明所提供之半導體ESD保護元件之一第二較佳實施例之佈局結構示意圖，第4B圖為該第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第4A圖中沿B-B’切線之剖面圖。如第4A圖與第4B圖所示，本較佳實施例所提供之半導體ESD保護元件200包含有一基底202（示於第4B圖），基底202內包含有包含一第一井區204與一第二井區206，且第一井區204與第二井區206係如第4B圖所彼此分離。換句話說，第一井區204與第二井區206係藉由基底202彼此分離。值得注意的是，第一井區204包含有一第一導電型態，而基底202與第二井區206則包含有一第二導電型態，且第二導電型態與該第一導電型態互補。在本較佳實施例中，第一導電型態係為n型，而第二導電型態係為p型。然而如前所述，在本發明的其他實施例中，第一導電型態可以是p型，而第二導電型態可以是n型。基底202上係設置有一閘極208，閘極208係設置於第一井區204與第二井區206之間，且如第4B圖所示，覆蓋部份第一井區204與第二井區206。
請繼續參閱第4A圖與第4B圖。半導體ESD保護元件200更包含有一汲極區域210D與一源極區域210S，汲極區域210D係設置於第一井區204內，而源極區域210S則設置於第二井區206內。在本較佳實施例中，汲極區域210D與源極區域210S包含第一導電型態。此外值得注意的是，半導體ESD保護元件200更包含有隔離結構212、214與一接點區域216。在本較佳實施例中，隔離結構212與214亦可包含一STI結構，但不限於此。隔離結構212係設置於第一井區204內，且閘極208覆蓋部份隔離結構212。接點區域216包含第二導電型態，接點區域216係設置於第二井區206內，但藉由隔離結構214與源極區域210S彼此分離。更重要的是，半導體ESD保護元件200更包含有一第一摻雜區220與一第二摻雜區222，第一摻雜區220與第二摻雜區222皆包含第二導電型態，且第一摻雜區220、第二摻雜區與接點區域216之摻雜濃度相同。第一摻雜區220係形成於第一井區204內且與汲極區域210D相鄰，此外第一摻雜區220更如第4A圖所示，在佈局結構中環繞汲極區域210D，但不限於此。第二摻雜區222亦形成於第一井區204內，且設置於第一摻雜區220與閘極208之間。但值得注意的是，第二摻雜區222係與第一摻雜區220以及閘極208分離。如第4A圖與第4B圖所示，在本較佳實施例中，STI結構212係為環繞第二摻雜區222的環狀結構，故第二摻雜區222藉由STI結構212與第一摻雜區220彼此分離，並藉由同一STI結構212與閘極208彼此分離。
如前所述，第一摻雜區220不僅與汲極區域210D相鄰並接觸，第一摻雜區220與汲極區域210D的表面更可形成一金屬矽化物（圖未示），用以同時電性連接第一摻雜區220與汲極區域210D，是以第一摻雜區220與汲極區域210D可藉由後續形成的佈線結構一同電性連接至一連接墊16，例如一I/O連接墊或一電源連接墊。同理，本較佳實施例所提供之半導體ESD保護元件200可由後續形成的佈線結構，電性連接第二摻雜區222、閘極208、源極區域210S以及接點區域216至一接地連接墊GND。
接下來請同時參閱第1圖與第4B圖。當靜電放電事件發生時，第一摻雜區220、第一井區204與第二摻雜區222係構成前述之pnp型BJT 12，而第一摻雜區220、第一井區204、基底202與第二井區206、以及源極區域210S即構成前述之pnpn型SCR 14（第一摻雜區220、第一井區204與基底202/第二井區206構成前述之第二pnp型BJT 14a，而第一井區204、基底202/第二井區206與源極區域210S構成前述之npn型BJT 14b）。值得注意的是，由於第一摻雜區220與第二摻雜區222的摻雜濃度較高，故BJT 12的崩潰電壓小於SCR 14的崩潰電壓，是以可確保BJT 12在靜電放電事件中率先開啟，故電流可如箭頭a所示，由第一摻雜區220流向第一井區204與第二摻雜區222，並藉由接地的第二摻雜區222排除。當電壓繼續提昇時，SCR 14將隨後開啟，故電流可如箭頭b所示，由第一摻雜區220流向第一井區204與基底202/第二井區206直至源極區域210S，並藉由接地的源極區域210S排除。
另外值得注意的是，在pnp型BJT 12中，由於第一摻雜區220、第一井區204以及第二摻雜區222的路徑相對較短，故在本較佳實施例中又可藉由調整第二摻雜區222的寬度達到降低導通電阻，並使得半導體ESD保護元件200獲得較低的導通電阻。
根據本較佳實施例所提供之半導體ESD保護元件200及其佈局結構200，係由第一摻雜區220、第一井區204與第二摻雜區222形成接地的寄生BJT 12，此外由第一摻雜區220與第一井區204、第二井區206/基底202、源極區域210S形成SCR 14，且BJT 12與SCR 14並聯電性連接。更重要的是，BJT 12在靜電放電事件中可先於SCR 14開啟，是以部份靜電電流可由此接地的BJT 12先行排除，當電壓逐漸增加時，SCR 14可隨之開啟，故可大幅提昇半導體ESD保護電路10的維持電流。簡單地說，本較佳實施例所提供之ESD保護電路10、半導體ESD保護元件200及其佈局結構200，係藉由寄生BJT 12與SCR 14的設置，使得半導體ESD保護元件200獲得較低的導通電阻與較高的拴鎖防疫。
請參閱第5圖，第5圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之示意圖。如第5圖所示，本較佳實施例所提供之半導體ESD保護元件300包含有一基底302，基底302內包含有包含一第一井區304與一第二井區306，且第一井區304與第二井區306係如第5圖所彼此分離。換句話說，第一井區304與第二井區306係藉由基底302彼此分離。第一井區304包含有一第一導電型態，而基底302與第二井區306則包含有一第二導電型態，且第二導電型態與該第一導電型態互補。在本較佳實施例中，第一導電型態係為n型，而第二導電型態係為p型，但如前所述不限於此。基底302上係設置有一閘極308，閘極308係設置於第一井區304與第二井區306之間，且如第5圖所示，覆蓋部份第一井區304與第二井區306。
請繼續參閱第5圖。半導體ESD保護元件300更包含有一汲極區域310D與一源極區域310S，汲極區域310D係設置於第一井區304內，而源極區域310S則設置於第二井區306內。在本較佳實施例中，汲極區域310D與源極區域310S包含第一導電型態，即本發明所提供之n型汲極區域310D與n型源極區域310S。此外值得注意的是，半導體ESD保護元件300更包含有隔離結構314與一接點區域316，且接點區域316包含第二導電型態。在本較佳實施例中，隔離結構314可包含一STI結構，但不限於此。接點區域316與隔離結構314皆設置於第二井區304內，但接點區域316係藉由隔離結構314與源極區域310S彼此分離。更重要的是，半導體ESD保護元件300更包含有一第一摻雜區320與一第二摻雜區322，第一摻雜區320、第二摻雜區322皆包含第二導電型態，且第一摻雜區320、第二摻雜區322與接點區域316之摻雜濃度相同。第一摻雜區320係形成於第一井區304內且與汲極區域310D相鄰並接觸，此外第一摻雜區320更如前述較佳實施例所述，在佈局結構中環繞汲極區域310D，但不限於此。第二摻雜區322亦形成於第一井區304內，且設置於第一摻雜區320與閘極308之間。但值得注意的是，第二摻雜區322與第一摻雜區320以及閘極308分離。如第5圖所示，在本較佳實施例中，第二摻雜區322與第一摻雜區域320係藉由一STI結構324彼此分離，而第二摻雜區322與閘極308則藉由第一井區304彼此分離。
另外須注意的是，第一摻雜區320不僅與汲極區域310D相鄰並接觸，第一摻雜區320與汲極區域310D的表面更可形成一金屬矽化物（圖未示），用以同時電性連接第一摻雜區320與汲極區域310D，是以第一摻雜區320與汲極區域310D可藉由後續形成的佈線結構一同電性連接至一連接墊16，例如一I/O連接墊或一電源連接墊。同理，本較佳實施例所提供之半導體ESD保護元件300可由後續形成的佈線結構，電性連接第二摻雜區322、閘極308、源極區域310S以及接點區域316至一接地連接墊GND。
接下來請同時參閱第1圖與第5圖。當靜電放電事件發生時，第一摻雜區320、第一井區304與第二摻雜區322係構成前述之pnp型BJT 12，而第一摻雜區320、第一井區304、基底302與第二井區306、以及源極區域310S即構成前述之pnpn型SCR 14（第一摻雜區320、第一井區304與基底302/第二井區306構成前述之第二pnp型BJT 14a，而第一井區304、基底302/第二井區306與源極區域310S構成前述之npn型BJT 14b）。值得注意的是，由於第一摻雜區320與第二摻雜區322的摻雜濃度較高，故BJT 12的崩潰電壓小於SCR 14的崩潰電壓，是以可確保BJT 12在靜電放電事件中率先開啟，故電流可如箭頭a所示，由第一摻雜區320流向第一井區304與第二摻雜區322，並藉由接地的第二摻雜區322排除。當電壓繼續提昇時，SCR 14將隨後開啟，故電流可如箭頭b所示，由第一摻雜區320流向第一井區304與基底302/第二井區306直至源極區域310S，並藉由接地的源極區域310S排除。
另外值得注意的是，在本較佳實施例中又可藉由調整第二摻雜區322的寬度達到降低導通電阻的目的，但本較佳實施例的任何變化型中務以第二摻雜區322仍藉由第一井區304與閘極308分離為準，是以可在不影響半導體ESD保護元件300電性表現的前提下，獲得較低的導通電阻。
根據本較佳實施例所提供之半導體ESD保護元件300，係由第一摻雜區320、第一井區304與第二摻雜區322形成接地的寄生BJT 12，此外由第一摻雜區320與第一井區304、第二井區306/基底302、源極區域310S形成SCR 14，且BJT 12與SCR 14並聯電性連接。更重要的是，BJT 12在靜電放電事件中可先於SCR 14開啟，是以部份靜電電流可由此接地的BJT 12先行排除，當電壓逐漸增加時，SCR 14可隨之開啟，故可大幅提昇半導體ESD保護電路10的維持電流。簡單地說，本較佳實施例所提供之ESD保護電路10、半導體ESD保護元件300，係藉由寄生BJT 12與SCR 14的設置，使得半導體ESD保護元件300獲得較低的導通電阻與較高的拴鎖防疫。
請參閱第6圖，第6圖為本發明所提供之半導體ESD保護元件之一第四較佳實施例之示意圖。如第6圖所示，本較佳實施例所提供之半導體ESD保護元件400包含有一基底402，基底402內包含有包含一第一井區404與一第二井區406，且第一井區404與第二井區406係如第6圖所彼此分離。換句話說，第一井區404與第二井區406係藉由基底402彼此分離。第一井區404包含有一第一導電型態，而基底402與第二井區406則包含有一第二導電型態，且第二導電型態與該第一導電型態互補。在本較佳實施例中，第一導電型態係為n型，而第二導電型態係為p型，但如前所述不限於此。基底402上係設置有一閘極408，閘極408係設置於第一井區404與第二井區406之間，且如第6圖所示，覆蓋部份第一井區404與第二井區406。
請繼續參閱第6圖。半導體ESD保護元件400更包含有一汲極區域410D與一源極區域410S，汲極區域410D係設置於第一井區404內，而源極區域410S則設置於第二井區406內。在本較佳實施例中，汲極區域410D與源極區域410S包含第一導電型態，即本發明所提供之n型汲極區域410D與n型源極區域410S。此外值得注意的是，半導體ESD保護元件400更包含有隔離結構414與一接點區域416，且接點區域416包含第二導電型態。在本較佳實施例中，隔離結構414可包含一STI結構，但不限於此。接點區域416與隔離結構414皆設置於第二井區404內，但接點區域416係藉由隔離結構414與源極區域410S彼此分離。更重要的是，半導體ESD保護元件400更包含有一第一摻雜區420與一第二摻雜區422，第一摻雜區420、第二摻雜區422皆包含第二導電型態，且第一摻雜區420、第二摻雜區422與接點區域416之摻雜濃度相同。第一摻雜區420係形成於第一井區404內且與汲極區域410D相鄰並接觸，此外第一摻雜區420更如前述較佳實施例所述，在佈局結構中環繞汲極區域410D，但不限於此。第二摻雜區422亦形成於第一井區404內，且設置於第一摻雜區420與閘極408之間。但值得注意的是，第二摻雜區422係與第一摻雜區420以及閘極408分離。如第6圖所示，在本較佳實施例中，第二摻雜區422與第一摻雜區域420係藉由一金屬矽化物阻擋層(salicide block，以下簡稱為SAB) 424彼此分離。值得注意的是，由於SAB 424係在摻雜製程中係作為遮罩，因此SAB 424下方的第一井區104內不會再形成任何摻雜區。因此如第6圖所示，第二摻雜區域422係可藉由SAB 424以及其下方的第一井區404與汲極區域410D分離。此外，熟習該項技藝之人士應知SAB 424亦可由其他構成元件例如虛置閘極等取代，故不限此。另外，第二摻雜區422與閘極408也藉由第一井區404彼此分離。
如前所述，第一摻雜區420不僅與汲極區域410D相鄰並接觸，第一摻雜區420與汲極區域410D的表面更可形成一金屬矽化物（圖未示），用以同時電性連接第一摻雜區420與汲極區域410D，是以第一摻雜區420與汲極區域410D可藉由後續形成的佈線結構一同電性連接至一連接墊16，例如一I/O連接墊或一電源連接墊。同理，本較佳實施例所提供之半導體ESD保護元件400可由後續形成的佈線結構，電性連接第二摻雜區422、閘極408、源極區域410S以及接點區域416至一接地連接墊GND。
接下來請同時參閱第1圖與第6圖。當靜電放電事件發生時，第一摻雜區420、第一井區404與第二摻雜區422係構成前述之pnp型BJT 12，而第一摻雜區420、第一井區404、基底402與第二井區406、以及源極區域410S即構成前述之pnpn型SCR 14（第一摻雜區420、第一井區404與基底402/第二井區406構成前述之第二pnp型BJT 14a，而第一井區404、基底402/第二井區406與源極區域410S構成前述之npn型BJT 14b）。值得注意的是，由於第一摻雜區420與第二摻雜區422的摻雜濃度較高，故BJT 12的崩潰電壓小於SCR 14的崩潰電壓，是以可確保BJT 12在靜電放電事件中率先開啟，故電流可如箭頭a所示，由第一摻雜區420流向第一井區404與第二摻雜區422，並藉由接地的第二摻雜區422排除。當電壓繼續提昇時，SCR 14將隨後開啟，故電流可如箭頭b所示，由第一摻雜區420流向第一井區404與基底402/第二井區406直至源極區域410S，並藉由接地的源極區域410S排除。
另外值得注意的是，在本較佳實施例中又可藉由調整第二摻雜區422的寬度達到降低導通電阻的目的，但本較佳實施例的任何變化型中務以第二摻雜區422仍藉由第一井區404與閘極408分離為準，是以可在不影響半導體ESD保護元件400電性表現的前提下，獲得較低的導通電阻。
根據本較佳實施例所提供之半導體ESD保護元件400，係由第一摻雜區420、第一井區404與第二摻雜區422形成接地的寄生BJT 12，此外由第一摻雜區420與第一井區404、第二井區406/基底402、源極區域410S形成SCR 14，且BJT 12與SCR 14並聯電性連接。更重要的是，BJT 12在靜電放電事件中可先於SCR 14開啟，是以部份靜電電流可由此接地的BJT 12先行排除，而當電壓逐漸增加時，SCR 14可隨之開啟，故可大幅提昇半導體ESD保護電路10的維持電流。簡單地說，本較佳實施例所提供之ESD保護電路10與半導體ESD保護元件400，係藉由寄生BJT 12與SCR 14的設置，使得半導體ESD保護元件400獲得較低的導通電阻與較高的拴鎖防疫。
請參閱第7圖，其為本發明所提供之半導體ESD保護元件之一第五較佳實施例之佈局結構示意圖。如第7圖所示，本較佳實施例所提供之半導體ESD保護元件佈局結構500包含有一基底502，基底502內包含有包含一第一井區504與一第二井區506，且第一井區504與第二井區506係如第7圖所彼此分離。換句話說，第一井區504與第二井區506係藉由基底502彼此分離。第一井區504包含有一第一導電型態，而基底502與第二井區506則包含有一第二導電型態，且第二導電型態與該第一導電型態互補。在本較佳實施例中，第一導電型態為n型，而第二導電型態為p型，但如前所述不限於此。基底502上設置有一閘極508，閘極508係設置於第一井區504與第二井區506之間，且如第7圖所示，覆蓋部份第一井區504與部份第二井區506。如熟習該項技藝之人士所知，閘極508可包含有一閘極導電層與一閘極介電層，由於閘極導電層與閘極介電層之材料組合係為熟習該項技藝之人士應知者，故於此將不加以贅述。本較佳實施例所提供之半導體ESD保護元件500更包含複數個鰭片結構510，設置於基底502上。鰭片結構510係可利用一多重圖案化製程，例如一雙重圖案化製程，形成於基底502上。如第7圖所示，鰭片結構510係沿一第一方向D1延伸並沿一第二方向D2排列，且第一方向D1與第二方向D2彼此垂直。此外，閘極508係沿第二方向D2延伸，並且覆蓋部份鰭片結構510。
請繼續參閱第7圖。值得注意的是，在本較佳實施例中，鰭片結構510包含有複數個汲極片段(segment) 510D，分別形成於閘極508之一第一側之鰭片結構510之內，且汲極片段510D包含第一導電型態。鰭片結構510更包含有複數個源極片段510S，分別設置於閘極508之一第二側之鰭片結構510之內，且源極片段510S包含有該第一導電型態。換句話說，源極片段510S與汲極片段510D係如第7圖所示，設置於閘極508之相對二側。
請仍然參閱第7圖。在本較佳實施例中，半導體ESD保護元件佈局結構500更包含複數個第一摻雜片段520與複數個第二摻雜片段522，分別設置於閘極508之第一側之鰭片結構510之內。換句話說，第一摻雜片段520與第二摻雜片段522係與汲極片段510D同側。第一摻雜片段520與第二摻雜片段522包含有第二導電形態，且第一摻雜片段520與第二摻雜片段522之摻雜濃度相同。值得注意的是，第一摻雜片段520不僅與汲極片段510D同側，第一摻雜片段520更與汲極片段510直接接觸。不同於第一摻雜片段520，第二摻雜片段522雖與第一摻雜片段520以及汲極片段510設置於同側，但第二摻雜片段522係與第一摻雜片段520與閘極508分離。如第7圖所示，第一摻雜片段520與等第二摻雜片段522係藉由一絕緣層524和/或一未摻雜片段524彼此分離。亦如第7圖所示，第二摻雜片段522與閘極508係藉由一絕緣層526和/或一未摻雜片段526彼此分離。
請繼續參閱第7圖。根據本發明之不同實施例，係可藉由金屬層與接觸插塞之設置，提供各組成元件的電性連接。如第7圖所示，各鰭片結構510的源極片段510S係可藉由金屬層與接觸插塞之設置全部接地。同理，各鰭片結構510內的第二摻雜片段522係可藉由金屬層與接觸插塞之設置全部接地。而各鰭片結構510內的汲極片段510D與第一摻雜片段520亦可藉由金屬層與接觸插塞之設置全部電性連接至一I/O連接墊16或一電源連接墊16。此外，閘極508係可藉由金屬層與接觸插塞之設置接地。
接下來請同時參閱第1圖與第7圖。當靜電放電事件發生時，第一摻雜片段520、第一井區504與第二摻雜片段522係構成前述之pnp型BJT 12，而第一摻雜片段520、第一井區504、基底502與第二井區506、以及源極片段510S即構成前述之pnpn型SCR 14（第一摻雜區片段520、第一井區504與基底502/第二井區506構成前述之第二pnp型BJT 14a，而第一井區504、基底502/第二井區506與源極片段510S構成前述之npn型BJT 14b）。值得注意的是，由於第一摻雜片段520與第二摻雜片段522的摻雜濃度較高，故BJT 12的崩潰電壓小於SCR 14的崩潰電壓，是以可確保BJT 12在靜電放電事件中率先開啟，故電流將由第一摻雜片段520第一井區504與第二摻雜片段522，並藉由接地的第二摻雜片段522排除。當電壓繼續提昇時，SCR 14將隨後開啟，故電流將由第一摻雜片段520流向第一井區504與基底502/第二井區506直至源極片段510S，並藉由接地的源極片段510S排除。
根據本較佳實施例所提供之半導體ESD保護元件佈局結構500，係由第一摻雜片段520、第一井區504與第二摻雜片段522形成接地的寄生BJT 12，此外由第一摻雜片段520與第一井區504、第二井區506/基底502、源極片段510S形成SCR 14，且BJT 12與SCR 14並聯電性連接。更重要的是，BJT 12在靜電放電事件中可先於SCR 14開啟，是以部份靜電電流可由此接地的BJT 12先行排除，而當電壓逐漸增加時，SCR 14可隨之開啟，故可大幅提昇半導體ESD保護電路10的維持電流。簡單地說，本較佳實施例所提供之ESD保護電路10與半導體ESD保護元件佈局結構500，係藉由寄生BJT 12與SCR 14的設置，使得半導體ESD保護元件500獲得較低的導通電阻與較高的拴鎖防疫。此外，由於鰭片結構510之設置可與現有製程整合，故本較佳實施例亦不增加製程複雜度與製程成本。
縱上所述，根據本發明所提供之ESD保護電路、半導體ESD保護元件及其佈局結構，係藉由形成於第一井區內且彼此分離、導電型態與第一井區互補的第一摻雜區與第二摻雜區形成一接地的寄生BJT，此外第一摻雜區與第一井區、第二井區、源極區域可形成一SCR。且BJT與SCR係並聯電性連接。更重要的是， BJT在靜電放電事件中可先於SCR開啟，是以部份靜電電流可由此接地的BJT先行排除，而當電壓逐漸增加時，SCR可隨之開啟，故可大幅提昇半導體ESD保護電路的維持電流。簡單地說，根據上述本發明所提供之ESD保護電路、半導體ESD保護元件及其佈局結構，係藉由寄生BJT與SCR的設置，使得半導體ESD保護元件可在不增加佈局面積的前提下藉由較高的維持電流提高拴鎖防疫。另外，第一摻雜區與第二摻雜區的形成係可與現有製程整合，故可在不增加光罩數量的前提下，直接於第一井區內形成所需的第一摻雜區與第二摻雜區，並可藉由調整第二摻雜區的寬度獲得較低的導通電阻。除此之外，本發明所提供之半導體ESD保護元件更可與FinFET製程整合。換句話說，本發明所提供之半導體ESD保護元件可依需求與平面電晶體元件或非平面電晶體元件整合，故更提昇了ESD保護元件的產品彈性及實用性。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10‧‧‧半導體ESD保護電路
12‧‧‧第一pnp型BJT
14‧‧‧SCR
14a‧‧‧第二pnp型BJT
14b‧‧‧npn型BJT
16‧‧‧連接墊
100、200、300、400‧‧‧半導體ESD保護元件
100、200、500‧‧‧半導體ESD保護元件佈局結構
102、202、302、402、502‧‧‧基底
104、204、304、404、504‧‧‧第一井區
106、206、306、406、506‧‧‧第二井區
108、208、308、408、508‧‧‧閘極
110S、210S、310S、410S‧‧‧源極區域
110D、210D、310D、410D‧‧‧汲極區域
510‧‧‧鰭片結構
510S‧‧‧源極片段
510D‧‧‧汲極片段
112、212‧‧‧隔離結構、第二淺溝隔離結構
114、214、314、414‧‧‧隔離結構
116、216、316、416‧‧‧接點區域
120、220、320、420‧‧‧第一摻雜區
122、222、322、422‧‧‧第二摻雜區
520‧‧‧第一摻雜片段
522‧‧‧第二摻雜片段
124、324‧‧‧淺溝隔離結構、第一淺溝隔離結構
126‧‧‧第三摻雜區
424‧‧‧金屬矽化物阻擋層
524、526‧‧‧絕緣層和/或未摻雜片段
a、b‧‧‧電流
D1‧‧‧第一方向
D2‧‧‧第二方向
GND‧‧‧接地
A-A’、B-B’‧‧‧切線
第1圖為本發明所提供之半導體ESD保護電路之一電路圖。 第2A圖為本發明所提供之一半導體ESD保護元件佈局結構之一第一較佳實施例之示意圖。 第2B圖為第一較佳實施例所提供之半導體ESD保護元件之示意圖，且為第2A圖中沿A-A’切線之剖面圖。 第3圖為本發明所提供之半導體ESD保護元件之一變化型之示意圖。 第4A圖為本發明所提供之半導體ESD保護元件佈局結構之一第二較佳實施例之示意圖。 第4B圖為第二較佳實施例所提供之半導體ESD保護元件之示意圖，且為第4A圖中沿B-B’切線之剖面圖。 第5圖為本發明所提供之半導體ESD保護元件之一第三較佳實施例之一示意圖。 第6圖為本發明所提供之半導體ESD保護元件之一第四較佳實施例之一示意圖。 第7圖為本發明所提供之半導體ESD保護元件佈局結構之一第五較佳實施例之示意圖。
100‧‧‧半導體ESD保護元件
102‧‧‧基底
104‧‧‧第一井區
106‧‧‧第二井區
108‧‧‧閘極
110S‧‧‧源極區域
110D‧‧‧汲極區域
112‧‧‧隔離結構
114‧‧‧隔離結構、第二淺溝隔離
116‧‧‧接點區域
120‧‧‧第一摻雜區
122‧‧‧第二摻雜區
124‧‧‧隔離結構、第一淺溝隔離
16‧‧‧連接墊
a、b‧‧‧電流
GND‧‧‧接地
A-A’‧‧‧切線

Claims (20)

  1. 一種半導體靜電放電(electrostatic discharge protection，ESD)保護電路，包含有： 一第一pnp型雙載子接面電晶體(pnp-bipolar junction transistor，BJT)；以及 一矽控整流器(silicon controlled rectifier，SCR)，與該第一pnp型BJT並聯電性連接，且該第一pnp型BJT在一靜電放電事件(ESD event)中先於該SCR開啟。
  2. 如申請專利範圍第1項所述之ESD保護電路，其中該SCR包含有一第二pnp型BJT與一npn型BJT。
  3. 如申請專利範圍第2項所述之ESD保護電路，其中該第一pnp型BJT之一射極係電性連接至一輸入/輸出連接墊或一電源連接墊，該第一pnp型BJT之一基極係電性連接至該SCR之該第二pnp型BJT之一基極，且該第一pnp型BJT之一集極係接地。
  4. 如申請專利範圍第3項所述之ESD保護電路，其中該第二pnp型BJT之一射極係電性連接至該輸入/輸出連接墊或該電源連接墊，該第二pnp型BJT之該基極更電性連接至該SCR之該npn型BJT之一集極，該第二pnp型BJT之一集極係電性連接至該npn型BJT之一基極，且該npn型BJT之一射極係接地。
  5. 一種半導體靜電放電(ESD)保護元件，包含有： 一基底； 一第一井區，設置於該基底內，且該第一井區包含有一第一導電型態； 一第二井區，形成於該基底內，該第二井區包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)，該第二井區係與該第一井區彼此分離； 一閘極，設置於該基底上，該閘極係設置於該第一井區與該第二井區之間； 一汲極區域與一源極區域，該汲極區域設置於該第一井區內，該源極區域設置於該第二井區內，且該汲極區域與該源極區域包含該第一導電型態； 一第一摻雜區，形成於該第一井區內且與該汲極區域相鄰，該第一摻雜區包含有該第二導電型態；以及 一第二摻雜區，形成於該第一井區內且設置於該第一摻雜區與該閘極之間，該第二摻雜區包含有該第二導電型態，且該第二摻雜區係與該第一摻雜區域與該閘極分離。
  6. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該閘極覆蓋部份該第一井區與部份該第二井區。
  7. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該第一摻雜區與該第二摻雜區係藉由一淺溝隔離結構(shallow trench isolation，STI)或一金屬矽化物阻擋層(salicide block，SAB)彼此分離。
  8. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該第二摻雜區與該閘極係藉由一淺溝隔離結構或該第一井區彼此分離。
  9. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該第二摻雜區與該閘極係藉由一阻擋結構彼此分離，該阻擋結構包含一第一淺溝隔離結構與一第二淺溝隔離結構，該第一淺溝隔離結構與該第二摻雜區相鄰，且該閘極覆蓋部份該第二淺溝隔離結構。
  10. 如申請專利範圍第9項所述之半導體ESD保護元件，更包含一第三摻雜區，形成於該第一淺溝隔離結構與該第二淺溝隔離結構之間，且該第三摻雜區包含有該第一導電型態。
  11. 如申請專利範圍第5項所述之半導體ESD保護元件，更包含一接點(pick-up)區域，形成於該第二井區之內，該接點區域包含有該第二導電型態，且藉由一淺溝隔離結構與該源極區域彼此分離。
  12. 如申請專利範圍第11項所述之半導體ESD保護元件，其中該第一摻雜區、該第二摻雜區與該接點區域之一摻雜濃度相同。
  13. 如申請專利範圍第11項所述之半導體ESD保護元件，其中該第二摻雜區、該源極區域、該接點區域與該閘極係接地。
  14. 如申請專利範圍第5項所述之半導體ESD保護元件，其中該汲極區域與該第一摻雜區係電性連接至一輸入/輸出連接墊或一電源連接墊。
  15. 一種半導體靜電放電(ESD)保護元件佈局結構，包含有： 一基底； 一第一井區，形成於該基底內，且該第一井區包含有一第一導電型態； 一第二井區，形成於該基底內，該第二井區包含有一第二導電型態，且該第二導電型態與該第一導電型態互補(complementary)，該第二井區係與該第一井區彼此分離； 複數個鰭片結構(fin)，設置於該基底上，該等鰭片結構係沿一第一方向延伸並沿一第二方向排列，且該第一方向與該第二方向彼此垂直； 一閘極，形成於該基底上，且沿該第二方向延伸，該閘極覆蓋部份各該鰭片結構、部份該第一井區與部份該第二井區； 複數個汲極片段(segment)，分別形成於該閘極之一第一側之該等鰭片結構之內，且該等汲極片段包含該第一導電型態； 複數個源極片段，分別設置於該閘極之一第二側之該等鰭片結構之內，且該等源極片段包含有該第一導電型態； 複數個第一摻雜片段，分別設置於該第一側之該等鰭片結構之內，且該等第一摻雜片段包含有該第二導電型態；以及 複數個第二摻雜片段，形成於該第一側之該等鰭片結構之內，該等第二摻雜片段包含有該第二導電型態，且該等第二摻雜片段與該等第一摻雜片段與該閘極分離。
  16. 如申請專利範圍第15項所述之半導體ESD保護元件佈局結構，其中該等第一摻雜片段與該等第二摻雜片段係藉由一絕緣層和/或一未摻雜片段彼此分離。
  17. 如申請專利範圍第15項所述之半導體ESD保護元件佈局結構，其中該等第二摻雜片段與該閘極係藉由一絕緣層和/或一未摻雜片段彼此分離。
  18. 如申請專利範圍第15項所述之半導體ESD保護元件佈局結構，其中該等汲極片段與該等第一摻雜片段係電性連接至一輸入/輸出連接墊或一電源連接墊。
  19. 如申請專利範圍第15項所述之半導體ESD保護元件佈局結構，其中該等第二摻雜片段係接地。
  20. 如申請專利範圍第15項所述之半導體ESD保護元件佈局結構，其中該等源極片段係接地。
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