CN111009525B - Esd保护的栅极接地mos结构 - Google Patents
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Abstract
本申请涉及一种半导体集成电路器件，具体涉及一种静电释放(Electro Static Discharge，ESD)保护的栅极接地NMOS管结构。ESD保护的栅极接地MOS结构，包括第一导电类型阱区和第二导电类型阱区，第二导电类型阱区环绕在第一导电类型阱区外侧；第一导电类型阱区中形成第二导电类型扩散区，和环绕第二导电类型扩散区的第一导电类型阱环区；第二导电类型扩散区中形成多个第二导电类型注入区，多个第二导电类型注入区间隔排布，相邻两个第二导电类型注入区的间隔上形成栅极，栅极接地；第二导电类型阱区中设有第二导电类型注入区。通过多指状MOS管和双层保护环能够对输入输出端和电源端同时进行静电保护。
Description
技术领域
本申请涉及一种半导体集成电路器件，具体涉及一种静电释放(Electro StaticDischarge，ESD)保护的栅极接地NMOS管结构。
背景技术
静电释放会对集成电路造成致命的威胁，很大程度上，集成电路的实效是由静电释放引起的，因此需要在集成电路的输入输出端和电源上设置ESD保护电路。
相关技术中，最常用的ESD保护电路时栅极接地MOS，栅极接地MOS作为ESD器件通常是利用形成的寄生NPN三极管来进行钳位电压和泄放电流。一般输入输出端和电源端的需要不同的栅极接地MOS来进行ESD保护，为了提高整个芯片的ESD保护能力，通常需要防止多组电源ESD器件，这不仅会使得集成电路布局较为冗杂还会增加集成电路的生产成本。
发明内容
本申请提供了一种ESD保护的栅极接地MOS结构，可以解决相关技术中集成电路布局较为冗杂还会增加集成电路的生产成本的问题。
一方面，本申请实施例提供了一种ESD保护的栅极接地MOS结构，包括第一导电类型阱区和第二导电类型阱区，所述第二导电类型阱区环绕在所述第一导电类型阱区外侧；
所述第一导电类型阱区中形成第二导电类型扩散区，和环绕所述第二导电类型扩散区的第一导电类型阱环区；
所述第二导电类型扩散区中形成多个第二导电类型注入区，多个所述第二导电类型注入区间隔排布，相邻两个所述第二导电类型注入区的间隔上形成栅极，所述栅极接地；
所述第二导电类型阱区中设有第二导电类型注入区。
可选的，所述第一导电类型阱环区中形成第一导电类型注入区，所述第一导电类型注入区上覆盖有第一接触结构，第一电阻的一端连接所述第一接触结构，所述第一电阻的另一端接地。
可选的，所述第一电阻的阻值范围为1千欧姆～2千欧姆。
可选的，形成器件漏极的所述第二导电类型注入区上覆盖有第二接触结构，和环绕所述第二接触结构的阻挡层。
可选的，所述阻挡层的外侧边缘与所述第二接触结构之间的距离范围为1微米～2微米。
可选的，所述第二接触结构用于连接电源端VDD或输入输出端IO。
可选的，形成器件源极的所述第二导电类型注入区上覆盖有第三接触结构，所述第三接触结构接地。
可选的，所述第二导电类型注入区能够形成器件的源极或漏极，且形成漏极的第二导电类型注入区与形成源极的第二导电类型注入区依次交替排布。
可选的，第二电阻的一端连接所述栅极，所述第二电阻的另一端接地。
可选的，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
本申请技术方案，至少包括如下优点：通过多指状MOS管和双层保护环能够对输入输出端和电源端同时进行静电保护，从而简化集成电路布局。形成了多个呈指状排列的MOS管，多指状MOS管能够钳位电压和泄放电流，能够对输入输出端进行静电保护；双层保护环分别为位于外侧的环形第二导电类型阱区和位于内侧的第一导电类型阱环区，双环和MOS形成的寄生NPN三极管能够钳位电压和泄放电流，能够对电源端进行静电保护。双层保护环能够降低多指状MOS管相互影响产生的低阻抗通路的发生栓锁的风险。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例一的剖视结构示意图。
图2是本申请实施例二至实施例四的剖视结构示意图。
图3是本申请实施例二至实施例四的俯视结构示意图。
图4为本申请实施例二至实施例四的的等效电路图。
100.P型阱区，110.N型阱区，111.第一N型注入区，112.第二N型注入区，113.第三N型注入区，120.p型注入区，200.N型阱区，210.第四N型注入区，300.多晶硅栅层，410.第一接触结构，420.第二接触结构，430.第三接触结构，500.阻挡层。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一：
本实施例提供一种ESD保护的栅极接地MOS结构，ESD保护的栅极接地MOS结构包括：第一导电类型阱区和第二导电类型阱区，第二导电类型阱区环绕在第一导电类型阱区外侧；第一导电类型阱区中形成第二导电类型扩散区，和环绕第二导电类型扩散区的第一导电类型阱环区；第二导电类型扩散区中形成多个第二导电类型注入区，多个第二导电类型注入区间隔排布，相邻两个第二导电类型注入区的间隔上形成栅极，栅极接地；第二导电类型阱区中设有第二导电类型注入区。第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
本实施例中，通过多指状MOS管和双层保护环能够对输入输出端和电源端同时进行静电保护。形成了多个呈指状排列的MOS管，多指状MOS管能够钳位电压和泄放电流，且同时能够对输入输出端和电源端同时进行静电保护；双层保护环分别为位于外侧的环形第二导电类型阱区和位于内侧的第一导电类型阱环区，双层保护环能够降低多指状MOS管相互影响产生的低阻抗通路的风险。
参照图1，第一导电类型为P型，第二导电类型为N型，即ESD保护的栅极接地MOS结构包括：P型阱区100和N型阱区200，N型阱区200环绕在P型阱区100外侧；P型阱区100中形成N型扩散区110和环绕N型扩散区110的P型阱环区，N型扩散区110中形成三个N型注入区，三个N型注入区间隔排布，位于中间的为第一N型注入区111，位于左侧的为第二N型注入区112，位于右侧的为第三N型注入区113；相邻两个N型注入区的间隔上覆有多晶硅栅层300形成栅极，即第二N型注入区112和第一N型注入区111之间的间隔上形成第一栅极，第一N型注入区111和第三N型注入区113之间的间隔上形成第二栅极，第一栅极和第二栅极均接地；N型阱区200中设有N型注入区，位于N型阱区200中的N型注入区为第四N型注入区210。
实施例二：
基于实施例一，本实施例中第一导电类型阱环区中形成第一导电类型注入区，第一导电类型注入区上覆盖有第一接触结构410，第一电阻R1的一端连接第一接触结构410，第一电阻R1的另一端接地。
通过将第一导电类型阱环区中的第一导电类型注入区接地，从而增加了本申请中器件静电释放的通路，避免静电释放不出去的问题。
参照图2和图3，第一导电类型为P型，第二导电类型为N型，即P型阱环区中形成p型注入区120，p型注入区120的上表面上覆盖有第一接触结构410，第一电阻R1的一端连接第一接触结构410，第一电阻R1的另一端接地。第一电阻R1的阻值范围为1千欧姆～2千欧姆。
实施例三：
基于实施例一，本实施例中第二导电类型注入区能够形成器件的源极或漏极，且形成漏极的第二导电类型注入区与形成源极的第二导电类型注入区依次交替排布。相邻两个第二导电类型注入区和第一导电类型阱区之间形成一个MOS管的三极，其中第一导电类型阱区为该MOS管的栅极，两个第二导电类型注入区中的其中一个是该MOS管的漏极，另一个为该MOS管的源极；由于形成漏极的第二导电类型注入区与形成源极的第二导电类型注入区依次交替排布，因此器件中多个指状的MOS管的类型相同，即要么均为N型MOS管要么均为P型MOS管，进而形成多个指状排列的MOS管。至于第二导电类型注入区究竟是形成器件的源极还是器件的漏极，是在该MOS管使用时栅-源电压加上哪个第二导电类型注入区上决定的，加有该栅-源电压的第二导电类型注入区就为源极。
形成器件漏极的第二导电类型注入区上覆盖有第二接触结构420，和环绕第二接触结构420的阻挡层500。
形成器件源极的第二导电类型注入区上覆盖有第三接触结构，第三接触结构接地。
器件的多指状MOS通过第一导电类型阱环区中的第一导电类型注入区接地，以及第三接触结构接地，能够增加多条静电释放通路，避免静电释放阻塞。
参见图2和图3，形成器件漏极的N型注入区上覆盖有第二接触结构420以及环绕第二接触结构420的阻挡层500。形成器件源极的N型注入区上覆盖有第三接触结构，第三接触结构接地。
图2中的N型注入区从左往右依次为：第四N型注入区210、第二N型注入区112、第一N型注入区111、第三N型注入区113和第四N型注入区210。
如图2和图4所示，第四N型注入区210，与第二N型注入区112和P型阱区100形成第一NMOS管N1，第四N型注入区210为该第一NMOS管N1的漏极，第二N型注入区112为该第一NMOS管N1的源极，P型阱区100为栅极。形成漏极的第四N型注入区210上覆盖有第二接触结构420以及环绕第二接触结构420的阻挡层500，形成源极的第二N型注入区112上覆盖有第三接触结构，第三接触结构接地。第一NMOS管N1通过第二N型注入区112和第三接触结构接地实现静电释放通路。
第二N型注入区112，与第一N型注入区111与P型阱区100形成第二NMOS管N2，第二N型注入区112为该第二NMOS管N2的源极，第一N型注入区111为该第二NMOS管N2的漏极，P型阱区100为栅极。形成源极的第二N型注入区112上覆盖有第三接触结构，第三接触结构接地，形成漏极的第一N型注入区111上覆盖有第二接触结构420以及环绕第二接触结构420的阻挡层500。第二NMOS管N2通过p型注入区120和第一接触结构410接地实现静电释放通路。
第一N型注入区111，与第三N型注入区113以及P型阱区100形成第三NMOS管N3，第一N型注入区111为该第三NMOS管N3的漏极，第三N型注入区113为该第三NMOS管N3的源极，P型阱区100为栅极。形成源极的第三N型注入区113上覆盖有第三接触结构，第三接触结构接地。第三NMOS管N3通过p型注入区120和第一接触结构410接地实现静电释放通路。
如图4所示，第一NMOS管N1第二NMOS管N2和第三NMOS管N3栅极连接的第三电阻Rsub为器件工作时P型阱区100形成的电阻。
实施例四
基于实施例三中形成器件漏极的第二导电类型注入区上覆盖有第二接触结构420，和环绕第二接触结构420的阻挡层500。本实施例阻挡层500的外侧边缘与第二接触结构420之间的距离范围WSB为1微米～2微米。第二接触结构420用于连接电源端VDD或输入输出端IO。
另外对于实施例一种的栅极通过连接一电阻然后接地，能够对电路进行保护。因此将第二电阻Rg的一端连接栅极，第二电阻Rg的另一端接地。
第一接触结构410、第二接触结构420和第三接触结构选用导电材料即可，为了提高互连线材料的耐热性第一接触结构410、第二接触结构420和第三接触结构材料可选用具有高温抗氧化性和导电性的硅化物。
显然，为清楚地说明，上述实施例仅仅是以多指状NMOS为例进行描述，其而并非对实施方式的限定，对于多指状PMOS也同样适用。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (9)
1.一种ESD保护的栅极接地MOS结构，其特征在于，包括第一导电类型阱区和第二导电类型阱区，所述第二导电类型阱区环绕在所述第一导电类型阱区外侧；
所述第一导电类型阱区中形成第二导电类型扩散区，和环绕所述第二导电类型扩散区的第一导电类型阱环区；
所述第二导电类型扩散区中形成多个第二导电类型注入区，多个所述第二导电类型注入区间隔排布，相邻两个所述第二导电类型注入区的间隔上形成栅极，所述栅极接地；
所述第二导电类型阱区中设有第二导电类型注入区；
所述第一导电类型阱环区中形成第一导电类型注入区，所述第一导电类型注入区上覆盖有第一接触结构，第一电阻的一端连接所述第一接触结构，所述第一电阻的另一端接地。
2.如权利要求1所述的ESD保护的栅极接地MOS结构，其特征在于，所述第一电阻的阻值范围为1千欧姆～2千欧姆。
3.如权利要求1所述的ESD保护的栅极接地MOS结构，其特征在于，形成器件漏极的所述第二导电类型注入区上覆盖有第二接触结构，和环绕所述第二接触结构的阻挡层。
4.如权利要求3所述的ESD保护的栅极接地MOS结构，其特征在于，所述阻挡层的外侧边缘与所述第二接触结构之间的距离范围为1微米～2微米。
5.如权利要求3所述的ESD保护的栅极接地MOS结构，其特征在于，所述第二接触结构用于连接电源端VDD或输入输出端IO。
6.如权利要求3所述的ESD保护的栅极接地MOS结构，其特征在于，形成器件源极的所述第二导电类型注入区上覆盖有第三接触结构，所述第三接触结构接地。
7.如权利要求6所述的ESD保护的栅极接地MOS结构，其特征在于，所述第二导电类型注入区能够形成器件的源极或漏极，且形成漏极的第二导电类型注入区与形成源极的第二导电类型注入区依次交替排布。
8.如权利要求1所述的ESD保护的栅极接地MOS结构，其特征在于，第二电阻的一端连接所述栅极，所述第二电阻的另一端接地。
9.如权利要求1～8中任意一项权利要求所述的ESD保护的栅极接地MOS结构，其特征在于，第一导电类型为P型，第二导电类型为N型；或者第一导电类型为N型，第二导电类型为P型。
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN202888176U (zh) * | 2012-05-29 | 2013-04-17 | 上海腾怡半导体有限公司 | 一种bcd工艺下的esd器件结构 |
| US9368487B1 (en) * | 2015-01-28 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with dynamic low voltage triggering mechanism |
| CN106531734A (zh) * | 2015-09-14 | 2017-03-22 | 上海岭芯微电子有限公司 | Esd保护结构 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100369361B1 (ko) * | 2001-03-30 | 2003-01-30 | 주식회사 하이닉스반도체 | 실리사이드 정전방전보호 트랜지스터를 갖는 집적회로 |
| US8921943B2 (en) * | 2012-12-10 | 2014-12-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods and apparatus for ESD structures |
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Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN202888176U (zh) * | 2012-05-29 | 2013-04-17 | 上海腾怡半导体有限公司 | 一种bcd工艺下的esd器件结构 |
| US9368487B1 (en) * | 2015-01-28 | 2016-06-14 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with dynamic low voltage triggering mechanism |
| CN106531734A (zh) * | 2015-09-14 | 2017-03-22 | 上海岭芯微电子有限公司 | Esd保护结构 |
Also Published As
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