CN117637739A - 静电放电保护装置 - Google Patents

Abstract

提供一种静电放电保护装置，包括位于P型半导体基板中且用以保护第一电路的第一静电放电保护单元。第一静电放电保护单元包括邻接的第一N型和P型井区、邻接的第二N型和P型井区。第一N型和P型掺杂区在第一N型井区中。第二N型和P型掺杂区在第一P型和第二N型井区中。第三N型和P型掺杂区在第二P型井区中。第一P型和第三N型掺杂区电性连接至共用总线。第一N型和第二P型掺杂区电性连接至第一电路的电源供应端。第二N型和第三P型掺杂区电性连接至第一电路的接地端。第一电路的电源供应端和接地端电性连接至共用总线。

Description

静电放电保护装置

技术领域

本公开涉及静电放电保护装置，特别涉及静电放电保护装置的结构以及布局。

背景技术

包括半导体元件的集成电路很容易受到电性过压(electrical overstress，EOS)的影响而造成损坏，电性过压包括静电放电(ESD)、瞬时状况(transient condition)、电路锁存作用(latch up)、以及不正确的极性连接，其中电性过压状况分为过电压或过电流事件。由于静电电荷会在物体内部(body)累积，且当累积有电荷的物体碰触到集成电路时，此现象即为静电放电(Electrostatic Discharge)，静电放电现象所产生的电流会损坏其中的半导体元件以及电路。因此如何保护半导体元件不受静电放电或其他电性过压状况的影响，是亟待解决的问题。此外，针对高速的高阶芯片，使用二极管或是晶体管亦无法解决ESD的问题。

发明内容

本公开一些实施例提供一种静电放电保护装置。静电放电保护装置包括P型半导体基板以及第一静电放电保护单元。第一静电放电保护单元位于P型半导体基板中且用以保护第一电路。第一静电放电保护单元包括第一N型井区、第二N型井区、第一P型井区、第二P型井区、第一N型掺杂区、第一P型掺杂区、第二N型掺杂区、第二P型掺杂区、第三N型掺杂区以及第三P型掺杂区。第一N型掺杂区位于第一N型井区中。第一P型掺杂区位于第一N型井区中，且与第一N型掺杂区并排且彼此间隔设置。第一P型井区邻接第一N型井区。第二N型掺杂区位于第一P型井区中。第二N型井区与第一N型井区并排设置。第二P型掺杂区位于第二N型井区中。第二P型井区邻接第二N型井区。第三N型掺杂区位于第二P型井区中。第三P型掺杂区位于第二P型井区中，且与第三N型掺杂区并排且彼此间隔设置。第一静电放电保护单元的第一P型掺杂区和第三N型掺杂区电性连接至共用总线。第一静电放电保护单元的第一N型掺杂区和第二P型掺杂区电性连接至第一电路的电源供应端。第一静电放电保护单元的第二N型掺杂区和第三P型掺杂区电性连接至第一电路的接地端。第一电路的电源供应端和接地端电性连接至共用总线。

附图说明

图1为本公开一些实施例的静电放电保护装置的连接示意图。

图2为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图3为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图4为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图5显示静电放电事件发生在共用总线(BUS)和受保护电路的电源供应端(VCC)之间，或静电放电事件发生在受保护电路的接地端(VSS)和共用总线(BUS)之间的等效放电电路，以及上述等效电路的寄生元件在图2的静电放电保护装置相应位置的示意图。

图6A显示静电放电事件发生在共用总线(BUS)和受保护电路的接地端(VSS)之间的等效放电电路。

图6B显示图6A等效电路的寄生元件在图2的静电放电保护装置相应位置的示意图。

图7A显示静电放电事件发生在受保护电路的电源供应端(VCC)和共用总线(BUS)之间的等效放电电路。

图7B显示图7A等效电路的寄生元件在图2的静电放电保护装置相应位置的示意图。

图8为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图9为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图10为本公开一些实施例的静电放电保护装置的静电放电保护单元的剖面示意图。

图11为本公开一些实施例的静电放电保护装置的连接示意图。

【符号说明】

100:方向

200:P型半导体基板

204:隔绝部件

300:电源钳位电路

500:静电放电保护装置

510-1，520-1，510-2，520-2:区域

600:系统

BUS:共用总线

B1:第一寄生双极性接面晶体管

B2:第二寄生双极性接面晶体管

B3:第三寄生双极性接面晶体管

B4:第四寄生双极性接面晶体管

CT_1，CT_2，CT_N:受保护电路

D1:第一寄生二极管

D2:第二寄生二极管

ESD-1，ESD-2:静电放电保护单元

IO，IO_1，IO_2，IO_N:输入/输出端

NW1-1，NW1-2:第一N型井区

NW2-1，NW2-2:第二N型井区

N1-1，N1-2:第一N型掺杂区

N2-1，N2-2:第二N型掺杂区

N3-1，N3-2:第三N型掺杂区

PH1，PH2:电流路径

PW1-1，PW1-2:第一P型井区

PW2-2，PW2-2:第二P型井区

P1-1，P1-2:第一P型掺杂区

P2-1，P2-2:第二P型掺杂区

P3-1，P3-2:第三P型掺杂区

SCR-1:第一寄生半导体控制整流器

SCR-2:第二寄生半导体控制整流器

VCC，VCC_1，VCC_2，VCC_N:电源供应端

VSS，VSS_1，VSS_2，VSS_N:接地端

具体实施方式

以下参照本发明实施例的附图以更全面地阐述本公开。然而，本公开也可以各种不同的实施方式实现，而不应限于本文中所述的实施例。附图中的层与区域的厚度可能会为了清楚起见而放大，并且在各附图中相同或相似的参考号码表示相同或相似的元件。

图1为本公开一些实施例的设置在系统600中的多个静电放电保护装置500的连接示意图。图2、3、4为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-1的剖面示意图。系统600包括多个受保护电路CT(包括受保护电路CT_1、CT_2…CT_N)以及相应的多个静电放电保护装置500。受保护电路CT各自具有相应的输入/输出端IO(包括输入/输出端IO_1、IO_2…IO_N)、电源供应端VCC(包括电源供应端VCC_1、VCC_2…VCC_N)以及接地端VSS(包括接地端VSS_1、VSS_2…VSS_N)。并且，各个受保护电路CT_1、CT_2…CT_N的电源供应端VCC_1、VCC_2…VCC_N以及接地端VSS_1、VSS_2…VSS_N均连接至共用总线BUS。值得一提的是，目前已知的连接方式是各个受保护电路CT_1、CT_2…CT_N的电源供应端VCC_1、VCC_2…VCC_N连接至电源总线(power bus)；接地端VSS_1、VSS_2…VSS_N连接至接地总线(ground bus)，而非如本公开皆连接至共用总线BUS，如此一来可以减少布局的使用面积。此外，如图1所示，每一个静电放电保护装置500包括用以保护受保护电路CT的静电放电保护单元ESD-1以及静电放电保护单元ESD-2。如图1所示，每一静电放电保护装置500的静电放电保护单元ESD-1各自电性连接在系统600的共用总线BUS与相应的受保护电路CT_1、CT_2…CT_N的电源供应端VCC_1、VCC_2…VCC_N以及接地端VSS_1、VSS_2…VSS_N之间，以避免静电放电电流流经受保护电路CT_1、CT_2…CT_N。静电放电保护装置500的静电放电保护单元ESD-2各自电性连接在输入/输出端IO_1、IO_2…IO_N与相应的受保护电路CT_1、CT_2…CT_N的电源供应端VCC_1、VCC_2…VCC_N以及接地端VSS_1、VSS_2…VSS_N之间，以避免静电放电电流流经受保护电路CT_1、CT_2…CT_N。此外，系统600还包括多个电源钳位电路(power clamp circuit)300，设置在各个受保护电路CT的电源供应端VCC以及接地端VSS之间，且电性连接至相应受保护电路CT的电源供应端VCC以及接地端VSS(电源钳位电路300的连接方式以及结构可参考图6A或图7A)。

图2为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-1的剖面示意图。如图2所示，静电放电保护装置500包括P型半导体基板200以及位于P型半导体基板200中的静电放电保护单元ESD-1。静电放电保护单元ESD-1包括第一N型井区NW1-1、第二N型井区NW2-1、第一P型井区PW1-1以及第二P型井区PW2-1。第一N型井区NW1-1以及第二P型井区PW2-1分别包括至少一对具相反导电类型的重掺杂区(heavily doped region)。举例来说，第一N型井区NW1包括第一N型掺杂区(N型重掺杂区)N1-1以及第一P型掺杂区(P型重掺杂区)P1-1。第二P型井区PW2-1包括第三N型掺杂区(N型重掺杂区)N3-1以及第三P型掺杂区(P型重掺杂区)P3-1。另外，第一P型井区PW1-1以及第二N型井区NW2-1分别包括至少一个重掺杂区(heavily doped region)，且上述井区与位于其中的重掺杂区具相反的导电类型。举例来说，第一P型井区PW1-1包括第二N型掺杂区(N型重掺杂区)N2-1，第二N型井区NW2-1包括第二P型掺杂区(P型重掺杂区)P2-1。

如图2所示，第一N型井区NW1-1和第一P型井区PW1-1两者沿方向100(实质平行于P型半导体基板200表面的方向(横向))并排且彼此邻接。位于第一N型井区NW1-1中的第一N型掺杂区N1-1以及第一P型掺杂区P1-1沿方向100并排且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。位于第一P型井区PW1-1中的第二N型掺杂区N2-1与第一N型井区NW1-1中的第一P型掺杂区P1-1沿方向100并排且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。并且，第一P型掺杂区P1-1横向(沿方向100)位于第一N型掺杂区N1-1和位于第一P型井区PW1-1中的第二N型掺杂区N2-1之间。在本实施例中，第一N型掺杂区N1-1电性连接至相应的受保护电路CT的电源供应端VCC，第一P型掺杂区P1-1电性连接至共用总线BUS，而第二N型掺杂区N2-1电性连接至相应的受保护电路CT的接地端VSS。

如图2所示，第二N型井区NW2-1和第二P型井区PW2-1两者沿方向100并排且彼此邻接。在一些实施例中，邻接的第二N型井区NW2-1和第二P型井区PW2-1与邻接的第一N型井区NW1-1和第一P型井区PW1-1藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此隔开。位于第二P型井区PW2-1中的第三N型掺杂区N3-1以及第三P型掺杂区P3-1沿方向100并排且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。位于第二N型井区NW2-1中的第二P型掺杂区P2-1与位于第二P型井区PW2-1中的第三N型掺杂区N3-1沿方向100并排且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。并且，第三N型掺杂区N3-1横向(沿方向100)位于第三P型掺杂区P3-1和位于第二N型井区NW2-1中的第二P型掺杂区P2-1之间。在本实施例中，第二P型掺杂区P2-1电性连接至相应的受保护电路CT的电源供应端VCC，第三N型掺杂区N3-1电性连接至共用总线BUS，而第三P型掺杂区P3-1电性连接至相应的受保护电路CT的接地端VSS。

图3为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-1的剖面示意图，其与图2所示的静电放电保护单元ESD-1不同处为：图3所示的静电放电保护单元ESD-1将图2所示的静电放电保护单元ESD-1的第一N型井区NW1-1、第二N型井区NW2-1共用成为3图所示的静电放电保护单元ESD-1的第一N型井区NW1-1。换句话说，图3所示的静电放电保护单元ESD-1的第二N型井区(图2的第二N型井区NW2-1在图3未显示)可为第一N型井区NW1-1的一部分，以使第一N型掺杂区N1-1、第一P型掺杂区P1-1和第二P型掺杂区P2-1皆位于第一N型井区NW1-1中，且使第一N型掺杂区N1-1横向(沿方向100)位于第一P型掺杂区P1-1和第二P型掺杂区P2-1之间，且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。相较于图2，图3所示的静电放电保护单元ESD-1可节省N型井区的总面积。

图4为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-1的剖面示意图，其与图2所示的静电放电保护单元ESD-1的不同处为：图4所示的静电放电保护单元ESD-1将图2所示的静电放电保护单元ESD-1的第一P型井区PW1-1以及第二P型井区PW2-1共用成为图4所示的静电放电保护单元ESD-1的第一P型井区PW1-1。换句话说，图4所示的静电放电保护单元ESD-1的第二P型井区(图2的第二P型井区PW2-1在图4未显示)可为第一P型井区PW1-1的一部分，以使第二N型掺杂区N2-1、第三P型掺杂区P3-1和第三N型掺杂区N3-1皆位于第一P型井区PW1-1中，且使第三P型掺杂区P3-1横向(沿方向100)位于第二N型掺杂区N2-1和第三N型掺杂区N3-1之间，且藉由例如浅沟槽隔绝(STI)的隔绝部件204彼此间隔设置。相较于图2所示的静电放电保护单元ESD-1，图4所示的静电放电保护单元ESD-1可节省P型井区的总面积。值得一提的是，设置在系统600中的多个静电放电保护装置500的静电放电保护单元ESD-1，可以全部为图2～4所示的静电放电保护单元ESD-1的其中一种，也可以是图2～4所示的静电放电保护单元ESD-1的各种组合。上述静电放电保护装置500的配置在系统600的数量则视需求而定。

接下来将藉由图2所示的静电放电保护装置500的静电放电保护单元ESD-1的区域510-1、520-1以说明静电放电事件发生在共用总线BUS、电源供应端VCC或接地端VSS时触发的等效电路以及电流放电路径。在一些实施例中，上述静电放电事件对图3、4所示的静电放电保护装置的静电放电保护单元ESD-1的不同端点之间的等效电路以及电流放电路径与图2所示的静电放电保护装置500的静电放电保护单元ESD-1相同，故不再赘述。

图5显示静电放电事件发生在共用总线BUS和受保护电路CT(图1)的电源供应端VCC之间，或静电放电事件发生在受保护电路CT(图1)的接地端VSS和共用总线BUS之间的等效放电电路，以及上述等效电路的寄生元件在图2的静电放电保护装置500的静电放电保护单元ESD-1的区域510-1、520-1相应位置的示意图。如图5所示，第一P型掺杂区P1-1、第一N型井区NW1-1和第一N型掺杂区N1-1构成第一寄生二极管D1。当静电放电事件发生在共用总线BUS与受保护电路CT的电源供应端VCC之间时，第一寄生二极管D1被触发导通，以形成从共用总线BUS至受保护电路CT的电源供应端VCC的电流路径PH1，将静电荷导离受保护电路CT。

如图5所示，第三P型掺杂区P3-1、第二P型井区PW2-1和第三N型掺杂区N3-1构成第二寄生二极管D2。当静电放电事件发生在受保护电路CT(图1)的接地端VSS与共用总线BUS之间时，第二寄生二极管D2被触发导通，以形成从受保护电路CT的接地端VSS至共用总线BUS的电流路径PH2，将静电荷导离受保护的电路CT。

图6A显示静电放电事件发生在共用总线BUS和受保护电路的接地端VSS之间的等效放电电路以及与其电性连接的电源钳位电路300。图6B为图2的区域510-1的放大图，显示图6A等效电路的寄生元件在图2的静电放电保护装置500的静电放电保护单元ESD-1相应位置的示意图。如图6A、6B所示，除了第一寄生二极管D1之外，静电放电事件发生在共用总线BUS和受保护电路的接地端VSS之间的等效放电电路还包括由第一P型掺杂区P1-1、第一N型井区NW1-1和第一P型井区PW1-1构成的第一寄生双极性接面晶体管(BJT)B1(例如寄生PNPBJT)。第一寄生双极性接面晶体管B1的射极(emitter)、基极(base)以及集电极(collector)分别由第一P型掺杂区P1-1、第一N型井区NW1-1和第一P型井区PW1-1构成。上述等效电路还包括由第二N型掺杂区N2-1、第一P型井区PW1-1和第一N型井区NW1-1构成的第二寄生双极性接面晶体管B2(例如寄生NPN BJT)。第二寄生双极性接面晶体管B2的射极、基极以及集电极分别由第二N型掺杂区N2-1、第一P型井区PW1-1和第一N型井区NW1-1构成。并且，第一寄生双极性接面晶体管B1的基极(第一N型深井区NW1-1)与第二寄生双极性接面晶体管B2的集电极(第一N型井区NW1-1)电性连接，第二寄生双极性接面晶体管B2的基极(第一P型井区PW1-1)与第一寄生双极性接面晶体管B1的集电极(第一P型井区PW1-1)电性连接，以构成第一寄生半导体控制整流器SCR-1。此外，第一寄生双极性接面晶体管B1的射极(第一P型掺杂区P1-1)与共用总线BUS和第一寄生二极管D1的正极电性连接，第一寄生双极性接面晶体管B1的基极(第一N型井区NW1-1)与受保护电路CT的电源供应端VCC和第一寄生二极管D1的负极电性连接。第二寄生双极性接面晶体管B2的射极(第二N型掺杂区N2-1)与受保护电路CT的接地端VSS电性连接。

图6A也显示电源钳位电路300的等效电路。电源钳位电路300由电阻-电容感测器(RC detector)构成，其包括电阻、电容、反相器(inverter)以及N型金属氧化物半导体晶体管。

如图6A、6B所示，当静电放电(ESD)事件发生在共用总线BUS和受保护电路CT(图1)的接地端VSS之间时，会对第一寄生二极管D1和第一寄生双极性接面晶体管B1的射极(第一P型掺杂区P1-1)-基极(第一N型井区NW1-1)接面施加顺向偏压而被触发导通，以形成从共用总线BUS流经第一寄生双极性接面晶体管B1的射极(第一P型掺杂区P1-1)-基极(第一N型井区NW1-1)接面且流至受保护电路CT的电源供应端VCC的电流路径，使第一寄生双极性接面晶体管B1被触发导通。同时，也会有少许漏电流从受保护电路CT的电源供应端VCC经过电源钳位电路300而流至保护电路CT的接地端VSS，而使保护电路CT的接地端VSS_1的电压电平低于保护电路CT的电源供应端VCC的电压电平。上述电流路径对第二寄生双极性接面晶体管B2的基极(第一P型井区PW1-1)-射极(第二N型掺杂区N2-1)接面施加顺向偏压，使第二寄生双极性接面晶体管B2被触发导通。由于第一寄生双极性接面晶体管B1和第二寄生双极性接面晶体管B2一起被触发导通，从而使第一寄生半导体控制整流器SCR-1被触发导通并形成电流路径。上述电流路径提供触发电流(启动电流)，接续触发第一寄生双极性接面晶体管B1(PNP)和第二寄生双极性接面晶体管B2(NPN)，而形成第一寄生半导体控制整流器SCR-1，此低维持电压(V_Hold)、低电阻(R)的第一寄生半导体控制整流器SCR-1可以提供共用总线BUS至受保护电路CT的接地端VSS的电流路径，将静电荷导离受保护电路CT。

图7A显示静电放电事件发生在受保护电路CT(图1)的电源供应端VCC和共用总线BUS之间的等效放电电路(包括电源钳位电路300的等效电路)。图7B为图2的区域520-1的放大图，显示图7A等效电路的寄生元件在图2的静电放电保护装置500的静电放电保护单元ESD-1相应位置的示意图。如图7A、7B所示，除了第二寄生二极管D2之外，等效电路还包括由第三N型掺杂区N3-1、第二P型井区PW2-1和第二N型井区NW2-1构成的第三寄生双极性接面晶体管B3(例如寄生NPN BJT)。第三寄生双极性接面晶体管B3的射极(emitter)、基极(base)以及集电极(collector)分别由第三N型掺杂区N3-1、第二P型井区PW2-1和第二N型井区NW2-1构成。等效电路还包括由第二P型掺杂区P2-1、第二N型井区NW2-1和第二P型井区PW2-1构成的第四寄生双极性接面晶体管B4(例如寄生PNP BJT)。第四寄生双极性接面晶体管B4的射极(emitter)、基极(base)以及集电极(collector)分别由第二P型掺杂区P2-1、第二N型井区NW2-1和第二P型井区PW2-1构成。并且，第三寄生双极性接面晶体管B3的基极(第二P型井区PW2-1)与第四寄生双极性接面晶体管B4的集电极(第二P型井区PW2-1)电性连接，第四寄生双极性接面晶体管B4的基极(第二N型井区NW2-1)与第三寄生双极性接面晶体管B3的集电极(第二N型井区NW2-1)电性连接，以构成第二寄生半导体控制整流器SCR-2。此外，第三寄生双极性接面晶体管B3的射极(第三N型掺杂区N3-1)共用总线BUS和第二寄生二极管D2的负极电性连接，第三寄生双极性接面晶体管B3的基极(第二P型井区PW2-1)与受保护电路CT的接地端VSS_1和第二寄生二极管D2的正极电性连接。第四寄生双极性接面晶体管B4的射极(第二P型掺杂区P2-1)与受保护电路CT的电源供应端VCC_1电性连接。

如图7A、7B所示，当静电放电(ESD)事件发生在受保护电路CT(图1)的电源供应端VCC和共用总线BUS之间时，静电放电电流会先流经电源钳位电路300对受保护电路CT的接地端VSS输出低电平形成电流路径，上述低电平低于电源供应端VCC的电压电平。上述静电放电电流再经过第二寄生二极管D2流至共用总线BUS。流经第二寄生二极管D2的静电放电电流会对第三寄生双极性接面晶体管B3的基极(第二P型井区PW2-1)-射极(第三N型掺杂区N3-1)接面施加顺向偏压，使第三寄生双极性接面晶体管B3被触发导通，进而使第四寄生双极性接面晶体管B4被触发导通。由于第三寄生双极性接面晶体管B3和第四寄生双极性接面晶体管B4一起被触发导通，从而使第二寄生半导体控制整流器SCR-2被触发导通并形成流至共用总线BUS的电流路径。上述电流路径提供触发电流(启动电流)，接续触发第三寄生双极性接面晶体管B3(NPN)和第四寄生双极性接面晶体管B4(PNP)，而形成第二寄生半导体控制整流器SCR-2，此低维持电压(V_Hold)、低电阻(R)的第二寄生半导体控制整流器SCR-2可以提供受保护电路CT的电源供应端VCC至从共用总线BUS的电流路径，将静电荷导离受保护的电路。

在一些实施例中，静电放电保护装置500的静电放电保护单元ESD-2的等效电路可由寄生二极管和/或寄生半导体控制整流器构成，以提供发生在受保护电路CT的输入/输出端IO和电源供应端VCC之间、受保护电路CT的输入/输出端IO和接地端VSS之间、受保护电路CT的电源供应端VCC和输入/输出端IO之间、或受保护电路CT的接地端VSS和输入/输出端IO之间的静电放电事件的放电路径，将静电荷导离受保护的电路。

图8为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-2的连接示意图。如图1、8所示，静电放电保护装置500还包括位于P型半导体基板200中的静电放电保护单元ESD-2，用以保护相应的受保护电路CT(包括受保护电路CT_1、CT_2…CT_N)。在一些实施例中，静电放电保护装置500的静电放电保护单元ESD-1与静电放电保护单元ESD-2藉由隔绝部件204彼此间隔设置。并且，图2所示的静电放电保护单元ESD-1与图8所示的静电放电保护单元ESD-2具有相同的结构以及等效电路(包括第一寄生二极管D1、第二寄生二极管D2、第一寄生半导体控制整流器SCR-1、第二寄生半导体控制整流器SCR-2)。如图2、8所示，举例来说，静电放电保护单元ESD-2的区域510-2、520-2分别对应至静电放电保护单元ESD-1的区域510-1、520-1。并且，静电放电保护单元ESD-2的第一N型井区NW1-2、第二N型井区NW2-2、第一P型井区PW1-2以及第二P型井区PW2-2、第一N型掺杂区N1-2、第一P型掺杂区P1-2、第二N型掺杂区N2-2、第二P型掺杂区P2-2、第三N型掺杂区N3-2、第三P型掺杂区P3-2分别对应至静电放电保护单元ESD-1的第一N型井区NW1-1、第二N型井区NW2-1、第一P型井区PW1-1以及第二P型井区PW2-1、第一N型掺杂区N1-1、第一P型掺杂区P1-1、第二N型掺杂区N2-1、第二P型掺杂区P2-1、第三N型掺杂区N3-1、第三P型掺杂区P3-1。在一些实施例中，静电放电保护单元ESD-2电性连接在保护电路CT(图1)的输入/输出端IO与受保护电路CT之间。详细来说，静电放电保护单元ESD-2的第一P型掺杂区P1-2和第三N型掺杂区N3-2可电性连接至受保护电路CT的输入/输出端IO，静电放电保护单元ESD-2的第一N型掺杂区N1-2和第二P型掺杂区P2-2可电性连接至受保护电路CT的电源供应端VCC。并且，静电放电保护单元ESD-2的第二N型掺杂区N2-2和第三P型掺杂区P3-2电性连接至受保护电路CT的接地端VSS。

图9为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-2的剖面示意图。图3所示的静电放电保护单元ESD-1与图9所示的静电放电保护单元ESD-2彼此间隔设置且具有相同的结构以及等效电路。相较于图8，图9所示的静电放电保护单元ESD-2可节省N型井区的总面积。

图10为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-2的剖面示意图。图4所示的静电放电保护单元ESD-1与图10所示的静电放电保护单元ESD-2彼此间隔设置且具有相同的结构以及等效电路。相较于图8，图10所示的静电放电保护单元ESD-2可节省P型井区的总面积。

在一些实施例中，静电放电保护装置500也可由图2～4中任一个的静电放电保护单元ESD-1搭配图8～10中任一个的静电放电保护单元ESD-2构成，而不限于前述实施例。

图11为本公开一些实施例的静电放电保护装置500的静电放电保护单元ESD-1与静电放电保护单元ESD-2与受保护电路CT的连接示意图。当静电放电保护装置500的静电放电保护单元ESD-1与静电放电保护单元ESD-2具有相同的结构(以及等效电路)，且皆被触发导通时时，可形成惠斯同电桥(Wheatstone bridge)结构，其中静电放电保护单元ESD-1的区域510-1、520-1(图2-4)以及静电放电保护单元ESD-2的区域510-2、520-2(图8-10)的等效电路(包括第一寄生二极管D1、第二寄生二极管D2、第一寄生半导体控制整流器SCR-1、第二寄生半导体控制整流器SCR-2)分别位于惠斯同电桥的四个桥臂，此时受保护电路CT的电源供应端VCC与接地端VSS之间没有电压差。当静电放电(ESD)事件发生在一静电放电保护装置500的受保护电路CT(例如：受保护电路CT_1)的输入/输出端IO(例如：输入/输出端IO_1)与另一静电放电保护装置500的电源供应端VCC(例如：VCC_1或VCC_2)、接地端VSS(例如：VSS_1或VSS_2)或共用总线BUS之间时，因静电放电保护装置500的静电放电保护单元ESD-1与静电放电保护单元ESD-2皆被触发导通时，而形成的惠斯同电桥结构可避免静电荷流经受保护电路CT_1。

本公开实施例提供一种静电放电保护装置。用以保护系统中的多个受保护电路CT(例如受保护电路CT_1、CT_2…CT_N)。受保护电路具有各自的输入/输出端IO、电源供应端VCC以及接地端VSS，且每一个受保护电路CT的电源供应端VCC以及接地端VSS均连接至共用总线BUS。上述静电放电保护装置的第一静电放电保护单元(例如静电放电保护单元ESD-1)电性连接在共用总线BUS与受保护电路CT之间，其包括相邻的第一N型井区和第一P型井区、相邻的第二N型井区和第二P型井区、位于第一N型井区中的一对N型和P型重掺杂区、位于第一P型井区中的N型重掺杂区、位于第二N型井区的P型重掺杂区、以及位于第二P型井区中的一对N型和P型重掺杂区构成，以在共用总线BUS与相应的受保护电路CT的电源供应端VCC以及接地端VSS之间分别插入寄生半导体控制整流器(SCR)。上述寄生半导体控制整流器为多向性的半导体控制整流器，可分别针对发生在共用总线BUS与电源供应端VCC之间、或共用总线BUS与接地端VSS之间的静电放电事件，将静电荷导离受保护的电路。由于各个受保护电路CT的电源供应端VCC以及接地端VSS均连接至共用总线BUS，当静电放电事件发生在任一个受保护电路(例如受保护电路CT_1)的电源供应端VCC以及接地端VSS时，除了上述受保护电路相应的第一静电放电保护单元会将静电荷导离受保护电路之外，静电荷可更顺利流至其他受保护电路(例如受保护电路CT_2…CT_N)的电源供应端VCC以及接地端VSS，并由其他受保护电路的第一静电放电保护单元释放静电荷。此外，共用总线BUS与各个受保护电路CT的电源供应端VCC以及接地端VSS之间具有共用的触发等效电路以及电流放电路径，因而可大幅减少静电放电保护装置的布局面积。上述静电放电保护装置的第二静电放电保护单元(例如静电放电保护单元ESD-2)电性连接在受保护电路CT的输入/输出端IO与受保护电路CT之间。当第一静电放电保护单元和第二静电放电保护单元具有相同的结构时，静电放电保护装置的第一静电放电保护单元及第二静电放电保护单元皆被触发导通时可形成惠斯同电桥结构，此时受保护电路CT的电源供应端VCC与接地端VSS之间不存在电压差，可避免静电放电电流流经受保护电路CT。

虽然本公开以前述的实施例公开如上，然其并非用以限定本发明。本发明所属领域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本公开的保护范围当视所附权利要求书界定范围为准。

Claims (15)

1.一种静电放电保护装置，包括：

P型半导体基板；以及

第一静电放电保护单元，位于该P型半导体基板中且用以保护第一电路，该第一静电放电保护单元包括：

第一N型井区；

第一N型掺杂区，位于该第一N型井区中；

第一P型掺杂区，位于该第一N型井区中，且与该第一N型掺杂区并排且彼此间隔设置；

第一P型井区，邻接该第一N型井区；

第二N型掺杂区，位于该第一P型井区中；

第二N型井区，与该第一N型井区并排设置；

第二P型掺杂区，位于该第二N型井区中；

第二P型井区，邻接该第二N型井区；

第三N型掺杂区，位于该第二P型井区中；以及

第三P型掺杂区，位于该第二P型井区中，且与该第三N型掺杂区并排且彼此间隔设置；

其中该第一静电放电保护单元的该第一P型掺杂区和该第三N型掺杂区电性连接至共用总线，

其中该第一静电放电保护单元的该第一N型掺杂区和该第二P型掺杂区电性连接至该第一电路的电源供应端，以及

其中该第一静电放电保护单元的该第二N型掺杂区和该第三P型掺杂区电性连接至该第一电路的接地端。

2.如权利要求1所述的静电放电保护装置，其中该第一P型掺杂区横向位于该第一N型掺杂区和该第二N型掺杂区之间。

3.如权利要求1所述的静电放电保护装置，其中该第三N型掺杂区横向位于该第二P型掺杂区和该第三P型掺杂区之间。

4.如权利要求1所述的静电放电保护装置，其中该第一静电放电保护单元的该第二N型井区为该第一N型井区的一部分，以使该第一N型掺杂区横向位于该第一P型掺杂区和该第二P型掺杂区之间。

5.如权利要求1所述的静电放电保护装置，其中该第一静电放电保护单元的该第二P型井区为该第一P型井区的一部分，以使该第三P型掺杂区横向位于该第二N型掺杂区和该第三N型掺杂区之间。

6.如权利要求1所述的静电放电保护装置，其中该第一P型掺杂区、该第一N型井区和该第一N型掺杂区构成第一寄生二极管，且其中该第三P型掺杂区、该第二P型井区和该第三N型掺杂区构成第二寄生二极管。

7.如权利要求6所述的静电放电保护装置，其中当静电放电事件发生在该共用总线与该第一电路的该电源供应端之间时，该第一寄生二极管被触发导通。

8.如权利要求6所述的静电放电保护装置，其中当静电放电事件发生在该第一电路的该接地端与该共用总线之间时，该第二寄生二极管被触发导通。

9.如权利要求6所述的静电放电保护装置，其中：

该第一P型掺杂区、该第一N型井区和该第一P型井区构成第一寄生双极性接面晶体管，

该第二N型掺杂区、该第一P型井区和该第一N型井区构成第二寄生双极性接面晶体管，

该第一寄生双极性接面晶体管的基极与该第二寄生双极性接面晶体管的集电极电性连接，该第二寄生双极性接面晶体管的基极与该第一寄生双极性接面晶体管的集电极电性连接，以构成第一寄生半导体控制整流器，

该第一寄生双极性接面晶体管的射极与该共用总线和该第一寄生二极管的正极电性连接，

该第一寄生双极性接面晶体管的该基极与该第一电路的该电源供应端和该第一寄生二极管的负极电性连接，以及

该第二寄生双极性接面晶体管的射极与该第一电路的该接地端电性连接。

10.如权利要求9所述的静电放电保护装置，其中当静电放电事件发生在该共用总线与该第一电路的该接地端之间时，该第一寄生二极管被触发导通，且使该第一寄生双极性接面晶体管和该第二寄生双极性接面晶体管被触发导通，从而使该第一寄生半导体控制整流器被触发导通。

11.如权利要求1所述的静电放电保护装置，其中：

该第三N型掺杂区、该第二P型井区和该第二N型井区构成第三寄生双极性接面晶体管，

该第二P型掺杂区、该第二N型井区和该第三P型掺杂区P3构成第四寄生双极性接面晶体管，

该第三寄生双极性接面晶体管的基极与该第四寄生双极性接面晶体管的集电极电性连接，该第四寄生双极性接面晶体管的基极与该第三寄生双极性接面晶体管的集电极电性连接，以构成第二寄生半导体控制整流器，

该第三寄生双极性接面晶体管的射极与该共用总线和该第二寄生二极管的负极电性连接，

该第三寄生双极性接面晶体管的该基极与该第一电路的该接地端和该第二寄生二极管的正极电性连接，以及

该第四寄生双极性接面晶体管的射极与该电源供应端电性连接。

12.如权利要求11所述的静电放电保护装置，其中当静电放电事件发生在该第一电路的该电源供应端与该共用总线之间时，该第二寄生二极管被触发导通，且使该第三寄生双极性接面晶体管和该第四寄生双极性接面晶体管被触发导通，从而使该第二寄生半导体控制整流器被触发导通。

13.如权利要求1所述的静电放电保护装置，还包括：

第二静电放电保护单元，位于该P型半导体基板中且用以保护该第一电路，其中该第一静电放电保护单元与该第二静电放电保护单元彼此间隔设置且具有相同的结构，

其中该第二静电放电保护单元的该第一P型掺杂区和该第三N型掺杂区电性连接至该第一电路的输入/输出端，

其中该第二静电放电保护单元的该第一N型掺杂区和该第二P型掺杂区电性连接至该第一电路的该电源供应端，以及

其中该第二静电放电保护单元的该第二N型掺杂区和该第三P型掺杂区电性连接至该第一电路的该接地端。

14.如权利要求1所述的静电放电保护装置，还包括：

第三静电放电保护单元，位于该P型半导体基板中且用以保护第二电路，其中该第一静电放电保护单元与该第三静电放电保护单元彼此间隔设置且具有相同的结构，

其中该第三静电放电保护单元的该第一P型掺杂区和该第三N型掺杂区电性连接至该共用总线，

其中该第三静电放电保护单元的该第一N型掺杂区和该第二P型掺杂区电性连接至该第二电路的电源供应端，以及

其中该第三静电放电保护单元的该第二N型掺杂区和该第三P型掺杂区电性连接至该第二电路的接地端。

15.如权利要求14所述的静电放电保护装置，还包括：

第四静电放电保护单元，位于该P型半导体基板中且用以保护该第二电路，其中该第三静电放电保护单元与该第四静电放电保护单元彼此间隔设置且具有相同的结构，

其中该第四静电放电保护单元的该第一P型掺杂区和该第三N型掺杂区电性连接至该第二电路的输入/输出端，

其中该第四静电放电保护单元的该第一N型掺杂区和该第二P型掺杂区电性连接至该第二电路的该电源供应端，以及

其中该第四静电放电保护单元的该第二N型掺杂区和该第三P型掺杂区电性连接至该第二电路的该接地端。