KR100196288B1 - 고전압 반도체 소자 - Google Patents

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Abstract

본 발명은 고전압이 인가된 금속 배선층에 의해 기생 소자가 형성되고 전류 누설이 발생하는 것을 방지하기 위한 고전압 반도체 소자에 관한 것으로서, 채널 저지 영역이 형성되어 있고 동작 전압이 15V 내지 60V인 고전압 반도체 소자에서 고전압이 인가된 금속 배선층이 게이트의 상부를 완전히 겹쳐서 통과할 경우에 채널 저지 영역으로 둘러싸인 필드 내부 영역에서 기생(Parasitic) 필드 트랜지스터가 형성되어 소스와 드레인 사이에 전류 누설이 발생하는 문제점을 해결하기 위하여, 게이트가 소스 또는 드레인 영역의 주위를 완전히 감싸는 구조로서 고전압 소자를 형성한 것이다.
따라서 트랜지스터가 동작하지 않는 상태에 있을 때 고전압이 인가된 금속 배선층이 어떠한 형태로 게이트 상부를 통과하더라도 게이트가 완전 차단되기 때문에 기생 필드 트랜지스터가 형성되지 않으며, 기생 필드 트랜지스터의 형성 방지를 위하여 복잡한 디자인 규칙 검토(DRC) 프로그램을 작성할 필요가 없고, 또한 설계자가 일일이 검토하지 않더라도 기생 필드 트랜지스터의 형성이 방지되는 신뢰성 높은 소자를 생산할 수 있다는 장점을 갖는다.

Description

고전압 반도체 소자
본 발명은 고전압 반도체 소자에 관한 것으로서, 보다 상세하게는 고전압이 인가된 금속 배선층에 의해 기생 소자가 형성되고 전류 누설이 발생하는 것을 방지하기 위한 고전압 반도체 소자에 관한 것이다.
일반적인 반도체 소자의 제조 공정에 있어서 각 액티브(Active) 영역을 분리하는 방법으로 국부 산화법(LOCal Oxidation Silicon; LOCOS) 등이 통상적으로 사용되고 있다. 이와 같은 방법을 사용할 때 필드 산화막 상부로 게이트 폴리(Gate Poly) 또는 금속 배선층이 지나갈 경우, 필드 산화막 하부의 실리콘층의 도전형이 역전(Inversion)되는 것을 방지하기 위하여 기판의 농도를 높혀주는 추가 이온 주입(Ion Implantation)을 실시한다.
이와 같은 추가 이온 주입 공정에 의하여 형성된 필드 산화막 하부의 고농도 도핑 영역을 채널 저지 영역(Channel Stop)이라고 한다. 상기 채널 저지 영역은 고농도 영역이기 때문에 필드 산화막 하부의 실리콘층의 도전형이 역전되는 전압, 즉 필드 문턱 전압(Field Threshould Voltage)을 트랜지스터의 동작 전압보다 높게 유지할 수 있다.
그러나 상기와 같은 방법은 동작 전압이 5V 정도인 통상의 소자에서는 간단하게 실시할 수 있으나, 동작 전압이 15V 내지 60V인 고전압용 소자에서는 적용할 수 없다. 이에 대한 대책으로서 제안된 구조가 소자 주위에 기판(또는 웰)과 같은 도전형의 액티브로 채널 저지 영역을 형성하는 것이다.
이하, 채널 저지 영역이 형성된 종래의 고전압 반도체 소자의 두가지 예와 그 문제점을 도면을 참조하여 설명하고자 한다.
도 1은 종래 기술에 따른 고전압 반도체 소자의 제1 실시예를 나타내는 평면도이다.
도 1을 참조하면, 하나의 채널 저지 영역(14)에 한 개의 트랜지스터가 존재하는 고전압 반도체 소자(10)의 경우로서, 제1 도전형, 예를 들어 P형의 기판(11; 또는 웰)에 기판(11)과 반대 도전형의 제2 도전형, 예를 들어 N+형의 소스, 드레인 확산 영역(12a, 12b)이 형성된 구조이다. 그리고 채널 저지 영역(14)은 기판(11)과 같은 도전형의 고농도 영역(P+)으로서, 소자 주위를 둘러싸는 형태를 하고 있다.
이와 같이 형성된 구조에서는 고전압이 인가된 금속 배선층(50a)이 채널 저지 영역(14)의 상부를 통과하더라도, 채널 저지 영역(14)이 고농도 영역이기 때문에 역전이 발생하지 않는다. 그러나 고전압이 인가된 금속 배선층(50a)이 게이트(13)의 상부를 완전히 겹쳐서 통과할 경우는 채널 저지 영역(14)으로 둘러싸인 필드 내부 영역에서 기생(Parasitic) 필드 트랜지스터(“A”부분)가 형성되어 소스와 드레인 사이에 전류 누설(Current Leakage)이 발생한다.
도 2는 종래 기술에 따른 고전압 반도체 소자의 제2 실시예를 나타내는 평면도이다.
도 2를 참조하면, 하나의 채널 저지 영역(24) 내에 두 개의 트랜지스터가 존재하는 고전압 반도체 소자(20)의 경우로서, 예를 들어 P형의 기판(21)에 기판(21)과 반대 도전형인 N+형의 소스, 드레인 확산 영역(22a, 22b, 22c)이 형성된 구조이다. 두 개의 게이트(23a, 23b)에 의해 이격된 확산 영역은 두 개의 드레인(22a, 22c) 및 공통 소스(22b), 또는 두 개의 소스(22a, 22c) 및 공통 드레인(22b)이다. 그리고 채널 저지 영역(24)은 기판(21)과 같은 도전형의 고농도 영역(P+)으로서, 소자 주위를 둘러싸는 형태를 하고 있다.
이와 같은 구조에서도 전술한 실시예에서와 마찬가지로 고전압이 인가된 금속 배선층(50b)이 게이트(23a, 23b)의 상부를 완전히 겹쳐서 통과할 경우에, 채널 저지 영역(24)으로 둘러싸인 필드 내부 영역에서 기생 필드 트랜지스터(“B”부분)가 형성되어 소스와 드레인 사이에 전류 누설 경로가 형성된다.
따라서 상기와 같은 문제점을 해결하기 위해서는, 소자 배치 설계시에 불량 발생 가능의 경우를 검출할 수 있도록 복잡한 디자인 규칙 검토(DRC; Design Rule Check) 프로그램을 만들거나, 설계자가 직접 검토하여야 한다. 그러나 모든 불량 발생 경우를 설계자가 수작업에 의해 검토할 경우, 에러 발생의 소지가 많고 검토에도 많은 시간이 소요된다. 따라서 기생 필드 트랜지스터의 형성을 원천적으로 방지할 수 있는 설계 기술이 필요하다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여, 고전압이 인가된 금속 배선층이 고전압 반도체 소자의 게이트 상부를 통과하더라도 기생 필드 트랜지스터의 형성이 방지되어 신뢰성 높은 고전압 반도체 소자를 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 고전압 반도체 소자의 제1 실시예를 나타내는 평면도.
도 2는 종래 기술에 따른 고전압 반도체 소자의 제2 실시예를 나타내는 평면도.
도 3은 본 발명에 따른 고전압 반도체 소자의 제1 실시예를 나타내는 평면도.
도 4는 본 발명에 따른 고전압 반도체 소자의 제2 실시예를 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
10, 20, 30, 40 : 고전압 반도체 소자
11, 21, 31, 41 : 제1 도전형 기판(또는 웰)
12a, 12b, 22a, 22b, 22c, 32a, 32b, 42a, 42b, 42c : 제2 도전형 확산 영역
13, 23a, 23b, 33, 43a, 43b : 게이트(Gate)
14, 24, 34, 44 : 채널 저지 영역(Channel Stop)
50a, 50b : 금속 배선층
상기 목적을 달성하기 위하여, 본 발명은 제1 도전형의 반도체 기판과, 상기 기판의 소정의 영역에 서로 이격되어 형성되며 제1 도전형과 반대 도전형인 제2 도전형의 소스 및 드레인 확산 영역과, 상기 이격된 소스 및 드레인 확산 영역 사이의 상기 기판 상부에 형성된 게이트와, 상기 소스 및 드레인 확산 영역의 주위에 형성된 기판과 동일한 제1 도전형의 고농도 채널 저지 영역을 포함하는 고전압 반도체 소자에 있어서, 상기 게이트가 상기 채널 저지 영역 내에서 상기 소스 또는 드레인 확산 영역의 주위를 감싸는 형태로 연장되어 형성되는 것을 특징으로 하는 고전압 반도체 소자를 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 3은 본 발명에 따른 고전압 반도체 소자의 제1 실시예를 나타내는 평면도이다.
도 3을 참조하면, 도 1에 도시된 종래의 제1 실시예를 개선한 것으로서, 하나의 채널 저지 영역(34) 내에 한 개의 트랜지스터가 존재하는 고전압 반도체 소자의 경우를 개선한 것(30)으로서, 게이트(33)가 소스 또는 드레인 영역(32b)의 주위를 완전히 감싸는 구조이다. 이 때 게이트(33)에 의해 둘러싸인 확산 영역(32b)은 소스 또는 드레인 어느 것이나 가능하다.
이와 같은 구조로 고전압 소자를 형성하면, 트랜지스터가 동작하지 않는 상태에 있을 때 고전압이 인가된 금속 배선층이 어떠한 형태로 게이트(33) 상부를 통과하더라도, 게이트(33)가 완전 차단되기 때문에 기생 필드 트랜지스터가 형성되지 않는다.
도 4는 본 발명에 따른 고전압 반도체 소자의 제2 실시예를 나타내는 평면도이다.
도 4를 참조하면, 도 2에 도시된 종래의 제2 실시예를 개선한 것으로서, 하나의 채널 저지 영역(44) 내에 두 개의 트랜지스터가 존재하는 고전압 반도체 소자의 경우를 개선한 것(40)으로서, 역시 각각의 게이트(43a, 43b)가 두 개의 소스 또는 드레인(42a, 42c)을 완전히 감싸는 구조를 채택함으로써, 고전압이 인가된 금속 배선층이 게이트(43a, 43b) 상부를 통과하더라도 게이트(43a, 43b)가 완전 차단되기 때문에 기생 필드 트랜지스터가 형성되지 않는다.
예를 들어, 한쪽 소스 영역(42a)에 30V의 전압이 인가되더라도 다른쪽 소스 영역(42c), 공통 드레인 영역(42b), 및 게이트(43a, 43b)에 0V의 전압이 걸리면, 이 트랜지스터는 동작하지 않는다. 그러나 종래의 경우 고전압이 인가된 금속 배선층(도 2의 50b)이 게이트(도 2의 23a, 23b) 상부를 통과하면, 금속 배선층이 게이트 역할을 하면서 금속 배선층 하부의 필드 영역에 기생 필드 트랜지스터가 형성되고, 소스·드레인 간의 전류 누설 경로(도 2의 “B”부분)가 형성되는 것이다. 그래서 도 4와 같이 게이트(43a, 43b)를 형성하면, 0V가 인가된 게이트에 의하여 소스 영역(42a, 42c)이 완전 차단되기 때문에 기생 필드 트랜지스터가 형성되지 않으며, 따라서 전류 누설 경로 또한 형성되지 않는다.
따라서 본 발명의 구조에 따르면, 기생 필드 트랜지스터의 형성 방지를 위하여 복잡한 DRC File을 작성할 필요가 없고, 또한 설계자가 일일이 검토하지 않더라도 기생 필드 트랜지스터의 형성이 방지되는 신뢰성 높은 소자를 생산할 수 있다는 장점이 있다.

Claims (4)

  1. 제1 도전형의 반도체 기판과;
    상기 기판의 소정의 영역에 서로 이격되어 형성되며 제1 도전형과 반대 도전형인 제2 도전형의 소스 및 드레인 확산 영역과;
    상기 이격된 소스 및 드레인 확산 영역 사이의 상기 기판 상부에 형성된 게이트와;
    상기 소스 및 드레인 확산 영역의 주위에 형성된 기판과 동일한 제1 도전형의 고농도 채널 저지 영역;
    을 포함하는 고전압 반도체 소자에 있어서,
    상기 게이트가 상기 채널 저지 영역 내에서 상기 소스 또는 드레인 확산 영역의 주위를 감싸는 형태로 연장되어 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제 1 항에 있어서, 상기 게이트가 두 개 이상 형성되며 상기 각 게이트는 각각 소스 또는 드레인 확산 영역의 주위를 감싸는 형태로 연장되어 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  3. 제 1 항에 있어서, 상기 제1 도전형은 P형, 제2 도전형은 N형인 것을 특징으로 하는 고전압 반도체 소자.
  4. 제 1 항에 있어서, 상기 제1 도전형은 N형, 제2 도전형은 P형인 것을 특징으로 하는 고전압 반도체 소자.
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