JPH0570943B2 - - Google Patents
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- JPH0570943B2 JPH0570943B2 JP59135210A JP13521084A JPH0570943B2 JP H0570943 B2 JPH0570943 B2 JP H0570943B2 JP 59135210 A JP59135210 A JP 59135210A JP 13521084 A JP13521084 A JP 13521084A JP H0570943 B2 JPH0570943 B2 JP H0570943B2
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- JP
- Japan
- Prior art keywords
- memory
- circuit
- power supply
- wiring
- memory circuit
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- 238000000034 method Methods 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 8
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- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 230000006870 function Effects 0.000 description 5
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
- H01L2027/11809—Microarchitecture
- H01L2027/11835—Degree of specialisation for implementing specific functions
- H01L2027/11837—Implementation of digital circuits
- H01L2027/11838—Implementation of memory functions
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、マスタスライス型半導体集積回路装
置に関し、特にメモリ回路を内蔵し、該メモリ回
路の入力端子等を所定の電源電圧にクリツプする
ことにより該メモリ回路の容量および回路構成等
を変更できるようにしたゲートアレイLSI装置に
関する。
置に関し、特にメモリ回路を内蔵し、該メモリ回
路の入力端子等を所定の電源電圧にクリツプする
ことにより該メモリ回路の容量および回路構成等
を変更できるようにしたゲートアレイLSI装置に
関する。
（従来の技術）
ゲートアレイLSI装置は、基本ゲート回路等の
基本セルをアレイ状に配置しておき、顧客の指定
した論理回路に応じて各基本セル間の配線をコン
ピユータ処理によつて設計する集積回路装置であ
る。
基本セルをアレイ状に配置しておき、顧客の指定
した論理回路に応じて各基本セル間の配線をコン
ピユータ処理によつて設計する集積回路装置であ
る。
従来、このようなゲートアレイLSI装置に、基
本セルによつて構成される論理回路ブロツクの他
に基本セルとは別の専用の回路パターンによつて
構成されるメモリ回路ブロツクを設け、メモリ回
路を使用して論理動作を行なう回路をLSI化する
ことが可能であつた。
本セルによつて構成される論理回路ブロツクの他
に基本セルとは別の専用の回路パターンによつて
構成されるメモリ回路ブロツクを設け、メモリ回
路を使用して論理動作を行なう回路をLSI化する
ことが可能であつた。
しかしながら、このような従来形のゲートアレ
イLSI装置においては、メモリ回路の容量および
回路構成等が固定的に設定されており、任意のビ
ツトおよびワード構成、任意の制御回路、かつ複
数ポートの読み書き動作等の任意の回路構成およ
び機能を実現することが不可能であるため、ゲー
トアレイ装置の論理設計の自由度がかなり制限さ
れるという不都合があつた。
イLSI装置においては、メモリ回路の容量および
回路構成等が固定的に設定されており、任意のビ
ツトおよびワード構成、任意の制御回路、かつ複
数ポートの読み書き動作等の任意の回路構成およ
び機能を実現することが不可能であるため、ゲー
トアレイ装置の論理設計の自由度がかなり制限さ
れるという不都合があつた。
（発明が解決しようとする問題点）
本発明は、前述の従来形における問題点に鑑
み、メモリ回路を内蔵するゲートアレイLSI装置
において、メモリ回路部分の入力端子等を所定電
圧にクリツプできるようにするという構想に基づ
き、メモリ回路の容量および回路構成等を任意に
設定できるように、ゲートアレイLSI装置の論理
設計の自由度を向上させることを目的とする。
み、メモリ回路を内蔵するゲートアレイLSI装置
において、メモリ回路部分の入力端子等を所定電
圧にクリツプできるようにするという構想に基づ
き、メモリ回路の容量および回路構成等を任意に
設定できるように、ゲートアレイLSI装置の論理
設計の自由度を向上させることを目的とする。
（問題点を解決するための手段）
本発明によれば、メモリ回路を有するメモリブ
ロツクを具備し、該メモリブロツク周辺部に該メ
モリブロツクの入力リードを構成する導電層とは
別の導電層によつて構成され該入力リードの上部
または下部を通過する固定パターンの所定電位の
電源配線を配設し、該メモリブロツクは該入力リ
ードの一部を所定電位に接続することによりメモ
リ構成が変更されるよう構成され、該入力リード
の一部を希望されるメモリ構成に対応して、コン
タクトホールを介して該所定電位の電源配線と接
続し、前記接続のための電源線は配線工程で用い
る配線よりも下層に位置するようにし、それによ
りメモリ構成の変更を可能としたことを特徴とす
るマスタスライス型半導体集積回路装置が提供さ
れる。
ロツクを具備し、該メモリブロツク周辺部に該メ
モリブロツクの入力リードを構成する導電層とは
別の導電層によつて構成され該入力リードの上部
または下部を通過する固定パターンの所定電位の
電源配線を配設し、該メモリブロツクは該入力リ
ードの一部を所定電位に接続することによりメモ
リ構成が変更されるよう構成され、該入力リード
の一部を希望されるメモリ構成に対応して、コン
タクトホールを介して該所定電位の電源配線と接
続し、前記接続のための電源線は配線工程で用い
る配線よりも下層に位置するようにし、それによ
りメモリ構成の変更を可能としたことを特徴とす
るマスタスライス型半導体集積回路装置が提供さ
れる。
（作用）
上述のような構成を用いることにより、本発明
においては、メモリ回路を内蔵するゲートアレイ
LSI装置において、メモリ回路のアドレスバツフ
ア等の入力端子を容易に電源電圧等にクリツプす
ることが可能となり、例えばメモリ回路の記憶容
量、制御方式等の自由設定あるいは複数ポートの
読み書き動作等各種の機能の実現を行なうことが
できる。すなわち、ゲートアレイLSI装置に内蔵
されたメモリ回路において各種の回路構成および
機能を容易に変更設定できるから、論理設計の自
由度を大幅に向上させることが可能になる。
においては、メモリ回路を内蔵するゲートアレイ
LSI装置において、メモリ回路のアドレスバツフ
ア等の入力端子を容易に電源電圧等にクリツプす
ることが可能となり、例えばメモリ回路の記憶容
量、制御方式等の自由設定あるいは複数ポートの
読み書き動作等各種の機能の実現を行なうことが
できる。すなわち、ゲートアレイLSI装置に内蔵
されたメモリ回路において各種の回路構成および
機能を容易に変更設定できるから、論理設計の自
由度を大幅に向上させることが可能になる。
（実施例）
以下、図面により本発明の実施例を説明する。
第１図は、本発明の１実施例に係わるゲートアレ
イLSI装置の半導体チツプ上の各回路のレイアウ
トを概略的に示す。同図において、１および２は
ランダムアクセスメモリ、リードオンリメモリ等
のメモリ回路であつて、これらのメモリ回路１，
２等によりメモリブロツクが構成されている。ま
た、５は基本セルであつて、これらの基本セル５
がマトリクス状に配列されてロジツクブロツクが
形成されている。これらのメモリブロツクおよび
ロジツクブロツクの周辺には入出力バツフア６が
配設されている。
第１図は、本発明の１実施例に係わるゲートアレ
イLSI装置の半導体チツプ上の各回路のレイアウ
トを概略的に示す。同図において、１および２は
ランダムアクセスメモリ、リードオンリメモリ等
のメモリ回路であつて、これらのメモリ回路１，
２等によりメモリブロツクが構成されている。ま
た、５は基本セルであつて、これらの基本セル５
がマトリクス状に配列されてロジツクブロツクが
形成されている。これらのメモリブロツクおよび
ロジツクブロツクの周辺には入出力バツフア６が
配設されている。
また、７，８，９，１０はそれぞれロジツクブ
ロツク内の各基本セル上に配設された電源線であ
つて、電源線７および１０はそれぞれ例えば0V
の電源VSSを供給し、電源線８および９はそれぞ
れ例えば5Vの電源VDDを供給するものである。ま
た、電源線７および８は、例えば第１層目のアル
ミ配線によつて構成され、電源線９および１０は
第１層目のアルミ配線上に形成された第２層目の
アルミ配線によつて構成される。そして、基本セ
ル５等の回路は第１層目のアルミ配線の下部に形
成されている。さらに、１１および１２はそれぞ
れ例えば電源VDDおよびVSSを供給するための電
源線であつて、共に第１層目のアルミ配線の下部
に設けられたゲート金属層、すなわち基本セル５
等のFETのゲート電極を形成するための金属層、
を用いて構成される。
ロツク内の各基本セル上に配設された電源線であ
つて、電源線７および１０はそれぞれ例えば0V
の電源VSSを供給し、電源線８および９はそれぞ
れ例えば5Vの電源VDDを供給するものである。ま
た、電源線７および８は、例えば第１層目のアル
ミ配線によつて構成され、電源線９および１０は
第１層目のアルミ配線上に形成された第２層目の
アルミ配線によつて構成される。そして、基本セ
ル５等の回路は第１層目のアルミ配線の下部に形
成されている。さらに、１１および１２はそれぞ
れ例えば電源VDDおよびVSSを供給するための電
源線であつて、共に第１層目のアルミ配線の下部
に設けられたゲート金属層、すなわち基本セル５
等のFETのゲート電極を形成するための金属層、
を用いて構成される。
上述の構成においては、通常顧客等の呈示した
論理回路図に基づきロジツクブロツク内における
各基本セル間およびこれらの基本セルとメモリブ
ロツク間との配線が自動配線処理によつて決定さ
れ、所望の構成を有するゲートアレイLSI装置が
製作される。この場合、メモリブロツクにおける
各メモリ回路の入力端子等を所定の論理レベルに
クリツプすることにより、任意のビツト数、ワー
ド数、または任意の制御回路等を有するメモリを
実現し、あるいは独立の２つのメモリ回路の実現
等メモリ構成を任意に変更することが可能であ
る。例えば、予めメモリブロツクに設けられたア
ドレスバツフアの１部の入力端子を論理“０”ま
たは“１”にクリツプすることにより所望のワー
ド数またはビツト数のメモリを構成することがで
きる。
論理回路図に基づきロジツクブロツク内における
各基本セル間およびこれらの基本セルとメモリブ
ロツク間との配線が自動配線処理によつて決定さ
れ、所望の構成を有するゲートアレイLSI装置が
製作される。この場合、メモリブロツクにおける
各メモリ回路の入力端子等を所定の論理レベルに
クリツプすることにより、任意のビツト数、ワー
ド数、または任意の制御回路等を有するメモリを
実現し、あるいは独立の２つのメモリ回路の実現
等メモリ構成を任意に変更することが可能であ
る。例えば、予めメモリブロツクに設けられたア
ドレスバツフアの１部の入力端子を論理“０”ま
たは“１”にクリツプすることにより所望のワー
ド数またはビツト数のメモリを構成することがで
きる。
本発明においては、メモリ回路の入力端子をク
リツプするために前述の電源線１１，１２を用い
る。すなわち、第２図に示すように、メモリ回路
の入力リードまたは入力端子１３，１４等は例え
ば第１層目のアルミ配線によつて形成されてお
り、ゲート金属層で形成される電源線１１，１２
の上部を横切つている。したがつて、例えば入力
端子１３および１４をコンタクトホール１３ａお
よび１４ａを介して各電源線１２および１１に接
続することにより、これらの入力端子１３および
１４をそれぞれ電源VSSおよびVDDにクリツプす
ることができる。なお、電源線１１，１２および
メモリ回路の各入出力端子は、例えばメモリ回路
を含むメモリマクロセルの周辺部にロジツクブロ
ツク等の自動配線領域と同じ配線ピツチで配設さ
れる。
リツプするために前述の電源線１１，１２を用い
る。すなわち、第２図に示すように、メモリ回路
の入力リードまたは入力端子１３，１４等は例え
ば第１層目のアルミ配線によつて形成されてお
り、ゲート金属層で形成される電源線１１，１２
の上部を横切つている。したがつて、例えば入力
端子１３および１４をコンタクトホール１３ａお
よび１４ａを介して各電源線１２および１１に接
続することにより、これらの入力端子１３および
１４をそれぞれ電源VSSおよびVDDにクリツプす
ることができる。なお、電源線１１，１２および
メモリ回路の各入出力端子は、例えばメモリ回路
を含むメモリマクロセルの周辺部にロジツクブロ
ツク等の自動配線領域と同じ配線ピツチで配設さ
れる。
第３図は、第１図のゲートアレイLSI装置のメ
モリブロツク付近の詳細を示す。同図において、
メモリ回路１は、メモリセルアレイ１５、センス
アンプ１６、書き込みアンプ１７、ワードアドレ
スレジスタ１８、ワードデコーダ１９、および制
御回路２０を具備する。また、該メモリ回路１の
１辺に沿つて前述の電源線１１および１２が配設
されており、メモリ回路１の入出力バツフア６と
の間およびロジツクブロツクの各基本セル５との
間には配線領域２１が設けられている。
モリブロツク付近の詳細を示す。同図において、
メモリ回路１は、メモリセルアレイ１５、センス
アンプ１６、書き込みアンプ１７、ワードアドレ
スレジスタ１８、ワードデコーダ１９、および制
御回路２０を具備する。また、該メモリ回路１の
１辺に沿つて前述の電源線１１および１２が配設
されており、メモリ回路１の入出力バツフア６と
の間およびロジツクブロツクの各基本セル５との
間には配線領域２１が設けられている。
第３図においては、メモリ回路１内の各回路部
の入力端子および出力端子がアルミ配線によつて
他の回路、例えばロジツクブロツク内の基本セル
５あるいは入出力バツフア６等に接続される。メ
モリ回路１にはこのように接続された配線を介し
て各種の信号の入出力が行なわれる。例えば、ワ
ードアドレスレジスタ１８には同図矢印Ａで示す
ようにアドレス信号が入力され、書き込みアンプ
１７には矢印Ｂで示すように書き込みデータが入
力され、センスアンプ１６からは矢印Ｃで示すよ
うに読み出しデータが出力される。また、クロツ
クバツフアおよび各種の制御信号回路を含む制御
回路２０には、矢印Ｄで示すように例えばクロツ
ク信号およびライトイネーブル信号等の制御信号
が入力される。
の入力端子および出力端子がアルミ配線によつて
他の回路、例えばロジツクブロツク内の基本セル
５あるいは入出力バツフア６等に接続される。メ
モリ回路１にはこのように接続された配線を介し
て各種の信号の入出力が行なわれる。例えば、ワ
ードアドレスレジスタ１８には同図矢印Ａで示す
ようにアドレス信号が入力され、書き込みアンプ
１７には矢印Ｂで示すように書き込みデータが入
力され、センスアンプ１６からは矢印Ｃで示すよ
うに読み出しデータが出力される。また、クロツ
クバツフアおよび各種の制御信号回路を含む制御
回路２０には、矢印Ｄで示すように例えばクロツ
ク信号およびライトイネーブル信号等の制御信号
が入力される。
上述のようなメモリ回路において、メモリセル
アレイ１５に予め例えば64ワード、10ビツトのメ
モリセルが用意されているものとする。この場合
は、ワードアドレスは６ビツト、書き込みアンプ
１７およびセンスアンプ１６の個数はそれぞれ10
個となつている。このようなメモリ回路を例えば
32ワード、８ビツトで使用する場合にはワードア
ドレスを５ビツトとし、書き込みアンプ１７およ
びセンスアンプ１６の数をそれぞれ８個とする必
要がある。このため、第３図に示すように、ワー
ドアドレスレジスタ１８につながる入力端子の１
つ、および２つの書き込みアンプにつながる２つ
の入力端子をそれぞれコンタクトホール２２およ
び２３，２４を介して例えば電源線１２に接続
し、これらの各入力端子を例えば“０”にクリツ
プする。これにより、斜線で示すワードアドレス
レジスタ１８の１ビツト分の回路および２ビツト
分の書き込みアンプが不使用状態とされる。
アレイ１５に予め例えば64ワード、10ビツトのメ
モリセルが用意されているものとする。この場合
は、ワードアドレスは６ビツト、書き込みアンプ
１７およびセンスアンプ１６の個数はそれぞれ10
個となつている。このようなメモリ回路を例えば
32ワード、８ビツトで使用する場合にはワードア
ドレスを５ビツトとし、書き込みアンプ１７およ
びセンスアンプ１６の数をそれぞれ８個とする必
要がある。このため、第３図に示すように、ワー
ドアドレスレジスタ１８につながる入力端子の１
つ、および２つの書き込みアンプにつながる２つ
の入力端子をそれぞれコンタクトホール２２およ
び２３，２４を介して例えば電源線１２に接続
し、これらの各入力端子を例えば“０”にクリツ
プする。これにより、斜線で示すワードアドレス
レジスタ１８の１ビツト分の回路および２ビツト
分の書き込みアンプが不使用状態とされる。
第４図は、第３図におけるメモリ回路の入力部
の回路の１例としてのワードアドレスレジスタ周
辺の回路を示す。同図の回路においては、入力バ
ツフアとなるインバータ４８を例えば基本セルに
よつて構成し、インバータ４８に接続されるアド
レスレジスタ部分４９はメモリ回路の専用パター
ンによつて形成されている。このような構成によ
つてインバータ４８の入力端子を前述の方法で所
定電位にクリツプすることができる。なお、第４
図においてアドレスレジスタ部分はフリツプフロ
ツプ回路５０，５１、転送ゲート５２，５３、お
よび各インバータ５４，５５，５６等によつて構
成される。
の回路の１例としてのワードアドレスレジスタ周
辺の回路を示す。同図の回路においては、入力バ
ツフアとなるインバータ４８を例えば基本セルに
よつて構成し、インバータ４８に接続されるアド
レスレジスタ部分４９はメモリ回路の専用パター
ンによつて形成されている。このような構成によ
つてインバータ４８の入力端子を前述の方法で所
定電位にクリツプすることができる。なお、第４
図においてアドレスレジスタ部分はフリツプフロ
ツプ回路５０，５１、転送ゲート５２，５３、お
よび各インバータ５４，５５，５６等によつて構
成される。
（発明の効果）
以上のように、本発明によれば、メモリ回路を
有するゲートアレイLSI装置において、該メモリ
回路の所望の入力端子等を自動配線処理によつて
所定電位に的確にクリツプすることが可能とな
り、メモリ構成を配線によつて自由に変更するこ
とが可能となるから論理設計の自由度を大幅に向
上させることができる。また、メモリ回路の入力
端子等を所定電位にクリツプするために特別の配
線領域を必要としないからLSI装置の集積度に影
響を与えることなくメモリ構成の変更を行なうこ
とが可能になる。
有するゲートアレイLSI装置において、該メモリ
回路の所望の入力端子等を自動配線処理によつて
所定電位に的確にクリツプすることが可能とな
り、メモリ構成を配線によつて自由に変更するこ
とが可能となるから論理設計の自由度を大幅に向
上させることができる。また、メモリ回路の入力
端子等を所定電位にクリツプするために特別の配
線領域を必要としないからLSI装置の集積度に影
響を与えることなくメモリ構成の変更を行なうこ
とが可能になる。
第１図は本発明の１実施例に係るゲートアレイ
LSI装置の半導体チツプ上の各回路の配置を示す
平面図、第２図は第１図の装置におけるメモリブ
ロツク周辺部を詳細に示す拡大図、第３図は第１
図の装置におけるメモリ回路部分の詳細を示す拡
大図、そして第４図は第３図のメモリ回路の入力
部を示すブロツク回路図である。 １，２：メモリ回路、５：基本セル、６：入出
力バツフア、７，８，９，１０，１１，１２：電
源線、１３，１４：入力端子、１３ａ，１４ａ，
２２，２３，２４：コンタクトホール、１５：メ
モリセルアレイ、１６：センスアンプ、１７：書
き込みアンプ、１８：ワードアドレスレジスタ、
１９：ワードアドレスデコーダ、２０：制御回
路、２１：配線領域。
LSI装置の半導体チツプ上の各回路の配置を示す
平面図、第２図は第１図の装置におけるメモリブ
ロツク周辺部を詳細に示す拡大図、第３図は第１
図の装置におけるメモリ回路部分の詳細を示す拡
大図、そして第４図は第３図のメモリ回路の入力
部を示すブロツク回路図である。 １，２：メモリ回路、５：基本セル、６：入出
力バツフア、７，８，９，１０，１１，１２：電
源線、１３，１４：入力端子、１３ａ，１４ａ，
２２，２３，２４：コンタクトホール、１５：メ
モリセルアレイ、１６：センスアンプ、１７：書
き込みアンプ、１８：ワードアドレスレジスタ、
１９：ワードアドレスデコーダ、２０：制御回
路、２１：配線領域。
Claims (1)
- １ メモリ回路を有するメモリブロツクを具備
し、該メモリブロツク周辺部に該メモリブロツク
の入力リードを構成する導電層とは別の導電層に
よつて構成され該入力リードの上部または下部を
通過する固定パターンの所定電位の電源配線を配
設し、該メモリブロツクは該入力リードの一部を
所定電位に接続することによりメモリ構成が変更
されるよう構成され、該入力リードの一部を希望
されるメモリ構成に対応して、コンタクトホール
を介して該所定電位の電源配線と接続し、前記接
続のための電源線は配線工程で用いる配線よりも
下層に位置するようにし、それによりメモリ構成
の変更を可能としたことを特徴とするマスタスラ
イス型半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135210A JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
| DE8585107918T DE3585756D1 (de) | 1984-07-02 | 1985-06-27 | Halbleiterschaltungsanordnung in hauptscheibentechnik. |
| EP85107918A EP0170052B1 (en) | 1984-07-02 | 1985-06-27 | Master slice type semiconductor circuit device |
| US06/750,163 US4780846A (en) | 1984-07-02 | 1985-06-28 | Master slice type semiconductor circuit device |
| KR1019850004739A KR900000178B1 (ko) | 1984-07-02 | 1985-07-02 | 마스터 슬라이스형 반도체 회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59135210A JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122648A JPS6122648A (ja) | 1986-01-31 |
| JPH0570943B2 true JPH0570943B2 (ja) | 1993-10-06 |
Family
ID=15146419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59135210A Granted JPS6122648A (ja) | 1984-07-02 | 1984-07-02 | マスタスライス型半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6122648A (ja) |
| KR (1) | KR900000178B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0738414B2 (ja) * | 1987-01-09 | 1995-04-26 | 株式会社東芝 | 半導体集積回路 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
-
1984
- 1984-07-02 JP JP59135210A patent/JPS6122648A/ja active Granted
-
1985
- 1985-07-02 KR KR1019850004739A patent/KR900000178B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58210638A (ja) * | 1982-06-01 | 1983-12-07 | Nec Corp | 半導体集積回路 |
| JPS5924492A (ja) * | 1982-07-30 | 1984-02-08 | Hitachi Ltd | 半導体記憶装置の構成方法 |
| JPS5955519A (ja) * | 1982-09-24 | 1984-03-30 | Tokyo Electric Co Ltd | コンピユ−タ用基板 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6122648A (ja) | 1986-01-31 |
| KR900000178B1 (ko) | 1990-01-23 |
| KR860001485A (ko) | 1986-02-26 |
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| Date | Code | Title | Description |
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| EXPY | Cancellation because of completion of term |