JPH06303118A - しきい電圧を制御するためのデュアルゲートｊｆｅｔ回路 - Google Patents
しきい電圧を制御するためのデュアルゲートｊｆｅｔ回路Info
- Publication number
- JPH06303118A JPH06303118A JP6007395A JP739594A JPH06303118A JP H06303118 A JPH06303118 A JP H06303118A JP 6007395 A JP6007395 A JP 6007395A JP 739594 A JP739594 A JP 739594A JP H06303118 A JPH06303118 A JP H06303118A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- gate
- standard
- current
- operational amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Nonlinear Science (AREA)
- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【構成】 モノリシック集積回路が複数のテ゛ュアルケ゛ート接合形電
界効果トランシ゛スタを含む。１つのトランシ゛スタが標準トランシ゛スタ(1
2)として選ばれ、その電流は第１の抵抗(14)を介して通
過される。基準電流が第２の抵抗(15)を介して通過され
る。２つの抵抗はオヘ゜アンフ゜(17)の入力に結合され、オヘ゜アン
フ゜の出力は標準トランシ゛スタの一方のケ゛ートに結合される。標
準トランシ゛スタの他方のケ゛ートにはトランシ゛スタを導通モート゛で動作さ
せるよう選択されたハ゛イアス電圧(VBIAS)が印加される。か
くして標準トランシ゛スタはオヘ゜アンフ゜の周囲に負の帰還ルーフ゜を形
成する。その結果、標準トランシ゛スタは抵抗の値の比率によ
って定まる比率で、基準電流に関連した電流を通過させ
る。オヘ゜アンフ゜は集積回路内の他の全てのトランシ゛スタ(18)の他
方のケ゛ートに結合することができる。 【効果】 トランシ゛スタは全て、同じ動作ハ゛イアスにある標準トラ
ンシ゛スタの動作電流と同じ動作電流を有する。これは、全
てのトランシ゛スタが同じ実効しきい電圧を示すことを意味す
る。
界効果トランシ゛スタを含む。１つのトランシ゛スタが標準トランシ゛スタ(1
2)として選ばれ、その電流は第１の抵抗(14)を介して通
過される。基準電流が第２の抵抗(15)を介して通過され
る。２つの抵抗はオヘ゜アンフ゜(17)の入力に結合され、オヘ゜アン
フ゜の出力は標準トランシ゛スタの一方のケ゛ートに結合される。標
準トランシ゛スタの他方のケ゛ートにはトランシ゛スタを導通モート゛で動作さ
せるよう選択されたハ゛イアス電圧(VBIAS)が印加される。か
くして標準トランシ゛スタはオヘ゜アンフ゜の周囲に負の帰還ルーフ゜を形
成する。その結果、標準トランシ゛スタは抵抗の値の比率によ
って定まる比率で、基準電流に関連した電流を通過させ
る。オヘ゜アンフ゜は集積回路内の他の全てのトランシ゛スタ(18)の他
方のケ゛ートに結合することができる。 【効果】 トランシ゛スタは全て、同じ動作ハ゛イアスにある標準トラ
ンシ゛スタの動作電流と同じ動作電流を有する。これは、全
てのトランシ゛スタが同じ実効しきい電圧を示すことを意味す
る。
Description
【０００１】
【産業上の利用分野】本発明は接合形電界効果トランジ
スタ（ＪＦＥＴ）デバイスに関し、より詳しくは、デュ
アルゲートデバイスに関する。このようなトランジスタ
は、ソース及びドレーン素子と共に、一対のゲート端子
を有する。ＪＦＥＴデバイスは、電界効果トランジスタ
とバイポーラトランジスタの両者を単一の集積回路（Ｉ
Ｃ）チップ内へと製造する場合に、ＩＣ構造において一
般的なものである。このような系列のデバイスの１つ
は、ＢＩＦＥＴTM演算増幅器（オペアンプ）という商標
で市販されている。
スタ（ＪＦＥＴ）デバイスに関し、より詳しくは、デュ
アルゲートデバイスに関する。このようなトランジスタ
は、ソース及びドレーン素子と共に、一対のゲート端子
を有する。ＪＦＥＴデバイスは、電界効果トランジスタ
とバイポーラトランジスタの両者を単一の集積回路（Ｉ
Ｃ）チップ内へと製造する場合に、ＩＣ構造において一
般的なものである。このような系列のデバイスの１つ
は、ＢＩＦＥＴTM演算増幅器（オペアンプ）という商標
で市販されている。
【０００２】
【従来の技術】ＪＦＥＴデバイスはしきい電圧（ＶT）
として公知の特性を有し、これはソース−ドレーンの導
通が開始するゲート電圧である。この電圧はデバイスの
幾何形状と、関連する半導体領域の性質の関数である。
従って、これは非常にプロセスの影響を受けやすい。
として公知の特性を有し、これはソース−ドレーンの導
通が開始するゲート電圧である。この電圧はデバイスの
幾何形状と、関連する半導体領域の性質の関数である。
従って、これは非常にプロセスの影響を受けやすい。
【０００３】明らかに、ターンオンされた場合のＪＦＥ
Ｔの導通量もまた、プロセスに関連した変数である。な
ぜならＪＦＥＴ中を流れる電流は、ゲートバイアス電圧
とＶTの間の差の平方根に比例するからである。プロセ
スの変動の故にＶTも変動し、また特定のゲートバイア
スにおける導通量も変動する。
Ｔの導通量もまた、プロセスに関連した変数である。な
ぜならＪＦＥＴ中を流れる電流は、ゲートバイアス電圧
とＶTの間の差の平方根に比例するからである。プロセ
スの変動の故にＶTも変動し、また特定のゲートバイア
スにおける導通量も変動する。
【０００４】従って、特定のゲートバイアスにおけるＪ
ＦＥＴの導通を制御し、それによって実際にはＶTを制
御することが望ましい。
ＦＥＴの導通を制御し、それによって実際にはＶTを制
御することが望ましい。
【０００５】ＪＦＥＴは１つより多いゲートを有するこ
とができ、そのようなデバイスは多ゲートデバイスとし
て公知である。周知のＢＩＦＥＴTMオペアンプにおいて
は、表面下のチャネルは、それに対面するＰＮ接合ゲー
ト電極を有している。このゲートそれ自体は、チャネル
を半導体表面の下側に位置させるように作用する。チャ
ネルの反対側の面は、「バックゲート」として知られる
ものに遭遇する。ＩＣの製造においては、ゲート接続と
バックゲート接続の両者がＩＣ表面において利用可能と
され、デュアルゲート構造が現れる。
とができ、そのようなデバイスは多ゲートデバイスとし
て公知である。周知のＢＩＦＥＴTMオペアンプにおいて
は、表面下のチャネルは、それに対面するＰＮ接合ゲー
ト電極を有している。このゲートそれ自体は、チャネル
を半導体表面の下側に位置させるように作用する。チャ
ネルの反対側の面は、「バックゲート」として知られる
ものに遭遇する。ＩＣの製造においては、ゲート接続と
バックゲート接続の両者がＩＣ表面において利用可能と
され、デュアルゲート構造が現れる。
【０００６】ＢＩＦＥＴTMＩＣオペアンプの構造は好ま
しいものであるが、ゲートそれ自体は２つの要素からな
るデバイスとして製造可能なことが理解されよう。一対
のゲートが一緒になってチャネル領域の一方の表面上に
広がり、ＪＦＥＴの導通を制御するように協奏して動作
する。このことは実際上、一対の直列に接続されたＪＦ
ＥＴ素子を生成する。チャネルの反対側はバックゲート
を形成する半導体領域に対面し、これは典型的にはトラ
ンジスタのソースに接続される。動作に際しては各々の
ゲート電極はそれぞれのＶTを有し、導通が生ずるため
には個々のＪＦＥＴゲートの両者がＶTを越えてバイア
スされねばならない。
しいものであるが、ゲートそれ自体は２つの要素からな
るデバイスとして製造可能なことが理解されよう。一対
のゲートが一緒になってチャネル領域の一方の表面上に
広がり、ＪＦＥＴの導通を制御するように協奏して動作
する。このことは実際上、一対の直列に接続されたＪＦ
ＥＴ素子を生成する。チャネルの反対側はバックゲート
を形成する半導体領域に対面し、これは典型的にはトラ
ンジスタのソースに接続される。動作に際しては各々の
ゲート電極はそれぞれのＶTを有し、導通が生ずるため
には個々のＪＦＥＴゲートの両者がＶTを越えてバイア
スされねばならない。
【０００７】以下の記述においては、デュアルゲートＪ
ＦＥＴについて記載する場合に、ＢＩＦＥＴTMＩＣオペ
アンプの構造の場合と同様に、第１のゲートは、第２
の、底部又はバックゲートに対して上側の又は前面のゲ
ートであり得るものであり、或いはそれはより在来のＪ
ＦＥＴでありことができ、共通のチャネルに対面する連
続した個別のゲートを有し、個々のゲートの反対側には
共通のバックゲートがある。
ＦＥＴについて記載する場合に、ＢＩＦＥＴTMＩＣオペ
アンプの構造の場合と同様に、第１のゲートは、第２
の、底部又はバックゲートに対して上側の又は前面のゲ
ートであり得るものであり、或いはそれはより在来のＪ
ＦＥＴでありことができ、共通のチャネルに対面する連
続した個別のゲートを有し、個々のゲートの反対側には
共通のバックゲートがある。
【０００８】
【発明が解決しようとする課題】本発明の課題は、ＩＣ
内に複数のデュアルゲートＪＦＥＴを採用し、またデュ
アルゲートＪＦＥＴを制御された導通状態へとバイアス
する基準回路内へと接続し、また基準回路を用いて他の
全てのＪＦＥＴをバイアスしてそれらのしきい電圧を制
御することができるようにすることである。
内に複数のデュアルゲートＪＦＥＴを採用し、またデュ
アルゲートＪＦＥＴを制御された導通状態へとバイアス
する基準回路内へと接続し、また基準回路を用いて他の
全てのＪＦＥＴをバイアスしてそれらのしきい電圧を制
御することができるようにすることである。
【０００９】本発明の別の課題は、ＶTを越えてバイア
スされた第１のゲートと、基準電流及びＪＦＥＴ電流の
両者に結合された差動アンプによりバイアスされた第２
のゲートとを有するデュアルゲートＪＦＥＴを用い、第
２のゲート上へのバイアスのとる電圧が、基準電流に比
例したＪＦＥＴ電流をもたらすと共に、得られる電圧が
ＩＣ内の他の全てのＪＦＥＴデバイスの等価なゲートに
結合されるようなすることである。
スされた第１のゲートと、基準電流及びＪＦＥＴ電流の
両者に結合された差動アンプによりバイアスされた第２
のゲートとを有するデュアルゲートＪＦＥＴを用い、第
２のゲート上へのバイアスのとる電圧が、基準電流に比
例したＪＦＥＴ電流をもたらすと共に、得られる電圧が
ＩＣ内の他の全てのＪＦＥＴデバイスの等価なゲートに
結合されるようなすることである。
【００１０】
【課題を解決するための手段】以上の課題及びその他の
課題は、以下の如くにして達成される。複数のデュアル
ゲートＪＦＥＴがＩＣチップ上に取り入れられる。これ
らのデバイスは在来の横並びゲート構造であることがで
き、その場合には２つのゲートが一緒になってチャネル
領域に広がる。好ましい実施例では、これらのデバイス
は在来のゲート構造であることができ、その場合にはゲ
ートはチャネルとＰＮ接合を形成し、チャネルの長さに
わたって広がる。チャネルの反対側は半導体材料に対面
し、ＪＦＥＴはそこに製造され、且つ前面ゲートから電
気的に分離されたバックゲート電極が形成される。この
ようなデュアルゲートトランジスタの１つを複数の中か
ら選び出し、その選択トランジスタがＩＣチップ上の全
てのＪＦＥＴの代表であると仮定することができる。電
気的特性の変化をもたらすプロセスの変動はＩＣチップ
上のデバイスの全てに対して等しく当てはまるから、こ
れは合理的な推論である。選択トランジスタのソース
は、適当な作動電源の第１の端子に戻される。選択トラ
ンジスタは、２つのゲートの前面のもの、即ち第１のゲ
ートに印加された所定の電位を有する。この電位は、ト
ランジスタのゲートのターンオン状態を生ずるように選
択されている。
課題は、以下の如くにして達成される。複数のデュアル
ゲートＪＦＥＴがＩＣチップ上に取り入れられる。これ
らのデバイスは在来の横並びゲート構造であることがで
き、その場合には２つのゲートが一緒になってチャネル
領域に広がる。好ましい実施例では、これらのデバイス
は在来のゲート構造であることができ、その場合にはゲ
ートはチャネルとＰＮ接合を形成し、チャネルの長さに
わたって広がる。チャネルの反対側は半導体材料に対面
し、ＪＦＥＴはそこに製造され、且つ前面ゲートから電
気的に分離されたバックゲート電極が形成される。この
ようなデュアルゲートトランジスタの１つを複数の中か
ら選び出し、その選択トランジスタがＩＣチップ上の全
てのＪＦＥＴの代表であると仮定することができる。電
気的特性の変化をもたらすプロセスの変動はＩＣチップ
上のデバイスの全てに対して等しく当てはまるから、こ
れは合理的な推論である。選択トランジスタのソース
は、適当な作動電源の第１の端子に戻される。選択トラ
ンジスタは、２つのゲートの前面のもの、即ち第１のゲ
ートに印加された所定の電位を有する。この電位は、ト
ランジスタのゲートのターンオン状態を生ずるように選
択されている。
【００１１】選択トランジスタのドレーンは、第１の抵
抗によって作動電源の第２の端子に戻される。第２の抵
抗が作動電源の第２の端子と、ソース電位に結合された
定常電流源の間に接続されている。これら２つの抵抗は
オペアンプの入力に接続され、オペアンプの出力は選択
トランジスタのバックゲート即ち第２のゲートに接続さ
れている。選択トランジスタのドレーンはオペアンプの
非反転入力に接続され、負の帰還ループが存在するよう
にされている。かくしてオペアンプの出力は選択トラン
ジスタの第２のゲートを、オペアンプの入力が等しくな
るまで駆動する。２つの抵抗の値が等しい場合には、選
択トランジスタは、第２の抵抗に接続された定常電流源
における電流に等しいチャネル電流を導通するようにさ
れる。ＩＣチップ上の全てのデュアルゲートＪＦＥＴの
第２の即ちバックゲートがオペアンプの出力に接続され
た場合には、全てのＪＦＥＴは同じＶTを有し、それら
の第１のゲートに印加される等しいバイアスによってタ
ーンオンされた場合には、全てが実質的に同じ電流を導
通させる。ＪＦＥＴのゲートが引き込む電流は実質的に
ゼロであるから、比較的多数のＪＦＥＴを単一のオペア
ンプから同時に駆動することができる。
抗によって作動電源の第２の端子に戻される。第２の抵
抗が作動電源の第２の端子と、ソース電位に結合された
定常電流源の間に接続されている。これら２つの抵抗は
オペアンプの入力に接続され、オペアンプの出力は選択
トランジスタのバックゲート即ち第２のゲートに接続さ
れている。選択トランジスタのドレーンはオペアンプの
非反転入力に接続され、負の帰還ループが存在するよう
にされている。かくしてオペアンプの出力は選択トラン
ジスタの第２のゲートを、オペアンプの入力が等しくな
るまで駆動する。２つの抵抗の値が等しい場合には、選
択トランジスタは、第２の抵抗に接続された定常電流源
における電流に等しいチャネル電流を導通するようにさ
れる。ＩＣチップ上の全てのデュアルゲートＪＦＥＴの
第２の即ちバックゲートがオペアンプの出力に接続され
た場合には、全てのＪＦＥＴは同じＶTを有し、それら
の第１のゲートに印加される等しいバイアスによってタ
ーンオンされた場合には、全てが実質的に同じ電流を導
通させる。ＪＦＥＴのゲートが引き込む電流は実質的に
ゼロであるから、比較的多数のＪＦＥＴを単一のオペア
ンプから同時に駆動することができる。
【００１２】
【実施例】図１を参照すると、＋端子10に接続されまた
接地端子11に接続されたＶDD電源により作動される回路
が示されている。ＪＦＥＴ12はデュアルゲートＰ形トラ
ンジスタであり、そのソースは＋ＶDDレールに接続され
ている。このトランジスタの第１のゲートは端子13に接
続されており、これは典型的には正のＶBI AS電位が給電
されている。ＶBIASは、第１のゲートがゲートしきい電
圧（ＶT）未満にバイアスされるように選ばれる。図１
においては、ＰチャネルＪＦＥＴが示されている。この
場合は、ＶBIASがＶT未満であると導通が生じ、ＶBIAS
がＶTを越えるとデバイスはカットオフされる。＋ＶDD
に接続された定常電流源16が、接地リターンとして動作
する抵抗15に結合されており、従ってＩ2が抵抗15を流
れる。オペアンプ17は入力端子が抵抗14及び15に接続さ
れており、出力がＪＦＥＴ12の第２のゲート即ちバック
ゲートに接続されている。ＪＦＥＴ12のドレーンはオペ
アンプの非反転入力に接続されているから、負の帰還ル
ープが存在する。オペアンプ17はＪＦＥＴ12の第２のゲ
ートを、抵抗14及び15の両端の電位が等しくなるまで駆
動する。抵抗14及び15が整合すると、Ｉ1はＩ2に等しく
なる。かくしてＩ2は、Ｉ1の所望の値を生成するように
選択可能である。
接地端子11に接続されたＶDD電源により作動される回路
が示されている。ＪＦＥＴ12はデュアルゲートＰ形トラ
ンジスタであり、そのソースは＋ＶDDレールに接続され
ている。このトランジスタの第１のゲートは端子13に接
続されており、これは典型的には正のＶBI AS電位が給電
されている。ＶBIASは、第１のゲートがゲートしきい電
圧（ＶT）未満にバイアスされるように選ばれる。図１
においては、ＰチャネルＪＦＥＴが示されている。この
場合は、ＶBIASがＶT未満であると導通が生じ、ＶBIAS
がＶTを越えるとデバイスはカットオフされる。＋ＶDD
に接続された定常電流源16が、接地リターンとして動作
する抵抗15に結合されており、従ってＩ2が抵抗15を流
れる。オペアンプ17は入力端子が抵抗14及び15に接続さ
れており、出力がＪＦＥＴ12の第２のゲート即ちバック
ゲートに接続されている。ＪＦＥＴ12のドレーンはオペ
アンプの非反転入力に接続されているから、負の帰還ル
ープが存在する。オペアンプ17はＪＦＥＴ12の第２のゲ
ートを、抵抗14及び15の両端の電位が等しくなるまで駆
動する。抵抗14及び15が整合すると、Ｉ1はＩ2に等しく
なる。かくしてＩ2は、Ｉ1の所望の値を生成するように
選択可能である。
【００１３】第２のＰチャネルＪＦＥＴ18が点線で輪郭
を示されており、Ｉ3を通すようになっている。このデ
バイスは、ＩＣチップ上の他のＪＦＥＴの１以上を表す
ことを意図している。ＶINがＶBIASに等しければ、これ
らのデバイスの各々は、Ｉ2によって定まるＩ3を流す。
チップ上の全てのＪＦＥＴは同じ製造条件を受けるか
ら、製造により誘起された何らかのパラメータ、例えば
ＶTは、実質的に同一になる。その結果、チップ上の全
てのトランジスタは、それらの第１のゲートがＶBIASの
電位にバイアスされた場合に、Ｉ1に比例する電流を導
通するようにされる。ＪＦＥＴ電流は印加されたバイア
スとＶTの間の差の平方根に比例するから、ＪＦＥＴの
ＶT値は整合するように制御される。
を示されており、Ｉ3を通すようになっている。このデ
バイスは、ＩＣチップ上の他のＪＦＥＴの１以上を表す
ことを意図している。ＶINがＶBIASに等しければ、これ
らのデバイスの各々は、Ｉ2によって定まるＩ3を流す。
チップ上の全てのＪＦＥＴは同じ製造条件を受けるか
ら、製造により誘起された何らかのパラメータ、例えば
ＶTは、実質的に同一になる。その結果、チップ上の全
てのトランジスタは、それらの第１のゲートがＶBIASの
電位にバイアスされた場合に、Ｉ1に比例する電流を導
通するようにされる。ＪＦＥＴ電流は印加されたバイア
スとＶTの間の差の平方根に比例するから、ＪＦＥＴの
ＶT値は整合するように制御される。
【００１４】オペアンプ17はかなりの出力電流を生成す
ることができ、そしてそれに接続されたＪＦＥＴが引き
込む電流は実質的にゼロであるから、単一のオペアンプ
によって望むだけ多くの数のＪＦＥＴを制御することが
できる。従って、図示の回路はＩＣチップ上に単一のオ
ペアンプしか必要としない。
ることができ、そしてそれに接続されたＪＦＥＴが引き
込む電流は実質的にゼロであるから、単一のオペアンプ
によって望むだけ多くの数のＪＦＥＴを制御することが
できる。従って、図示の回路はＩＣチップ上に単一のオ
ペアンプしか必要としない。
【００１５】抵抗14及び15は整合しているものとして記
述したが、これは便宜上のことであり、必要条件ではな
いことが理解されよう。これらの抵抗は比率関係にある
ものとすることができ、その場合にＩ1とＩ2は同じ比率
関係を有する。
述したが、これは便宜上のことであり、必要条件ではな
いことが理解されよう。これらの抵抗は比率関係にある
ものとすることができ、その場合にＩ1とＩ2は同じ比率
関係を有する。
【００１６】図２は、Ｎチャネルデュアルゲートトラン
ジスタ12′を示す部分概略図である。そのソースは負の
電源電位に接続されている。（電源は図１のものとは逆
の極性を有する。）トランジスタ12′のドレーンは、正
の電源端子への接地リターンとして働く抵抗14に接続さ
れている。かくして、−ＶDDからの電子は、抵抗14にＩ
1として電流を供給する。
ジスタ12′を示す部分概略図である。そのソースは負の
電源電位に接続されている。（電源は図１のものとは逆
の極性を有する。）トランジスタ12′のドレーンは、正
の電源端子への接地リターンとして働く抵抗14に接続さ
れている。かくして、−ＶDDからの電子は、抵抗14にＩ
1として電流を供給する。
【００１７】例示として、回路を図１に示すように構成
し、そこにおいて抵抗14及び15が同じ100KΩの値を有す
るようにし、電流源16が10マイクロアンペアで動作する
ようにした。ＶBIASは、＋ＶDDよりも２ボルト低い電位
に設定した。トランジスタ12には10マイクロアンペアの
電流が流れた。従って、第１のゲートがＶBI AS電位にバ
イアスされている類似の如何なるＪＦＥＴ（例えばＪＦ
ＥＴ18）においても、10マイクロアンペアの電流が流れ
る。その結果、図示の如く第２のゲートがオペアンプ17
に接続されている全てのＪＦＥＴは、第１のゲートにつ
いて同じＶT値を有することになる。
し、そこにおいて抵抗14及び15が同じ100KΩの値を有す
るようにし、電流源16が10マイクロアンペアで動作する
ようにした。ＶBIASは、＋ＶDDよりも２ボルト低い電位
に設定した。トランジスタ12には10マイクロアンペアの
電流が流れた。従って、第１のゲートがＶBI AS電位にバ
イアスされている類似の如何なるＪＦＥＴ（例えばＪＦ
ＥＴ18）においても、10マイクロアンペアの電流が流れ
る。その結果、図示の如く第２のゲートがオペアンプ17
に接続されている全てのＪＦＥＴは、第１のゲートにつ
いて同じＶT値を有することになる。
【００１８】以上において本発明を記述し、好ましい実
施例について詳細を述べた。代替例についも記述した。
当業者が以上の記載を読めば、本発明の思想及び意図の
範囲内にある他の代替例及び均等例が明らかとなる。従
って、本発明の範囲は特許請求の範囲によってのみ制限
されることが意図されるものである。
施例について詳細を述べた。代替例についも記述した。
当業者が以上の記載を読めば、本発明の思想及び意図の
範囲内にある他の代替例及び均等例が明らかとなる。従
って、本発明の範囲は特許請求の範囲によってのみ制限
されることが意図されるものである。
【００１９】
【発明の効果】かくして本発明によれば、ＩＣ内に複数
のデュアルゲートＪＦＥＴを採用し、デュアルゲートＪ
ＦＥＴを制御された導通状態へとバイアスする基準回路
内へと接続し、また基準回路を用いて他の全てのＪＦＥ
Ｔをバイアスしてそれらのしきい電圧を制御することが
できる。これにより集積回路内のトランジスタは全て、
同じ動作バイアスにある標準トランジスタの動作電流と
同じ動作電流を有することになり、全てのトランジスタ
は同じ実効しきい電圧を示す。
のデュアルゲートＪＦＥＴを採用し、デュアルゲートＪ
ＦＥＴを制御された導通状態へとバイアスする基準回路
内へと接続し、また基準回路を用いて他の全てのＪＦＥ
Ｔをバイアスしてそれらのしきい電圧を制御することが
できる。これにより集積回路内のトランジスタは全て、
同じ動作バイアスにある標準トランジスタの動作電流と
同じ動作電流を有することになり、全てのトランジスタ
は同じ実効しきい電圧を示す。
【図１】デュアルゲートＰチャネルトランジスタを用い
た本発明の回路のブロック的な概略図である。
た本発明の回路のブロック的な概略図である。
【図２】デュアルゲートＮチャネルトランジスタを示す
部分的な概略図である。
部分的な概略図である。
10 ＋端子 11 接地端子 12 ＪＦＥＴ 13 端子 14 抵抗 15 抵抗 16 定常電流源 17 オペアンプ 18 ＪＦＥＴ
Claims (5)
- 【請求項１】 単一のチップ内に組み込まれ、連関して
トランジスタの導通を規定する第１及び第２のゲートを
有するように構成された複数の接合形電界効果トランジ
スタ（ＪＦＥＴ）を含む集積回路において、 前記複数から選択され標準トランジスタとして動作する
１つのトランジスタと、 第１及び第２の抵抗と、 前記第１の抵抗を介して電流を通過するように前記標準
トランジスタを接続する手段と、 ＮチャネルＪＦＥＴの場合にトランジスタしきい電圧よ
りも高くＰチャネルＪＦＥＴの場合にトランジスタしき
い電圧よりも低いターンオンバイアスを生成するバイア
スを前記標準トランジスタの前記第１のゲートに印加す
る手段と、 前記第２の抵抗を介して基準電流を通過させる手段と、 反転入力及び非反転入力と前記標準トランジスタの前記
第２のゲートに結合された出力とを有する演算増幅器
と、 前記演算増幅器の前記非反転入力を前記第１の抵抗に接
続し、前記反転入力を前記第２の抵抗に接続して、前記
標準トランジスタに前記基準電流に関連した電流を導通
させる手段と、及び前記他のトランジスタの第１のゲー
トしきい電圧が前記標準トランジスタのそれと同じとな
るよう前記チップ上の他のトランジスタの第２のゲート
を前記演算増幅器に接続する手段とからなる、改良型集
積回路。 - 【請求項２】 前記接合形電界効果トランジスタが、チ
ャネルの一方の表面に沿って隔置された第１及び第２の
ゲートと、前記チャネルの反対側の表面に広がる共通の
バックゲートを有して形成される、請求項１の改良型集
積回路。 - 【請求項３】 前記接合形電界効果トランジスタが、チ
ャネルの一方の表面に広がる前記第１のゲートと、前記
チャネルの反対側の表面に広がる前記第２のゲートを有
して形成される、請求項１の改良型集積回路。 - 【請求項４】 前記第１及び第２の抵抗が整合してお
り、前記他のトランジスタがそれらの第１のゲートが前
記標準トランジスタの第１のゲートの電位にバイアスさ
れた場合に前記標準トランジスタの電流に等しい電流を
通過させる、請求項１の改良型集積回路。 - 【請求項５】 前記第１及び第２の抵抗が比率関係にあ
り、前記他のトランジスタがそれらの第１のゲートが前
記標準トランジスタの第１のゲートの電位にバイアスさ
れた場合に前記標準トランジスタの電流に同じ比率を乗
じた比例電流を有する、請求項１の改良型集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US010380 | 1987-02-03 | ||
| US1038093A | 1993-01-28 | 1993-01-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06303118A true JPH06303118A (ja) | 1994-10-28 |
Family
ID=21745505
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6007395A Pending JPH06303118A (ja) | 1993-01-28 | 1994-01-27 | しきい電圧を制御するためのデュアルゲートｊｆｅｔ回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0609009A3 (ja) |
| JP (1) | JPH06303118A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1935026A1 (en) | 2005-10-12 | 2008-06-25 | Acco | Insulated gate field-effet transistor having a dummy gate |
| US7863645B2 (en) | 2008-02-13 | 2011-01-04 | ACCO Semiconductor Inc. | High breakdown voltage double-gate semiconductor device |
| US8928410B2 (en) | 2008-02-13 | 2015-01-06 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| US9240402B2 (en) | 2008-02-13 | 2016-01-19 | Acco Semiconductor, Inc. | Electronic circuits including a MOSFET and a dual-gate JFET |
| US7808415B1 (en) | 2009-03-25 | 2010-10-05 | Acco Semiconductor, Inc. | Sigma-delta modulator including truncation and applications thereof |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4859928A (en) * | 1988-12-20 | 1989-08-22 | Tektronix, Inc. | CMOS comparator bias voltage generator |
| US5087834A (en) * | 1990-03-12 | 1992-02-11 | Texas Instruments Incorporated | Buffer circuit including comparison of voltage-shifted references |
| JPH05218875A (ja) * | 1991-09-05 | 1993-08-27 | Triquint Semiconductor Inc | 多重電流源のための低ノイズバイアス回路及びノイズを減少させる方法 |
-
1994
- 1994-01-19 EP EP9494300383A patent/EP0609009A3/en not_active Withdrawn
- 1994-01-27 JP JP6007395A patent/JPH06303118A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0609009A3 (en) | 1994-11-02 |
| EP0609009A2 (en) | 1994-08-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4300091A (en) | Current regulating circuitry | |
| US4553084A (en) | Current sensing circuit | |
| US7119527B2 (en) | Voltage reference circuit using PTAT voltage | |
| EP0585755B1 (en) | Apparatus providing a MOS temperature compensated voltage reference for low voltages and wide voltage ranges | |
| US4274014A (en) | Switched current source for current limiting complementary symmetry inverter | |
| US5434534A (en) | CMOS voltage reference circuit | |
| KR950010341A (ko) | 온도 변화에 대해 일정하게 유지되는 출력 신호 진폭을 갖는 ic | |
| KR900000968A (ko) | 반도체 시간 지연소자 | |
| US3961279A (en) | CMOS differential amplifier circuit utilizing a CMOS current sinking transistor which tracks CMOS current sourcing transistors | |
| US4009432A (en) | Constant current supply | |
| JP2005173741A (ja) | 電流駆動回路 | |
| US5886543A (en) | Power semiconductor switch having a load open-circuit detection circuit | |
| JPH0658614B2 (ja) | Ｃｍｏｓ分圧回路 | |
| US4127783A (en) | Regulated constant current circuit | |
| JPH06303118A (ja) | しきい電圧を制御するためのデュアルゲートｊｆｅｔ回路 | |
| KR20000075637A (ko) | 전류 리미터 회로 | |
| CN207301852U (zh) | 电流镜电路 | |
| US4954766A (en) | Power supply circuit and semiconductor integrated circuit device using it | |
| JP2639350B2 (ja) | 演算増幅器 | |
| JP3644156B2 (ja) | 電流制限回路 | |
| CA1133592A (en) | Temperature compensated current source | |
| US4404477A (en) | Detection circuit and structure therefor | |
| JPH08265063A (ja) | 半導体集積回路 | |
| JP2893738B2 (ja) | 電圧検出回路 | |
| JP3106593B2 (ja) | 差動増幅回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081004 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20091004 |
|
| LAPS | Cancellation because of no payment of annual fees |