JPH08265063A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH08265063A JPH08265063A JP7062224A JP6222495A JPH08265063A JP H08265063 A JPH08265063 A JP H08265063A JP 7062224 A JP7062224 A JP 7062224A JP 6222495 A JP6222495 A JP 6222495A JP H08265063 A JPH08265063 A JP H08265063A
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- emitter
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/45—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of non-linear magnetic or dielectric devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
- H03F3/45282—Long tailed pairs
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45318—Indexing scheme relating to differential amplifiers the AAC comprising a cross coupling circuit, e.g. two extra transistors cross coupled
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45654—Indexing scheme relating to differential amplifiers the LC comprising one or more extra diodes not belonging to mirrors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45702—Indexing scheme relating to differential amplifiers the LC comprising two resistors
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【構成】 本発明においては差動増幅回路において、バ
イポーラトランジスタのエミッタ領域とコレクタ領域と
の間のベース領域上にバックゲート２８、２９を有する
素子を用い、そのバックゲート２８、２９をそれぞれ他
方のトランジスタのコレクタまたはエミッタ２４、２５
に接続し、各トランジスタの動作が大きくなるように正
帰還をかける。 【効果】 本発明においては、トランジスタの動作を高
速化させ、また出力の振幅を大きくさせることができる
ため、差動増幅回路の増幅率を上昇させ回路の動作を安
定化させることができる。従って従来のバイポーラトラ
ンジスタやＦＥＴを用いた差動増幅回路と比較して、回
路の集積化や素子動作の安定化が図ることができる。
イポーラトランジスタのエミッタ領域とコレクタ領域と
の間のベース領域上にバックゲート２８、２９を有する
素子を用い、そのバックゲート２８、２９をそれぞれ他
方のトランジスタのコレクタまたはエミッタ２４、２５
に接続し、各トランジスタの動作が大きくなるように正
帰還をかける。 【効果】 本発明においては、トランジスタの動作を高
速化させ、また出力の振幅を大きくさせることができる
ため、差動増幅回路の増幅率を上昇させ回路の動作を安
定化させることができる。従って従来のバイポーラトラ
ンジスタやＦＥＴを用いた差動増幅回路と比較して、回
路の集積化や素子動作の安定化が図ることができる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路、特に差
動増幅回路を具備した半導体集積回路に関する。
動増幅回路を具備した半導体集積回路に関する。
【０００２】
【従来の技術】従来から多くのアナログ回路内には、差
動増幅回路が用いられている。この差動増幅回路は、流
れる電流の総和が規定された２つのトランジスタのベー
ス或いはゲートに入力された電位差を増幅して出力させ
る回路である。
動増幅回路が用いられている。この差動増幅回路は、流
れる電流の総和が規定された２つのトランジスタのベー
ス或いはゲートに入力された電位差を増幅して出力させ
る回路である。
【０００３】この差動増幅器はバイポーラトランジスタ
を用いたものや電界効果型トランジスタ（以下、ＦＥＴ
と称する。）を用いたものがあり、通常ＩＣ回路では、
各素子は同一チップ内に近接して作り込む。このためト
ランジスタの増幅率等の各定数はチップの温度が変化し
たとしても、２つのトランジスタでほぼ同様に変化する
ため回路の平衡が保たれ、安定した動作をする特徴があ
る。
を用いたものや電界効果型トランジスタ（以下、ＦＥＴ
と称する。）を用いたものがあり、通常ＩＣ回路では、
各素子は同一チップ内に近接して作り込む。このためト
ランジスタの増幅率等の各定数はチップの温度が変化し
たとしても、２つのトランジスタでほぼ同様に変化する
ため回路の平衡が保たれ、安定した動作をする特徴があ
る。
【０００４】これらの差動増幅回路に求められる特性と
しては、前段の回路によるベース電流等の変動の影響を
受けにくく、また回路の安定動作のため電流増幅率が高
い素子を用いるべきである。差動増幅回路の増幅率はト
ランジスタのコンダクタンスをｇｍ、コレクタまたはエ
ミッタ（ＦＥＴの場合は、ソースまたはドレイン）と接
地間に接続される負荷をＲとすればｇｍ＊Ｒと表され
る。このコンダクタンスｇｍはコレクタ（ドレイン）電
流の値によって変動する。
しては、前段の回路によるベース電流等の変動の影響を
受けにくく、また回路の安定動作のため電流増幅率が高
い素子を用いるべきである。差動増幅回路の増幅率はト
ランジスタのコンダクタンスをｇｍ、コレクタまたはエ
ミッタ（ＦＥＴの場合は、ソースまたはドレイン）と接
地間に接続される負荷をＲとすればｇｍ＊Ｒと表され
る。このコンダクタンスｇｍはコレクタ（ドレイン）電
流の値によって変動する。
【０００５】図４に示す差動増幅回路は、バイポーラト
ランジスタを用いた回路例である。図示するように２つ
のトランジスタＴｒ1 、Ｔｒ2 のベース端子は入力ＩＮ
1 、ＩＮ2 に接続され、エミッタ端子は定電流源Ｉに接
続され、２つのトランジスタのエミッタ電流の総和は一
定値に規定される。出力ＯＵＴ1 、ＯＵＴ2 は、２つの
コレクタ端子の電位差により取り出す。それぞれのコレ
クタ端子は抵抗Ｒ1 、Ｒ2 を介して接地されている。増
幅率の高いトランジスタを用いることによって、ベース
電流の影響を受けず安定した特性を得ることができる。
また差動増幅回路の増幅率を高めるためには、個々のト
ランジスタの電流駆動能力を高める必要があるが、横型
ＰＮＰトランジスタを用いた場合、その構造上、電流駆
動能力が小さく、これを増加させるためには素子サイズ
を大きくする必要がある。また縦型ＮＰＮトランジスタ
を用いた場合、確かに素子サイズが小さくてもある程度
の電流駆動能力を得ることができるが、製造コストが大
幅に高くなる。以上のように差動増幅回路をバイポーラ
トランジスタにより構成した場合には、ベース電流の影
響によって回路の安定性を十分に確保できないという問
題点があり、これを解決するためには、コストの上昇や
素子サイズの増大が免れないという問題点がある。
ランジスタを用いた回路例である。図示するように２つ
のトランジスタＴｒ1 、Ｔｒ2 のベース端子は入力ＩＮ
1 、ＩＮ2 に接続され、エミッタ端子は定電流源Ｉに接
続され、２つのトランジスタのエミッタ電流の総和は一
定値に規定される。出力ＯＵＴ1 、ＯＵＴ2 は、２つの
コレクタ端子の電位差により取り出す。それぞれのコレ
クタ端子は抵抗Ｒ1 、Ｒ2 を介して接地されている。増
幅率の高いトランジスタを用いることによって、ベース
電流の影響を受けず安定した特性を得ることができる。
また差動増幅回路の増幅率を高めるためには、個々のト
ランジスタの電流駆動能力を高める必要があるが、横型
ＰＮＰトランジスタを用いた場合、その構造上、電流駆
動能力が小さく、これを増加させるためには素子サイズ
を大きくする必要がある。また縦型ＮＰＮトランジスタ
を用いた場合、確かに素子サイズが小さくてもある程度
の電流駆動能力を得ることができるが、製造コストが大
幅に高くなる。以上のように差動増幅回路をバイポーラ
トランジスタにより構成した場合には、ベース電流の影
響によって回路の安定性を十分に確保できないという問
題点があり、これを解決するためには、コストの上昇や
素子サイズの増大が免れないという問題点がある。
【０００６】図５に示す差動増幅回路は、ＦＥＴを用い
た回路例である。図示するように２つのトランジスタＴ
ｒ1 、Ｔｒ2 のゲート端子は入力ＩＮ1 、ＩＮ2 に接続
され、ソース端子は定電流源Ｉに接続され、２つのトラ
ンジスタＴｒ1 、Ｔｒ2 のソース電流の総和は一定値に
規定される。出力ＯＵＴ1 、ＯＵＴ2 は２つのドレイン
端子の電位差により取り出す。図４に示したバイポーラ
トランジスタによって構成される差動増幅回路に比べ、
ゲートが高インピーダンスでありこのゲートが入力とな
るために、図示しない前段の回路の電流の変動の影響を
受けることは少ないが、一般的にＦＥＴはバイポーラト
ランジスタに比べ電流駆動能力が十分でなく、また２つ
のトランジスタの特性を完全に一致させるのが困難であ
り、回路の安定性に問題点がある。
た回路例である。図示するように２つのトランジスタＴ
ｒ1 、Ｔｒ2 のゲート端子は入力ＩＮ1 、ＩＮ2 に接続
され、ソース端子は定電流源Ｉに接続され、２つのトラ
ンジスタＴｒ1 、Ｔｒ2 のソース電流の総和は一定値に
規定される。出力ＯＵＴ1 、ＯＵＴ2 は２つのドレイン
端子の電位差により取り出す。図４に示したバイポーラ
トランジスタによって構成される差動増幅回路に比べ、
ゲートが高インピーダンスでありこのゲートが入力とな
るために、図示しない前段の回路の電流の変動の影響を
受けることは少ないが、一般的にＦＥＴはバイポーラト
ランジスタに比べ電流駆動能力が十分でなく、また２つ
のトランジスタの特性を完全に一致させるのが困難であ
り、回路の安定性に問題点がある。
【０００７】よって従来のＦＥＴまたはバイポーラトラ
ンジスタを差動増幅回路に用いた場合には、回路の安定
性、コスト高、素子サイズの増大といった問題点があ
る。ところで近年、トランジスタの電流増幅率の向上
や、集積化を達成するために横型バイポーラトランジス
タの基板表面上にＭＯＳ(Metal Oxide Silicon) 構造を
形成し、この電極に所定の電圧を印加することにより、
高い電流増幅率を得る素子の構造の検討が行われてい
る。この素子の構造が示されたものとしては、特開昭６
３−１３６６６９号公報や特開平６−１３３９６号公報
がある。これらの公開特許公報に記載の半導体装置は、
半導体基板をベース領域として、このベース領域に反対
導電型のエミッタ領域及びコレクタ領域を並列に設けた
横型トランジスタにおいて、エミッタ領域とコレクタ領
域との間のベース領域の半導体基板表面上に絶縁膜を介
して導電膜（以下、バックゲートと称する。）を形成し
た構造となっている。そしてバックゲートにベース領域
を反対導電型化するような電位を印加することにより、
エミッタ領域とコレクタ領域との間のベース領域のポテ
ンシャルを低下させエミッタからの注入効率を高め、チ
ャネル領域を広げて高い電流増幅率を得ようとするもの
である。
ンジスタを差動増幅回路に用いた場合には、回路の安定
性、コスト高、素子サイズの増大といった問題点があ
る。ところで近年、トランジスタの電流増幅率の向上
や、集積化を達成するために横型バイポーラトランジス
タの基板表面上にＭＯＳ(Metal Oxide Silicon) 構造を
形成し、この電極に所定の電圧を印加することにより、
高い電流増幅率を得る素子の構造の検討が行われてい
る。この素子の構造が示されたものとしては、特開昭６
３−１３６６６９号公報や特開平６−１３３９６号公報
がある。これらの公開特許公報に記載の半導体装置は、
半導体基板をベース領域として、このベース領域に反対
導電型のエミッタ領域及びコレクタ領域を並列に設けた
横型トランジスタにおいて、エミッタ領域とコレクタ領
域との間のベース領域の半導体基板表面上に絶縁膜を介
して導電膜（以下、バックゲートと称する。）を形成し
た構造となっている。そしてバックゲートにベース領域
を反対導電型化するような電位を印加することにより、
エミッタ領域とコレクタ領域との間のベース領域のポテ
ンシャルを低下させエミッタからの注入効率を高め、チ
ャネル領域を広げて高い電流増幅率を得ようとするもの
である。
【０００８】
【発明が解決しようとする課題】上記のように、従来の
トランジスタにより構成された差動増幅回路では、これ
をバイポーラトランジスタにより構成した場合には、ベ
ース電流の影響によって回路の安定性を十分に確保でき
ず、これを解決するためには、コストの上昇や素子サイ
ズの増大が免れない。またＦＥＴにより構成した場合に
は差動増幅回路の増幅率が十分でなく、また２つのトラ
ンジスタの特性を完全に一致させるのが困難であり、回
路の安定性に問題がある。
トランジスタにより構成された差動増幅回路では、これ
をバイポーラトランジスタにより構成した場合には、ベ
ース電流の影響によって回路の安定性を十分に確保でき
ず、これを解決するためには、コストの上昇や素子サイ
ズの増大が免れない。またＦＥＴにより構成した場合に
は差動増幅回路の増幅率が十分でなく、また２つのトラ
ンジスタの特性を完全に一致させるのが困難であり、回
路の安定性に問題がある。
【０００９】本発明は上記に示したように、エミッタ領
域とコレクタ領域との間に絶縁膜を介してバックゲート
が形成された横型バイポーラトランジスタを用い、集積
度が向上され、安定した特性を有する差動増幅回路を提
供することを目的とする。
域とコレクタ領域との間に絶縁膜を介してバックゲート
が形成された横型バイポーラトランジスタを用い、集積
度が向上され、安定した特性を有する差動増幅回路を提
供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は上記の目的を達
成するために、第一導電型のベース領域と、このベース
領域表面上に形成された第二導電型のエミッタ領域と、
このエミッタ領域と離間して形成された第二導電型のコ
レクタ領域と、少なくとも前記エミッタ領域と前記コレ
クタ領域間の前記ベース領域表面上に絶縁膜を介して形
成された導電膜とを具備する第一と第二のトランジスタ
と、前記第一トランジスタのコレクタ領域と前記第二ト
ランジスタの導電膜とを接続し、前記第二トランジスタ
のコレクタ領域と前記第一トランジスタの導電膜とを接
続し、前記第一トランジスタのエミッタ領域と前記第二
トランジスタのエミッタ領域とを定電流源に共通に接続
し、前記第一トランジスタのコレクタ領域を第一負荷素
子を介して所定電圧に接続し、前記第二トランジスタの
コレクタ領域を第二負荷素子を介して前記所定電圧に接
続し、前記第一トランジスタのベース領域を第一入力と
し、前記第二トランジスタのベース領域を第二入力と
し、前記第一トランジスタのコレクタ領域を第一出力と
し、前記第二トランジスタのコレクタ領域を第二出力と
した差動増幅回路を有することを特徴とする半導体集積
回路を構成する。
成するために、第一導電型のベース領域と、このベース
領域表面上に形成された第二導電型のエミッタ領域と、
このエミッタ領域と離間して形成された第二導電型のコ
レクタ領域と、少なくとも前記エミッタ領域と前記コレ
クタ領域間の前記ベース領域表面上に絶縁膜を介して形
成された導電膜とを具備する第一と第二のトランジスタ
と、前記第一トランジスタのコレクタ領域と前記第二ト
ランジスタの導電膜とを接続し、前記第二トランジスタ
のコレクタ領域と前記第一トランジスタの導電膜とを接
続し、前記第一トランジスタのエミッタ領域と前記第二
トランジスタのエミッタ領域とを定電流源に共通に接続
し、前記第一トランジスタのコレクタ領域を第一負荷素
子を介して所定電圧に接続し、前記第二トランジスタの
コレクタ領域を第二負荷素子を介して前記所定電圧に接
続し、前記第一トランジスタのベース領域を第一入力と
し、前記第二トランジスタのベース領域を第二入力と
し、前記第一トランジスタのコレクタ領域を第一出力と
し、前記第二トランジスタのコレクタ領域を第二出力と
した差動増幅回路を有することを特徴とする半導体集積
回路を構成する。
【００１１】
【作用】本発明においては、差動増幅回路に用いられる
トランジスタを、バイポーラトランジスタのエミッタ領
域とコレクタ領域との間のベース領域上にバックゲート
を有する素子を用い、そのバックゲートをそれぞれ他方
のトランジスタのコレクタまたはエミッタに接続するこ
とによって、各トランジスタの動作が大きくなる方向へ
正帰還をかける。この結果、トランジスタの動作を高速
化させ、また出力の振幅を大きくさせることができるた
め、差動増幅回路の増幅率を上昇させ回路の動作を安定
化させることができる。
トランジスタを、バイポーラトランジスタのエミッタ領
域とコレクタ領域との間のベース領域上にバックゲート
を有する素子を用い、そのバックゲートをそれぞれ他方
のトランジスタのコレクタまたはエミッタに接続するこ
とによって、各トランジスタの動作が大きくなる方向へ
正帰還をかける。この結果、トランジスタの動作を高速
化させ、また出力の振幅を大きくさせることができるた
め、差動増幅回路の増幅率を上昇させ回路の動作を安定
化させることができる。
【００１２】
【実施例】本発明の実施例について以下に図面を参照し
て説明する。従来ＦＥＴやバイポーラトランジスタで差
動増幅回路を構成した場合では、素子のバックゲート電
極がある場合は、このバックゲートは電源電位または接
地電位となるように接続して用いるのが一般的であるの
で素子記号は省略して記されているものがある。本発明
における差動増幅回路におけるバイポーラトランジスタ
は、等価的にＦＥＴとの組み合わせによる素子であり、
回路の接続においてはバックゲートを有効に活用するた
め、素子記号はＦＥＴとバイポーラトランジスタを組み
合わせた記号で示す。
て説明する。従来ＦＥＴやバイポーラトランジスタで差
動増幅回路を構成した場合では、素子のバックゲート電
極がある場合は、このバックゲートは電源電位または接
地電位となるように接続して用いるのが一般的であるの
で素子記号は省略して記されているものがある。本発明
における差動増幅回路におけるバイポーラトランジスタ
は、等価的にＦＥＴとの組み合わせによる素子であり、
回路の接続においてはバックゲートを有効に活用するた
め、素子記号はＦＥＴとバイポーラトランジスタを組み
合わせた記号で示す。
【００１３】まず本発明の差動増幅回路の等価回路を図
１に示す。本発明の実施例における差動増幅回路では、
半導体基板をベース領域として、このベース領域に反対
導電型のエミッタ領域及びコレクタ領域を、基板表面に
並列に設けた横型トランジスタにおいて、エミッタ領域
とコレクタ領域との間のベース領域の半導体基板表面上
に絶縁膜を介してバックゲート電極を形成した２つの素
子（以下、単にトランジスタと称する。）１１、１２を
用いる。
１に示す。本発明の実施例における差動増幅回路では、
半導体基板をベース領域として、このベース領域に反対
導電型のエミッタ領域及びコレクタ領域を、基板表面に
並列に設けた横型トランジスタにおいて、エミッタ領域
とコレクタ領域との間のベース領域の半導体基板表面上
に絶縁膜を介してバックゲート電極を形成した２つの素
子（以下、単にトランジスタと称する。）１１、１２を
用いる。
【００１４】トランジスタ１１、１２のベース端子を入
力ＩＮ1 、ＩＮ2 とし、トランジスタ１１のゲート電極
をトランジスタ１２のコレクタ端子へ、また同様にトラ
ンジスタ１２のバックゲート電極をトランジスタ１１の
コレクタ端子へそれぞれ接続する。またトランジスタ１
１、１２のエミッタ端子は共通で定電流源Ｉ1 の出力へ
接続する。またコレクタ端子は所定の負荷素子、例えば
抵抗Ｒ1 、Ｒ2 を介して接地される。
力ＩＮ1 、ＩＮ2 とし、トランジスタ１１のゲート電極
をトランジスタ１２のコレクタ端子へ、また同様にトラ
ンジスタ１２のバックゲート電極をトランジスタ１１の
コレクタ端子へそれぞれ接続する。またトランジスタ１
１、１２のエミッタ端子は共通で定電流源Ｉ1 の出力へ
接続する。またコレクタ端子は所定の負荷素子、例えば
抵抗Ｒ1 、Ｒ2 を介して接地される。
【００１５】次に本発明の差動増幅回路として用いる素
子の構造及びその接続関係について、図２の断面図を参
照して説明する。ここで本発明は２つのトランジスタよ
り構成されるため、断面図においてもこれに対応して２
つのトランジスタについて示す。 図示するように本発
明の差動増幅回路に用いるトランジスタは、Ｐ型半導体
基板２１中に形成されたＮ型ウェル領域をベース領域２
２、２３として、基板の表面上に離間して、ベース領域
２２、２３に対し反対導電型のコレクタ領域２４、２５
とエミッタ領域２６、２６´、２７、２７´が形成さ
れ、これらのエミッタ領域とコレクタ領域２４、２５と
の間のベース領域２２、２３表面上に、絶縁膜を介して
ゲート電極２８、２８´、２９、２９´が形成された構
造となっている。またコレクタ領域に接続されるＲ1 、
Ｒ2 は半導体基板２１内に拡散によって形成してもよい
し、或いは半導体基板２１上に多結晶シリコン膜等によ
り形成してもよい。また定電流源Ｉは同一チップ内に形
成してもよいし、他のチップに形成してもよい。
子の構造及びその接続関係について、図２の断面図を参
照して説明する。ここで本発明は２つのトランジスタよ
り構成されるため、断面図においてもこれに対応して２
つのトランジスタについて示す。 図示するように本発
明の差動増幅回路に用いるトランジスタは、Ｐ型半導体
基板２１中に形成されたＮ型ウェル領域をベース領域２
２、２３として、基板の表面上に離間して、ベース領域
２２、２３に対し反対導電型のコレクタ領域２４、２５
とエミッタ領域２６、２６´、２７、２７´が形成さ
れ、これらのエミッタ領域とコレクタ領域２４、２５と
の間のベース領域２２、２３表面上に、絶縁膜を介して
ゲート電極２８、２８´、２９、２９´が形成された構
造となっている。またコレクタ領域に接続されるＲ1 、
Ｒ2 は半導体基板２１内に拡散によって形成してもよい
し、或いは半導体基板２１上に多結晶シリコン膜等によ
り形成してもよい。また定電流源Ｉは同一チップ内に形
成してもよいし、他のチップに形成してもよい。
【００１６】この素子の構造としては図３に示すよう
に、図２に示す構造にさらにエミッタ領域２４、２５か
ら離間して形成されたコレクタ領域２６、２６´、２
７、２７´と、エミッタ領域２４、２５とコレクタ領域
との間のベース領域２２、２３表面上に、絶縁膜を介し
てゲート電極２８、２８´、２９、２９´が形成された
素子を用いてもよい。尚、図３の符号は、図２と同一機
能を有するものは同一に記している。
に、図２に示す構造にさらにエミッタ領域２４、２５か
ら離間して形成されたコレクタ領域２６、２６´、２
７、２７´と、エミッタ領域２４、２５とコレクタ領域
との間のベース領域２２、２３表面上に、絶縁膜を介し
てゲート電極２８、２８´、２９、２９´が形成された
素子を用いてもよい。尚、図３の符号は、図２と同一機
能を有するものは同一に記している。
【００１７】続いて上記に断面を示した２つのトランジ
スタの接続関係について説明する。尚、説明上図面左に
形成されているトランジスタをＴｒ1 、右に形成されて
いるトランジスタをＴｒ2 とする。このＴｒ1 、Ｔｒ2
は、図１におけるトランジスタ１１、１２に対応してい
る。Ｔｒ1 のゲート２８、２８´とＴｒ2 のコレクタ領
域２５を接続し、さらに抵抗Ｒ2 を介して接地する。こ
こでＲ2 の手前で出力ＯＵＴ2 を得る。同様にＴｒ2 の
ゲート２９、２９´とＴｒ1 のコレクタ領域２４を接続
し、さらに抵抗Ｒ1 を介して接地する。ここでＲ1 の手
前で出力ＯＵＴ1 を得る。またＴｒ1 のエミッタ領域２
６、２６´とＴｒ2 のエミッタ領域２７、２７´を共通
に接続し、これを定電流源Ｉに接続する。また入力ＩＮ
1 はＴｒ1 のベース領域に、また入力ＩＮ2 はＴｒ2 の
ベース領域に入力する。この接続関係は図２、図３にお
いて同様である。
スタの接続関係について説明する。尚、説明上図面左に
形成されているトランジスタをＴｒ1 、右に形成されて
いるトランジスタをＴｒ2 とする。このＴｒ1 、Ｔｒ2
は、図１におけるトランジスタ１１、１２に対応してい
る。Ｔｒ1 のゲート２８、２８´とＴｒ2 のコレクタ領
域２５を接続し、さらに抵抗Ｒ2 を介して接地する。こ
こでＲ2 の手前で出力ＯＵＴ2 を得る。同様にＴｒ2 の
ゲート２９、２９´とＴｒ1 のコレクタ領域２４を接続
し、さらに抵抗Ｒ1 を介して接地する。ここでＲ1 の手
前で出力ＯＵＴ1 を得る。またＴｒ1 のエミッタ領域２
６、２６´とＴｒ2 のエミッタ領域２７、２７´を共通
に接続し、これを定電流源Ｉに接続する。また入力ＩＮ
1 はＴｒ1 のベース領域に、また入力ＩＮ2 はＴｒ2 の
ベース領域に入力する。この接続関係は図２、図３にお
いて同様である。
【００１８】続いて上記に示した回路の動作について図
１を参照して説明する。例えばＩＮ1 にＨｉレベル、Ｉ
Ｎ2 にＬｏレベルの入力信号が印加された場合、トラン
ジスタ１１のコレクタ電流は減少し、逆にトランジスタ
１２のコレクタ電流は増加する。この結果、ＯＵＴ1 に
現れるトランジスタ１１のコレクタ電圧は減少し、ＯＵ
Ｔ2 に現れるトランジスタ１２のコレクタ電圧は増加す
る。この動作原理については従来の差動増幅回路と同様
であり、ＩＮ1 とＩＮ2 の入力信号の電圧差は、増幅さ
れ振幅の大きい出力信号ＯＵＴ1 とＯＵＴ2 の電圧差と
なって出力される。 本発明で用いるトランジスタは、
通常の横型バイポーラトランジスタのエミッタ領域とコ
レクタ領域との間のベース領域上にバックゲートを有し
ている。このバックゲートにその素子の動作に応じて適
当な電圧を印加することによって、その増幅率を向上さ
せることが可能となる。本発明においては、この性質を
利用し、差動増幅回路を構成する２つのトランジスタの
働きによりその増幅率がさらに向上するように接続す
る。
１を参照して説明する。例えばＩＮ1 にＨｉレベル、Ｉ
Ｎ2 にＬｏレベルの入力信号が印加された場合、トラン
ジスタ１１のコレクタ電流は減少し、逆にトランジスタ
１２のコレクタ電流は増加する。この結果、ＯＵＴ1 に
現れるトランジスタ１１のコレクタ電圧は減少し、ＯＵ
Ｔ2 に現れるトランジスタ１２のコレクタ電圧は増加す
る。この動作原理については従来の差動増幅回路と同様
であり、ＩＮ1 とＩＮ2 の入力信号の電圧差は、増幅さ
れ振幅の大きい出力信号ＯＵＴ1 とＯＵＴ2 の電圧差と
なって出力される。 本発明で用いるトランジスタは、
通常の横型バイポーラトランジスタのエミッタ領域とコ
レクタ領域との間のベース領域上にバックゲートを有し
ている。このバックゲートにその素子の動作に応じて適
当な電圧を印加することによって、その増幅率を向上さ
せることが可能となる。本発明においては、この性質を
利用し、差動増幅回路を構成する２つのトランジスタの
働きによりその増幅率がさらに向上するように接続す
る。
【００１９】すなわちＩＮ1 にＨｉレベル、ＩＮ2 にＬ
ｏレベルの入力信号が印加された場合、トランジスタ１
１のコレクタ電流の減少によって、コレクタ電圧は低下
する。この結果トランジスタ１２のバックゲートに印加
される電圧は下降し、トランジスタ１２のベース領域に
形成されるコレクタ領域とエミッタ領域との間のチャネ
ル幅が広がるため、トランジスタ１２の電流駆動能力が
向上し、トランジスタ１２のコレクタ電流は増加する。
一方、トランジスタ１２のコレクタ電流が増加すること
によってコレクタ電圧が上昇する。この結果トランジス
タ１１のバックゲートに印加される電圧は上昇し、トラ
ンジスタ１１のベース領域に形成されるコレクタ領域と
エミッタ領域との間のチャネル幅が狭くなるため、トラ
ンジスタ１１の電流駆動能力は低下し、トランジスタ１
１のコレクタ電流は減少する。
ｏレベルの入力信号が印加された場合、トランジスタ１
１のコレクタ電流の減少によって、コレクタ電圧は低下
する。この結果トランジスタ１２のバックゲートに印加
される電圧は下降し、トランジスタ１２のベース領域に
形成されるコレクタ領域とエミッタ領域との間のチャネ
ル幅が広がるため、トランジスタ１２の電流駆動能力が
向上し、トランジスタ１２のコレクタ電流は増加する。
一方、トランジスタ１２のコレクタ電流が増加すること
によってコレクタ電圧が上昇する。この結果トランジス
タ１１のバックゲートに印加される電圧は上昇し、トラ
ンジスタ１１のベース領域に形成されるコレクタ領域と
エミッタ領域との間のチャネル幅が狭くなるため、トラ
ンジスタ１１の電流駆動能力は低下し、トランジスタ１
１のコレクタ電流は減少する。
【００２０】よってトランジスタ１１、１２において
は、その動作が大きくなる方向へ正帰還がかかるため、
動作が高速化し、また出力の振幅が大きくなるため差動
増幅回路の増幅率が上昇し、回路の動作が安定化する。
は、その動作が大きくなる方向へ正帰還がかかるため、
動作が高速化し、また出力の振幅が大きくなるため差動
増幅回路の増幅率が上昇し、回路の動作が安定化する。
【００２１】上記の実施例においてはＮ型ウェル領域に
形成されるＰＮＰトランジスタの例について示したが、
これと反対導電型のＮＰＮトランジスタを用いることも
可能である。さらに各トランジスタのコレクタと抵抗Ｒ
1 、Ｒ2 または抵抗Ｒ1 、Ｒ2 と接地電位との間にバッ
クゲートに印加されるバイアス電圧を調整するための、
電圧降下素子、例えばダイオード等を追加することもで
きる。このダイオードをコレクタに追加接続し、バック
ゲートにかかるバイアス電圧を調整することによって、
バックゲートに印加される電圧を適正化することがで
き、各トランジスタの電流駆動能力を向上させる効果
を、より安定させることができる。
形成されるＰＮＰトランジスタの例について示したが、
これと反対導電型のＮＰＮトランジスタを用いることも
可能である。さらに各トランジスタのコレクタと抵抗Ｒ
1 、Ｒ2 または抵抗Ｒ1 、Ｒ2 と接地電位との間にバッ
クゲートに印加されるバイアス電圧を調整するための、
電圧降下素子、例えばダイオード等を追加することもで
きる。このダイオードをコレクタに追加接続し、バック
ゲートにかかるバイアス電圧を調整することによって、
バックゲートに印加される電圧を適正化することがで
き、各トランジスタの電流駆動能力を向上させる効果
を、より安定させることができる。
【００２２】
【発明の効果】本発明においては、差動増幅回路に用い
られるトランジスタを、バイポーラトランジスタのエミ
ッタ領域とコレクタ領域との間のベース領域上にバック
ゲートを有する素子を用い、そのバックゲートをそれぞ
れ他方のトランジスタのコレクタまたはエミッタに接続
することによって、各トランジスタの動作が大きくなる
方向へ正帰還をかける。この結果、トランジスタの動作
を高速化させ、また出力の振幅を大きくさせることがで
きるため、差動増幅回路の増幅率を上昇させ回路の動作
を安定化させることができる。従って従来のバイポーラ
トランジスタやＦＥＴを用いた差動増幅回路と比較し
て、回路の集積化や素子動作の安定化が図られた作動増
幅回路を有する半導体集積回路を提供することが可能と
なる。
られるトランジスタを、バイポーラトランジスタのエミ
ッタ領域とコレクタ領域との間のベース領域上にバック
ゲートを有する素子を用い、そのバックゲートをそれぞ
れ他方のトランジスタのコレクタまたはエミッタに接続
することによって、各トランジスタの動作が大きくなる
方向へ正帰還をかける。この結果、トランジスタの動作
を高速化させ、また出力の振幅を大きくさせることがで
きるため、差動増幅回路の増幅率を上昇させ回路の動作
を安定化させることができる。従って従来のバイポーラ
トランジスタやＦＥＴを用いた差動増幅回路と比較し
て、回路の集積化や素子動作の安定化が図られた作動増
幅回路を有する半導体集積回路を提供することが可能と
なる。
【図１】本発明の実施例を示す回路図。
【図２】本発明の実施例に用いるトランジスタの断面
図。
図。
【図３】本発明の実施例に用いるトランジスタの断面
図。
図。
【図４】従来の差動増幅回路を示す回路図。
【図５】従来の差動増幅回路を示す回路図。
１１、１２ ＰＮＰ横型バイポーラトランジスタ ２１ 半導体基板 ２２、２３ ベース領域 ２４、２５ コレクタ領域 ２６、２７ エミッタ領域 ２８、２９ ゲート電極
Claims (4)
- 【請求項１】 第一導電型のベース領域と、このベース
領域表面上に形成された第二導電型のエミッタ領域と、
このエミッタ領域と離間して前記ベース領域表面上に形
成された第二導電型のコレクタ領域と、少なくとも前記
エミッタ領域と前記コレクタ領域間の前記ベース領域表
面上に絶縁膜を介して形成された導電膜とを具備する第
一トランジスタと、 第一導電型のベース領域と、このベース領域表面上に形
成された第二導電型のエミッタ領域と、このエミッタ領
域と離間して前記ベース領域表面上に形成され、前記第
一トランジスタの導電膜に接続された第二導電型のコレ
クタ領域と、少なくとも前記エミッタ領域と前記コレク
タ領域間の前記ベース領域表面上に絶縁膜を介して形成
され、前記第一トランジスタのコレクタ領域に接続され
た導電膜とを具備する第二トランジスタと、 前記第一トランジスタのエミッタ領域と前記第二トラン
ジスタのエミッタ領域とに接続された定電流源と、 前記第一トランジスタのコレクタ領域と所定電圧との間
に接続された第一負荷素子と、 前記第二トランジスタのコレクタ領域と前記所定電圧と
の間に接続された第二負荷素子とを有し、 前記第一トランジスタのベース領域と前記第二トランジ
スタのベース領域とを入力とし、前記第一トランジスタ
のコレクタ領域と前記第二トランジスタのコレクタ領域
とを出力とした差動増幅回路を有することを特徴とする
半導体集積回路。 - 【請求項２】 素子分離領域を介して、第一導電型の半
導体基板に形成された第二導電型の２つのウェル領域を
ベース領域とし、２つのベース領域に互いに離間して形
成された第一導電型のコレクタ領域とエミッタ領域と、
前記コレクタ領域と前記エミッタ領域との間の前記半導
体基板上に絶縁膜を介して形成された導電膜とを具備す
る第一及び第二トランジスタと、 前記第一及び第二トランジスタのエミッタ領域に共通接
続された定電流源と、 前記第一トランジスタのコレクタ領域と所定電圧との間
に接続された第一負荷素子と、 前記第二トランジスタのコレクタ領域と所定電圧との間
に接続された第二負荷素子と、 前記第一トランジスタのコレクタ領域と前記第二トラン
ジスタの導電膜とを接続する手段と、 前記第二トランジスタのコレクタ領域と前記第一トラン
ジスタの導電膜とを接続する手段とを有し、 前記第一トランジスタのベース領域を第一入力とし、 前記第二トランジスタのベース領域を第二入力とし、 前記第一トランジスタのコレクタ領域を第一出力とし、 前記第二トランジスタのコレクタ領域を第二出力とする
差動増幅回路を有することを特徴とする半導体集積回
路。 - 【請求項３】 第一導電型のエミッタ領域と、第一導電
型のコレクタ領域と、第二導電型のベース領域を有する
第一トランジスタと、第一導電型のエミッタ領域と、第
一導電型のコレクタ領域と、第二導電型のベース領域を
有する第二トランジスタと、前記第一トランジスタのコ
レクタ領域と所定電圧との間に接続される第一負荷素子
と、前記第二トランジスタのコレクタ領域と所定電圧と
の間に接続される第二負荷素子と、前記第一及び第二ト
ランジスタのエミッタ領域に共通接続される定電流源と
を有し、前記第一及び第二トランジスタのベース領域を
入力とし、前記第一及び第二トランジスタのコレクタ領
域を出力とする差動増幅回路を有する半導体集積回路に
おいて、 前記第一及び第二トランジスタのエミッタ領域とコレク
タ領域との間のベース領域上に絶縁膜を介して形成され
た導電膜と、前記第一トランジスタの前記導電膜と前記
第二トランジスタのコレクタ領域とを接続する手段と、
前記第二トランジスタの前記導電膜と前記第一トランジ
スタのコレクタ領域とを接続する手段とを具備した差動
増幅回路を有する半導体集積回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体集積回路において、 前記第一トランジスタのコレクタ領域と前記第一負荷素
子との間に設けられた第一電圧降下素子と、前記第二ト
ランジスタのコレクタ領域と前記第二負荷素子との間に
設けられた第二電圧降下素子とを有することを特徴とす
る半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062224A JPH08265063A (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
| US08/618,746 US5682120A (en) | 1995-03-22 | 1996-03-20 | Differential amplifier circuit using lateral-type bipolar transistors with back gates |
| KR1019960007664A KR100203965B1 (ko) | 1995-03-22 | 1996-03-21 | 반도체 집적회로 |
| TW085104233A TW296505B (ja) | 1995-03-22 | 1996-04-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7062224A JPH08265063A (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08265063A true JPH08265063A (ja) | 1996-10-11 |
Family
ID=13193978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7062224A Pending JPH08265063A (ja) | 1995-03-22 | 1995-03-22 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5682120A (ja) |
| JP (1) | JPH08265063A (ja) |
| KR (1) | KR100203965B1 (ja) |
| TW (1) | TW296505B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081139A (en) * | 1997-09-25 | 2000-06-27 | Intel Corporation | Differential amplifier with lateral bipolar transistor |
| US7079829B2 (en) * | 2002-11-15 | 2006-07-18 | Matsushita Electric Industrial Co, Ltd. | Semiconductor differential circuit, oscillation apparatus, switching apparatus, amplifying apparatus, mixer apparatus and circuit apparatus using same, and semiconductor differential circuit placement method |
| JP4535859B2 (ja) * | 2004-03-01 | 2010-09-01 | 三洋電機株式会社 | 差動増幅器 |
| US7626439B2 (en) * | 2006-09-28 | 2009-12-01 | Finisar Corporation | Cross-point adjustment circuit |
| US8339197B2 (en) * | 2010-12-02 | 2012-12-25 | National Semiconductor Corporation | Circuitry including matched transistor pairs |
| US10553633B2 (en) * | 2014-05-30 | 2020-02-04 | Klaus Y.J. Hsu | Phototransistor with body-strapped base |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4232270A (en) * | 1979-06-14 | 1980-11-04 | Rockwell International Corporation | High gain differential amplifier with positive feedback |
| JPS63136669A (ja) * | 1986-11-28 | 1988-06-08 | Fujitsu Ltd | 半導体装置 |
| JPH0613396A (ja) * | 1992-06-24 | 1994-01-21 | Toshiba Corp | 半導体装置 |
-
1995
- 1995-03-22 JP JP7062224A patent/JPH08265063A/ja active Pending
-
1996
- 1996-03-20 US US08/618,746 patent/US5682120A/en not_active Expired - Fee Related
- 1996-03-21 KR KR1019960007664A patent/KR100203965B1/ko not_active IP Right Cessation
- 1996-04-10 TW TW085104233A patent/TW296505B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| US5682120A (en) | 1997-10-28 |
| TW296505B (ja) | 1997-01-21 |
| KR960036029A (ko) | 1996-10-28 |
| KR100203965B1 (ko) | 1999-06-15 |
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