JPH0613396A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0613396A JPH0613396A JP16590992A JP16590992A JPH0613396A JP H0613396 A JPH0613396 A JP H0613396A JP 16590992 A JP16590992 A JP 16590992A JP 16590992 A JP16590992 A JP 16590992A JP H0613396 A JPH0613396 A JP H0613396A
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Abstract
(57)【要約】
【目的】本発明は電流増幅率をコントロ−ルできる高精
度なＬ−ＰＮＰ素子を提供することを目的としている。 【構成】Ｐ型半導体基板１１に形成されるベ−ス領域と
なるＮウェル１３、コレクタ領域２１及びエミッタ領域
２２からなるＬ−ＰＮＰ素子において、Ｌ−ＰＮＰ素子
のベ−ス幅を決定するポリシリコン層１７は、ソ−ス領
域２３、ドレイン領域２４、フロ−ティングゲ−ト１８
及びコントロ−ルゲ−ト２０からなるＥＰＲＯＭのフロ
−ティングゲ−ト１８と同時に形成され接続されてい
る。フロ−ティングゲ−ト１８の電位を変化させること
により、ポリシリコン層１７の電位をベ−ス電極（Ｂ）
２７の電位と独立して変化させる。
度なＬ−ＰＮＰ素子を提供することを目的としている。 【構成】Ｐ型半導体基板１１に形成されるベ−ス領域と
なるＮウェル１３、コレクタ領域２１及びエミッタ領域
２２からなるＬ−ＰＮＰ素子において、Ｌ−ＰＮＰ素子
のベ−ス幅を決定するポリシリコン層１７は、ソ−ス領
域２３、ドレイン領域２４、フロ−ティングゲ−ト１８
及びコントロ−ルゲ−ト２０からなるＥＰＲＯＭのフロ
−ティングゲ−ト１８と同時に形成され接続されてい
る。フロ−ティングゲ−ト１８の電位を変化させること
により、ポリシリコン層１７の電位をベ−ス電極（Ｂ）
２７の電位と独立して変化させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
横型トランジスタに関するものである。
横型トランジスタに関するものである。
【０００２】
【従来の技術】電子機器への信頼性が高まると共に、半
導体装置にはより一層の高信頼性が必要とされている。
そこで、例えば、ＩＩＬのような複合デバイスにおいて
重要な位置を占める横型トランジスタ（以下、Ｌ−ＰＮ
Ｐ素子を例とする）について説明する。
導体装置にはより一層の高信頼性が必要とされている。
そこで、例えば、ＩＩＬのような複合デバイスにおいて
重要な位置を占める横型トランジスタ（以下、Ｌ−ＰＮ
Ｐ素子を例とする）について説明する。
【０００３】図３（ａ）は断面図、同図（ｂ）はパタ−
ン図を示している。Ｐ型半導体基板５１にＮ+ 埋め込み
層５２を形成し、該Ｎ+ 埋め込み層５２上に形成された
Ｎウェル５３をベ−ス領域とする。フィ−ルド酸化膜５
４により素子分離をした後、Ｎ+ 埋め込み層５２上にベ
−ス電極取り出し部５５となるＮ+ 領域を形成する。そ
の後、ゲ−ト酸化膜５６及びポリシリコン５７を順次形
成し、パタ−ニングによりベ−ス幅ＷB を決定する。次
に、Ｎウェル領域５３に選択的にコレクタ領域５８及び
エミッタ領域５９を形成する。その後、基板表面上にパ
ッシベ−ション膜（図示せず）を形成し、コレクタ領域
５８、エミッタ領域５９及びベ−ス電極取り出し部５５
上の上記パッシベ−ション膜を開口し、各々コレクタ電
極（Ｃ）６０、エミッタ電極（Ｅ）６１及びベ−ス電極
（Ｂ）６３の配線を行う。
ン図を示している。Ｐ型半導体基板５１にＮ+ 埋め込み
層５２を形成し、該Ｎ+ 埋め込み層５２上に形成された
Ｎウェル５３をベ−ス領域とする。フィ−ルド酸化膜５
４により素子分離をした後、Ｎ+ 埋め込み層５２上にベ
−ス電極取り出し部５５となるＮ+ 領域を形成する。そ
の後、ゲ−ト酸化膜５６及びポリシリコン５７を順次形
成し、パタ−ニングによりベ−ス幅ＷB を決定する。次
に、Ｎウェル領域５３に選択的にコレクタ領域５８及び
エミッタ領域５９を形成する。その後、基板表面上にパ
ッシベ−ション膜（図示せず）を形成し、コレクタ領域
５８、エミッタ領域５９及びベ−ス電極取り出し部５５
上の上記パッシベ−ション膜を開口し、各々コレクタ電
極（Ｃ）６０、エミッタ電極（Ｅ）６１及びベ−ス電極
（Ｂ）６３の配線を行う。
【０００４】ここで、従来のＬ−ＰＮＰ素子は、ベ−ス
幅ＷB を決定するのに用いたポリシリコン層５７をベ−
ス電極（Ｂ）６３、又はエミッタ電極（Ｅ）６１に電気
的に接続している。
幅ＷB を決定するのに用いたポリシリコン層５７をベ−
ス電極（Ｂ）６３、又はエミッタ電極（Ｅ）６１に電気
的に接続している。
【０００５】また、Ｌ−ＰＮＰ素子の電流増幅率ｈFE＝
Ｉc ／ＩB （Ｉc ：コレクタ電流、ＩB ：ベ−ス電流）
は次式で表される。 ｈFE ＝｛（ＷB 2 ／２τb Ｄp ）＋（Ｄn ／Ｄp ）×（ＷB ／Ｌn ） ×（ＮD ／ＮA ）｝-1 τb ：少数のキャリアライフタイム（ベ−ス中） Ｄp ：ホ−ルの拡散係数 Ｄn ：電子の拡散係数 Ｌn ：エミッタ中の電子の拡散長 ＮD ：ベ−ス濃度 ＮA ：エミッタ濃度 同図のような構造のＬ−ＰＮＰ素子は、ベ−ス幅ＷB を
決定する際にリソグラフィ法及びエッチング法により形
成するため、ベ−ス幅ＷB にばらつきが生じる。さら
に、コレクタ、エミッタの拡散のばらつき及びベ−ス濃
度ＮD のばらつき等により、Ｌ−ＰＮＰ素子毎に電流増
幅率ｈFEがばらつく。
Ｉc ／ＩB （Ｉc ：コレクタ電流、ＩB ：ベ−ス電流）
は次式で表される。 ｈFE ＝｛（ＷB 2 ／２τb Ｄp ）＋（Ｄn ／Ｄp ）×（ＷB ／Ｌn ） ×（ＮD ／ＮA ）｝-1 τb ：少数のキャリアライフタイム（ベ−ス中） Ｄp ：ホ−ルの拡散係数 Ｄn ：電子の拡散係数 Ｌn ：エミッタ中の電子の拡散長 ＮD ：ベ−ス濃度 ＮA ：エミッタ濃度 同図のような構造のＬ−ＰＮＰ素子は、ベ−ス幅ＷB を
決定する際にリソグラフィ法及びエッチング法により形
成するため、ベ−ス幅ＷB にばらつきが生じる。さら
に、コレクタ、エミッタの拡散のばらつき及びベ−ス濃
度ＮD のばらつき等により、Ｌ−ＰＮＰ素子毎に電流増
幅率ｈFEがばらつく。
【０００６】
【発明が解決しようとする課題】上述のように、Ｌ−Ｐ
ＮＰ素子は電流増幅率にばらつきが発生するが、素子形
成後に電流増幅率をコントロ−ルすることはできない。
そのため、半導体装置の信頼性の低下を招くことにな
る。それ故に、本発明は電流増幅率をコントロ−ルでき
る高精度なＬ−ＰＮＰ素子を提供することを目的として
いる。
ＮＰ素子は電流増幅率にばらつきが発生するが、素子形
成後に電流増幅率をコントロ−ルすることはできない。
そのため、半導体装置の信頼性の低下を招くことにな
る。それ故に、本発明は電流増幅率をコントロ−ルでき
る高精度なＬ−ＰＮＰ素子を提供することを目的として
いる。
【０００７】
【課題を解決するための手段】本発明によるＬ−ＰＮＰ
素子は、ベ−ス領域に形成されるコレクタ領域及びエミ
ッタ領域に挟まれた該ベ−ス領域上に形成されるポリシ
リコン層等の導電体層の電位を独立して制御できるデバ
イスを有する。上記導電体層をＥＰＲＯＭ又はＥＥＰＲ
ＯＭのフロ−テイングゲ−トと接続する。
素子は、ベ−ス領域に形成されるコレクタ領域及びエミ
ッタ領域に挟まれた該ベ−ス領域上に形成されるポリシ
リコン層等の導電体層の電位を独立して制御できるデバ
イスを有する。上記導電体層をＥＰＲＯＭ又はＥＥＰＲ
ＯＭのフロ−テイングゲ−トと接続する。
【０００８】
【作用】上記の構成によると、上記導電体層の電位はＥ
ＰＲＯＭ又はＥＥＰＲＯＭのフロ−テイングゲ−トの電
位を変化させることにより制御できる。該フロ−テング
ゲ−トにエレクトロン（またはホ−ル）を注入すること
で、上記フロ−ティングゲ−トの電位を変化させる。従
って、上記導電体層の電位を制御することにより、Ｌ−
ＰＮＰ素子の電流増幅率をコントロ−ルすることができ
る。
ＰＲＯＭ又はＥＥＰＲＯＭのフロ−テイングゲ−トの電
位を変化させることにより制御できる。該フロ−テング
ゲ−トにエレクトロン（またはホ−ル）を注入すること
で、上記フロ−ティングゲ−トの電位を変化させる。従
って、上記導電体層の電位を制御することにより、Ｌ−
ＰＮＰ素子の電流増幅率をコントロ−ルすることができ
る。
【０００９】
【実施例】以下、本発明の一実施例を図１を参照して詳
細に説明する。
細に説明する。
【００１０】先ず、Ｐ型半導体基板１１にＮ+ 埋め込み
層１２が形成される。該Ｎ+ 埋め込み層１２上に形成さ
れたＮウェル１３をベ−ス領域とする。フィ−ルド酸化
膜１４により素子分離を行った後、Ｎ+ 埋め込み層１２
上にベ−ス電極取り出し部１５となるＮ+ 領域を形成す
る。その後、ゲ−ト酸化膜１６（約２５ｎｍ）を形成
し、該ゲ−ト酸化膜１６上にポリシリコンを堆積させ、
ポリシリコンにリンを拡散し、パタ−ニングによりＥＰ
ＲＯＭのフロ−ティングゲ−ト１８とＬ−ＰＮＰ素子の
ベ−ス幅を決定するポリシリコン層１７とを同時に形成
する。続いてフロ−ティングゲ−ト１８上に酸化膜１９
を形成し、該酸化膜１９上にポリシリコンを堆積させ、
該ポリシリコンにリン拡散させた後、パタ−ニングによ
りコントロ−ルゲ−ト２０を形成する。次に、ボロンを
Ｎウェル領域１３に選択的にイオン注入し、Ｌ−ＰＮＰ
素子のコレクタ領域２１及びエミッタ領域２２を形成す
る。同様に、ひ素をＰ型半導体基板１１に選択的にイオ
ン注入し、ＥＰＲＯＭ部のソ−ス領域２３及びドレイン
領域２４を形成する。
層１２が形成される。該Ｎ+ 埋め込み層１２上に形成さ
れたＮウェル１３をベ−ス領域とする。フィ−ルド酸化
膜１４により素子分離を行った後、Ｎ+ 埋め込み層１２
上にベ−ス電極取り出し部１５となるＮ+ 領域を形成す
る。その後、ゲ−ト酸化膜１６（約２５ｎｍ）を形成
し、該ゲ−ト酸化膜１６上にポリシリコンを堆積させ、
ポリシリコンにリンを拡散し、パタ−ニングによりＥＰ
ＲＯＭのフロ−ティングゲ−ト１８とＬ−ＰＮＰ素子の
ベ−ス幅を決定するポリシリコン層１７とを同時に形成
する。続いてフロ−ティングゲ−ト１８上に酸化膜１９
を形成し、該酸化膜１９上にポリシリコンを堆積させ、
該ポリシリコンにリン拡散させた後、パタ−ニングによ
りコントロ−ルゲ−ト２０を形成する。次に、ボロンを
Ｎウェル領域１３に選択的にイオン注入し、Ｌ−ＰＮＰ
素子のコレクタ領域２１及びエミッタ領域２２を形成す
る。同様に、ひ素をＰ型半導体基板１１に選択的にイオ
ン注入し、ＥＰＲＯＭ部のソ−ス領域２３及びドレイン
領域２４を形成する。
【００１１】その後、ＣＶＤ法によりＰ型半導体基板１
１表面上にパッシベ−ション膜（図示せず）を形成し、
コレクタ領域２１、エミッタ領域２２、ベ−ス電極取り
出し部１５、ソ−ス領域２３、ドレイン領域２４及びコ
ントロ−ルゲ−ト２０上のパッシベ−ション膜を同時に
開口し、Ａｌ等をスパッタ法により蒸着し、各々コレク
タ電極（Ｃ）２５、エミッタ電極（Ｅ）２６、ベ−ス電
極（Ｂ）２７、ソ−ス電極（Ｓ）２８、ドレイン電極
（Ｄ）２９及びコントロ−ルゲ−ト電極（ＣＧ）３０の
配線を形成する。
１表面上にパッシベ−ション膜（図示せず）を形成し、
コレクタ領域２１、エミッタ領域２２、ベ−ス電極取り
出し部１５、ソ−ス領域２３、ドレイン領域２４及びコ
ントロ−ルゲ−ト２０上のパッシベ−ション膜を同時に
開口し、Ａｌ等をスパッタ法により蒸着し、各々コレク
タ電極（Ｃ）２５、エミッタ電極（Ｅ）２６、ベ−ス電
極（Ｂ）２７、ソ−ス電極（Ｓ）２８、ドレイン電極
（Ｄ）２９及びコントロ−ルゲ−ト電極（ＣＧ）３０の
配線を形成する。
【００１２】同図（ｂ）より明らかなように、Ｌ−ＰＮ
Ｐ素子のベ−ス上のポリシリコン層１７とＥＰＲＯＭの
フロ−ティングゲ−ト１８が接続されることより、ポリ
シリコン層１７の電位がベ−ス電極２７の電位と独立し
てコントロ−ルすることができる。例えば、ソ−ス電極
２８・ドレイン電極２９間に約１２Ｖの電位を印加し、
コントロ−ルゲ−ト電極３０に５Ｖ〜１２Ｖの電位を印
加することにより、ドレイン領域２４近傍でホットエレ
クトロンが発生し、フロ−ティングゲ−ト１８にエレク
トロンが注入され、Ｌ−ＰＮＰ素子ベ−ス上のポリシリ
コン層１７の電位がマイナスとなる。即ち、コレクタ領
域２１、エミッタ領域２２及びポリシリコン層１７は一
種のＰチャネルＭＯＳであり、ポリシリコン層１７に負
の電圧を加えることによりゲ−ト酸化膜１６下のＰチャ
ネルができ電流が流れ、ひいてはＬ−ＰＮＰ素子の電流
増幅率ｈFEが向上される。
Ｐ素子のベ−ス上のポリシリコン層１７とＥＰＲＯＭの
フロ−ティングゲ−ト１８が接続されることより、ポリ
シリコン層１７の電位がベ−ス電極２７の電位と独立し
てコントロ−ルすることができる。例えば、ソ−ス電極
２８・ドレイン電極２９間に約１２Ｖの電位を印加し、
コントロ−ルゲ−ト電極３０に５Ｖ〜１２Ｖの電位を印
加することにより、ドレイン領域２４近傍でホットエレ
クトロンが発生し、フロ−ティングゲ−ト１８にエレク
トロンが注入され、Ｌ−ＰＮＰ素子ベ−ス上のポリシリ
コン層１７の電位がマイナスとなる。即ち、コレクタ領
域２１、エミッタ領域２２及びポリシリコン層１７は一
種のＰチャネルＭＯＳであり、ポリシリコン層１７に負
の電圧を加えることによりゲ−ト酸化膜１６下のＰチャ
ネルができ電流が流れ、ひいてはＬ−ＰＮＰ素子の電流
増幅率ｈFEが向上される。
【００１３】図２は本実施例において電流増幅率ｈFEの
コントロ−ルが可能であることを示している。ベ−ス電
極２７の電位を０Ｖとし、ポリシリコン層１７の電位を
変化させることにより電流増幅率ｈFEをコントロ−ルし
ている。
コントロ−ルが可能であることを示している。ベ−ス電
極２７の電位を０Ｖとし、ポリシリコン層１７の電位を
変化させることにより電流増幅率ｈFEをコントロ−ルし
ている。
【００１４】いうまでもなく、本発明はベ−ス上のポリ
シリコン層の電位を独立して変化することであり、次に
示す実施例においても同様の効果を得ることが可能であ
る。第一に、フロ−ティングゲ−トの下のゲ−ト酸化膜
を薄くし、拡散層からのトンネル電流によりフロ−ティ
ングゲ−トに電荷を蓄積させ、つまりＥＥＰＲＯＭ構造
とする方法である。第二に、フロ−ティングゲ−トとコ
ントロ−ルゲ−トの間の酸化膜を充分薄くし、コントロ
−ルゲ−トからのトンネル電流によりフロ−ティングゲ
−トに電荷を蓄積する方法である。但し、第一及び第二
のいずれの方法の場合にも、ベ−ス上のポリシリコン層
とフロ−ティングゲ−トとは接続している。また、ベ−
ス上のポリシリコン層に直接コンタクトをとり、該ポリ
シリコン層の電位を変化させることのできる外部回路に
接続する方法もある。
シリコン層の電位を独立して変化することであり、次に
示す実施例においても同様の効果を得ることが可能であ
る。第一に、フロ−ティングゲ−トの下のゲ−ト酸化膜
を薄くし、拡散層からのトンネル電流によりフロ−ティ
ングゲ−トに電荷を蓄積させ、つまりＥＥＰＲＯＭ構造
とする方法である。第二に、フロ−ティングゲ−トとコ
ントロ−ルゲ−トの間の酸化膜を充分薄くし、コントロ
−ルゲ−トからのトンネル電流によりフロ−ティングゲ
−トに電荷を蓄積する方法である。但し、第一及び第二
のいずれの方法の場合にも、ベ−ス上のポリシリコン層
とフロ−ティングゲ−トとは接続している。また、ベ−
ス上のポリシリコン層に直接コンタクトをとり、該ポリ
シリコン層の電位を変化させることのできる外部回路に
接続する方法もある。
【００１５】
【発明の効果】本発明によれば、Ｌ−ＰＮＰ素子のベ−
ス上のポリシリコン等の導電体層の電位を独立して変化
させることにより、電流増幅率を容易にコントロ−ルす
ることができる。従って、従来Ｌ−ＰＮＰ素子形成プロ
セスにおける種々の要素により電流増幅率のばらつきが
発生したが、Ｌ−ＰＮＰ素子を形成後に電流増幅率がコ
ントロ−ルでき、信頼性の高い半導体装置を提供するこ
とができる。
ス上のポリシリコン等の導電体層の電位を独立して変化
させることにより、電流増幅率を容易にコントロ−ルす
ることができる。従って、従来Ｌ−ＰＮＰ素子形成プロ
セスにおける種々の要素により電流増幅率のばらつきが
発生したが、Ｌ−ＰＮＰ素子を形成後に電流増幅率がコ
ントロ−ルでき、信頼性の高い半導体装置を提供するこ
とができる。
【図１】本発明の一実施例のＬ−ＰＮＰ素子の概略を示
す断面図（ａ）とパタ−ン図（ｂ）である。
す断面図（ａ）とパタ−ン図（ｂ）である。
【図２】本発明によるＬ−ＰＮＰ素子の電流増幅率の特
性を表す図である。
性を表す図である。
【図３】従来のＬ−ＰＮＰ素子の概略を示す断面図
（ａ）とパタ−ン図（ｂ）である。
（ａ）とパタ−ン図（ｂ）である。
１１…Ｐ型半導体基板、１２…Ｎ+ 埋め込み層、１３…
Ｎウェル １４…フィ−ルド酸化膜、１５…ベ−ス電極取り出し
部、１６…ゲ−ト酸化膜 １７…ポリシリコン層、１８…フロ−ティングゲ−ト、
１９…酸化膜 ２０…コントロ−ルゲ−ト、２１…コレクタ領域、２２
…エミッタ領域 ２３…ソ−ス領域、２４…ドレイン領域、２５…コレク
タ電極（Ｃ） ２６…エミッタ電極（Ｅ）、２７…ベ−ス電極（Ｂ）、
２８…ソ−ス電極（Ｓ） ２９…ドレイン電極（Ｄ）、３０…コントロ−ルゲ−ト
電極（ＣＧ）。
Ｎウェル １４…フィ−ルド酸化膜、１５…ベ−ス電極取り出し
部、１６…ゲ−ト酸化膜 １７…ポリシリコン層、１８…フロ−ティングゲ−ト、
１９…酸化膜 ２０…コントロ−ルゲ−ト、２１…コレクタ領域、２２
…エミッタ領域 ２３…ソ−ス領域、２４…ドレイン領域、２５…コレク
タ電極（Ｃ） ２６…エミッタ電極（Ｅ）、２７…ベ−ス電極（Ｂ）、
２８…ソ−ス電極（Ｓ） ２９…ドレイン電極（Ｄ）、３０…コントロ−ルゲ−ト
電極（ＣＧ）。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (2)
- 【請求項１】 一導電型の半導体基板と、該半導体基板
に形成される反対導電型のベ−ス領域と、該ベ−ス領域
に設けられる一導電型のコレクタ領域及びエミッタ領域
と、該コレクタ領域と該エミッタ領域に挟まれかつ上記
ベ−ス領域の表面上に形成される誘電体膜と、該誘電体
膜上に設けられた導電体層とを具備し、上記導電体層の
電位を変化させる手段を有することを特徴とする半導体
装置。 - 【請求項２】 上記導電体層は上記半導体基板に形成さ
れたＥＰＲＯＭ又はＥＥＰＲＯＭの浮遊ゲ−トと接続さ
れており、該浮遊ゲ−トの電位を変えることにより上記
導電体層の電位を変化させることを特徴とする請求項１
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590992A JPH0613396A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16590992A JPH0613396A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613396A true JPH0613396A (ja) | 1994-01-21 |
Family
ID=15821315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16590992A Pending JPH0613396A (ja) | 1992-06-24 | 1992-06-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613396A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700090A1 (en) | 1994-08-19 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit comprising a current mirror circuit |
| US5682120A (en) * | 1995-03-22 | 1997-10-28 | Kabushiki Kaisha Toshiba | Differential amplifier circuit using lateral-type bipolar transistors with back gates |
-
1992
- 1992-06-24 JP JP16590992A patent/JPH0613396A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0700090A1 (en) | 1994-08-19 | 1996-03-06 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit comprising a current mirror circuit |
| US5682120A (en) * | 1995-03-22 | 1997-10-28 | Kabushiki Kaisha Toshiba | Differential amplifier circuit using lateral-type bipolar transistors with back gates |
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