JPH04212470A - パワー半導体装置 - Google Patents
パワー半導体装置Info
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- JPH04212470A JPH04212470A JP3062290A JP6229091A JPH04212470A JP H04212470 A JPH04212470 A JP H04212470A JP 3062290 A JP3062290 A JP 3062290A JP 6229091 A JP6229091 A JP 6229091A JP H04212470 A JPH04212470 A JP H04212470A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパワー半導体装置に関し
、特に電界効果トランジスタで構成されたパワー半導体
装置に関する。
、特に電界効果トランジスタで構成されたパワー半導体
装置に関する。
【０００２】
【従来の技術】パワー半導体装置としては縦型電界効果
トランジスタ、特に縦型二重拡散構造のＤＭＯＳトラン
ジスタが有力視されている。
トランジスタ、特に縦型二重拡散構造のＤＭＯＳトラン
ジスタが有力視されている。
【０００３】ＤＭＯＳトランジスタは、Ｎチャネルの場
合を例にとると、Ｎ＋ 型の半導体層とその上に形成さ
れたＮ− 型のエピタキシャル層とを有する半導体チッ
プに形成される。この半導体チップの表面部のエピタキ
シャル層にはＰ型のベース領域が形成され、そのベース
領域内にＮ＋型のソース領域が形成されている。半導体
チップのＮ− 型のエピタキシャル層のうちベース領域
が形成されていない部分がドレイン領域である。ソース
領域とドレイン領域とで挟まれたベース領域上にゲート
絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成
されている。
合を例にとると、Ｎ＋ 型の半導体層とその上に形成さ
れたＮ− 型のエピタキシャル層とを有する半導体チッ
プに形成される。この半導体チップの表面部のエピタキ
シャル層にはＰ型のベース領域が形成され、そのベース
領域内にＮ＋型のソース領域が形成されている。半導体
チップのＮ− 型のエピタキシャル層のうちベース領域
が形成されていない部分がドレイン領域である。ソース
領域とドレイン領域とで挟まれたベース領域上にゲート
絶縁膜が形成され、ゲート絶縁膜上にゲート電極が形成
されている。
【０００４】実際にはゲート電極はゲート絶縁膜上にメ
ッシュ状に配置される。そうして、ゲート電極と自己整
合的にベース領域およびソース領域が形成されている。 すなわち、多数のＤＭＯＳセルが並列して半導体チップ
に作り込まれているのである。
ッシュ状に配置される。そうして、ゲート電極と自己整
合的にベース領域およびソース領域が形成されている。 すなわち、多数のＤＭＯＳセルが並列して半導体チップ
に作り込まれているのである。
【０００５】このようなＤＭＯＳトランジスタのソース
電極（ソース領域に接続されている電極）を接地し、ド
レイン電極（半導体チップの裏面電極）を正にバイアス
し、ゲート電極に正電圧を印加すると、ゲート電極下の
ベース領域の表面部にＮ型の反転層（チャネル）が形成
され、ドレイン電極からＮ＋ 型の半導体層、Ｎ− 型
のエピタキシャル層、Ｎ型の反転層、ソース領域を通っ
て、ソース電極に電流が流れる。従って、電源とドレイ
ン電極との間に負荷を接続することにより、この負荷を
駆動することができる。また、ゲート電極に印加する電
圧値を低くすることによって電流を遮断し、負荷の駆動
を止めることができるため、半導体スイッチの機能をも
っている。
電極（ソース領域に接続されている電極）を接地し、ド
レイン電極（半導体チップの裏面電極）を正にバイアス
し、ゲート電極に正電圧を印加すると、ゲート電極下の
ベース領域の表面部にＮ型の反転層（チャネル）が形成
され、ドレイン電極からＮ＋ 型の半導体層、Ｎ− 型
のエピタキシャル層、Ｎ型の反転層、ソース領域を通っ
て、ソース電極に電流が流れる。従って、電源とドレイ
ン電極との間に負荷を接続することにより、この負荷を
駆動することができる。また、ゲート電極に印加する電
圧値を低くすることによって電流を遮断し、負荷の駆動
を止めることができるため、半導体スイッチの機能をも
っている。
【０００６】
【発明が解決しようとする課題】上述したパワー半導体
装置の駆動電流は１アンペアから１０アンペア程度の所
望の値に設計される。パワー半導体装置には、このよう
な大電流が流れるので半導体チップが過度に発熱して破
壊されてしまう危険がある。このような熱的破壊を防ぐ
には、従来は複雑な構造の破壊防止機構が必要であり、
半導体チップの面積を極めて大きくして実用に耐えない
ものとしていた。熱的破壊防止のためにはチップの温度
を検出することが、第１のステップとして重要である。
装置の駆動電流は１アンペアから１０アンペア程度の所
望の値に設計される。パワー半導体装置には、このよう
な大電流が流れるので半導体チップが過度に発熱して破
壊されてしまう危険がある。このような熱的破壊を防ぐ
には、従来は複雑な構造の破壊防止機構が必要であり、
半導体チップの面積を極めて大きくして実用に耐えない
ものとしていた。熱的破壊防止のためにはチップの温度
を検出することが、第１のステップとして重要である。
【０００７】本発明の目的は簡単な構造で半導体チップ
の温度を検出することのできるパワー半導体装置を提供
することにある。
の温度を検出することのできるパワー半導体装置を提供
することにある。
【０００８】本発明の他の目的は温度検出セルを内蔵し
半導体チップの面積を実用的な範囲に抑えることのでき
るパワー半導体装置を提供することにある。
半導体チップの面積を実用的な範囲に抑えることのでき
るパワー半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明のパワー半導体装
置は、第１導電型の半導体基板の一主表面部に選択的に
形成された第２導電型のベース領域、前記半導体基板の
うち前記ベース領域に接する部分を含む第１ドレイン領
域、前記ベース領域内に形成された第１導電型の第１ソ
ース領域、前記第１ソース領域と前記第１ドレイン領域
とで挟まれた前記ベース領域上に形成された第１ゲート
絶縁膜および前記第１ゲート絶縁膜上に形成された第１
ゲート電極を有する縦型電界効果トランジスタと、前記
半導体基板の前記一主表面部に前記ベース領域と離れて
形成された第２導電型のウェル、前記ウェル内にそれぞ
れ形成された第１導電型の第２ソース領域および第２ド
レイン領域、前記第２ソース領域と第２ドレイン領域と
で挟まれた前記ウェル上に形成された第２ゲート絶縁膜
および前記第２ゲート絶縁膜上に形成された第２ゲート
電極を有するＭＯＳトランジスタからなる温度検出セル
とを含んでいる。
置は、第１導電型の半導体基板の一主表面部に選択的に
形成された第２導電型のベース領域、前記半導体基板の
うち前記ベース領域に接する部分を含む第１ドレイン領
域、前記ベース領域内に形成された第１導電型の第１ソ
ース領域、前記第１ソース領域と前記第１ドレイン領域
とで挟まれた前記ベース領域上に形成された第１ゲート
絶縁膜および前記第１ゲート絶縁膜上に形成された第１
ゲート電極を有する縦型電界効果トランジスタと、前記
半導体基板の前記一主表面部に前記ベース領域と離れて
形成された第２導電型のウェル、前記ウェル内にそれぞ
れ形成された第１導電型の第２ソース領域および第２ド
レイン領域、前記第２ソース領域と第２ドレイン領域と
で挟まれた前記ウェル上に形成された第２ゲート絶縁膜
および前記第２ゲート絶縁膜上に形成された第２ゲート
電極を有するＭＯＳトランジスタからなる温度検出セル
とを含んでいる。
【００１０】又、本発明のパワー半導体装置の製造方法
は、第１導電型の半導体基板の一主表面部に第２導電型
のウェルを選択的に形成する工程と、前記ウェルとその
周辺の素子形成領域にゲート絶縁膜を形成する工程と、
前記素子形成領域および前記ウェル部にそれぞれ第１ゲ
ート電極および第２ゲート電極を形成する工程と、前記
素子形成領域に前記第１ゲート電極をマスクにしてイオ
ン注入を行ない第２導電型のベース領域を形成する工程
と、前記ベース領域上に所定形状のマスクを形成し、イ
オン注入法により前記所定形状のマスク、前記第１ゲー
ト電極および前記第２ゲート電極とそれぞれ自己整合し
て前記ベース領域に第１ソース領域、前記ウェルに第２
ソース領域および第２ドレイン領域を形成する工程とを
有している。
は、第１導電型の半導体基板の一主表面部に第２導電型
のウェルを選択的に形成する工程と、前記ウェルとその
周辺の素子形成領域にゲート絶縁膜を形成する工程と、
前記素子形成領域および前記ウェル部にそれぞれ第１ゲ
ート電極および第２ゲート電極を形成する工程と、前記
素子形成領域に前記第１ゲート電極をマスクにしてイオ
ン注入を行ない第２導電型のベース領域を形成する工程
と、前記ベース領域上に所定形状のマスクを形成し、イ
オン注入法により前記所定形状のマスク、前記第１ゲー
ト電極および前記第２ゲート電極とそれぞれ自己整合し
て前記ベース領域に第１ソース領域、前記ウェルに第２
ソース領域および第２ドレイン領域を形成する工程とを
有している。
【００１１】
【実施例】次に本発明について図面を参照して説明する
。
。
【００１２】本発明のパワー半導体装置の回路図を図２
に示す。
に示す。
【００１３】縦型電界効果トランジスタＴ１は多数のＤ
ＭＯＳセルを並列に接続した構成を有する。すなわち、
多数のセルトランジスタのゲート、ドレインおよびソー
スをそれぞれ第１ゲート端子、第１ドレイン端子Ｄ１お
よびソース端子Ｓに共通接続して全体として一つの大容
量トランジスタを構成している。回路は横型のＭＯＳト
ランジスタＴ２を有し、そのゲート，ドレインおよびソ
ースはそれぞれ第２ゲート端子Ｇ２，第２ドレイン端子
Ｄ２および共通ソース端子Ｓに接続されている。
ＭＯＳセルを並列に接続した構成を有する。すなわち、
多数のセルトランジスタのゲート、ドレインおよびソー
スをそれぞれ第１ゲート端子、第１ドレイン端子Ｄ１お
よびソース端子Ｓに共通接続して全体として一つの大容
量トランジスタを構成している。回路は横型のＭＯＳト
ランジスタＴ２を有し、そのゲート，ドレインおよびソ
ースはそれぞれ第２ゲート端子Ｇ２，第２ドレイン端子
Ｄ２および共通ソース端子Ｓに接続されている。
【００１４】縦型電界効果トランジスタＴ１とＭＯＳト
ランジスタＴ２とは一つの半導体チップに集積されてい
る。
ランジスタＴ２とは一つの半導体チップに集積されてい
る。
【００１５】図１を参照すると、半導体チップ１０１の
表面には第１ゲートパッド１０２−１，第１ゲート電極
配線１０３、ソースパッド１０４およびソース電極１０
５が設けられている。ＭＯＳトランジスタＴ２は半導体
チップ１０１の中央部の温度検出セル部１０６に設けら
れている。
表面には第１ゲートパッド１０２−１，第１ゲート電極
配線１０３、ソースパッド１０４およびソース電極１０
５が設けられている。ＭＯＳトランジスタＴ２は半導体
チップ１０１の中央部の温度検出セル部１０６に設けら
れている。
【００１６】図３を参照すると、温度検出セル部１０６
には、第２ゲートパッド１０２−２および第２ドレイン
パッド１０７が設けられている。
には、第２ゲートパッド１０２−２および第２ドレイン
パッド１０７が設けられている。
【００１７】半導体チップ１０１は図示しないパッケー
ジに搭載される。第１ゲートパッド１０２−１，第２ゲ
ートパッド１０２−２、第２ドレインパッド１０７およ
びソースパッド１０４はパッケージから外部に導出され
た図示しない第１ゲート端子（ＦＩＧ．１のＧ１），第
２ゲート端子（Ｇ２），第２ドレイン端子（Ｄ２）およ
びソース端子（Ｓ）にパッケージ内でそれぞれ接続され
る。なお、第１ドレイン端子（Ｄ１）には半導体チップ
１０１の裏面に設けられた後述する第１ゲート電極１１
７（ＦＩＧ．４）が接続されている。
ジに搭載される。第１ゲートパッド１０２−１，第２ゲ
ートパッド１０２−２、第２ドレインパッド１０７およ
びソースパッド１０４はパッケージから外部に導出され
た図示しない第１ゲート端子（ＦＩＧ．１のＧ１），第
２ゲート端子（Ｇ２），第２ドレイン端子（Ｄ２）およ
びソース端子（Ｓ）にパッケージ内でそれぞれ接続され
る。なお、第１ドレイン端子（Ｄ１）には半導体チップ
１０１の裏面に設けられた後述する第１ゲート電極１１
７（ＦＩＧ．４）が接続されている。
【００１８】図４を参照すると、半導体チップ１０１は
、アンチモンが１立方ｃｍあたり１０の８乗の２倍（２
Ｅ１８と記す。以下これに準じる。）程度にドープされ
たＮ＋ 型のシリコン層１０８と、リンが５．６Ｅ１５
／ｃｍ３ 程度にドープされた抵抗率１Ω−ｃｍ、厚さ
約１２μｍのＮ− 型のエピタキシャル層１０９からな
る半導体基板を有している。
、アンチモンが１立方ｃｍあたり１０の８乗の２倍（２
Ｅ１８と記す。以下これに準じる。）程度にドープされ
たＮ＋ 型のシリコン層１０８と、リンが５．６Ｅ１５
／ｃｍ３ 程度にドープされた抵抗率１Ω−ｃｍ、厚さ
約１２μｍのＮ− 型のエピタキシャル層１０９からな
る半導体基板を有している。
【００１９】エピタキシャル層１０９の表面部には表面
濃度約１Ｅ１８／ｃｍ３ 、深さ約３．５μｍのＰ型の
ベース領域１１０が約千から１０万個一定のピッチ（た
だし温度検出セル部は除く）で設けられている。又、ベ
ース領域１１０とは独立に、Ｐ型のウェル１１１が温度
検出セル部に設けられている。ウェル１１１の深さはベ
ース領域１１０と同程度でよい。なお、１個のベース領
域１１０の占有面積は約１０μｍ×１０μｍ，ウェル１
１１の占有面積は約１００μｍ×１００μｍである。
濃度約１Ｅ１８／ｃｍ３ 、深さ約３．５μｍのＰ型の
ベース領域１１０が約千から１０万個一定のピッチ（た
だし温度検出セル部は除く）で設けられている。又、ベ
ース領域１１０とは独立に、Ｐ型のウェル１１１が温度
検出セル部に設けられている。ウェル１１１の深さはベ
ース領域１１０と同程度でよい。なお、１個のベース領
域１１０の占有面積は約１０μｍ×１０μｍ，ウェル１
１１の占有面積は約１００μｍ×１００μｍである。
【００２０】それぞれのベース領域１１０内にはＮ＋
型の第１ソース領域１１２−１が設けられている。ベー
ス領域１１０のうち第１ソース領域１１２−１の外側の
部分の上に厚さ約５０ｎｍの第１ゲート酸化膜１１３−
１が設けられている。第１ゲート酸化膜１１３−１上に
は厚さ約６００ｎｍ、表面抵抗約１１Ω／□のポリシリ
コン膜からなる第１ゲート電極１１４−１が設けられて
いる。第１ゲート電極１１４−１は温度検出セル部（図
２の１０６）を除くほとんどの部分で半導体チップの表
面をメッシュ状に覆っている。リンシリケートガラスな
どの層間絶縁膜１１５が第１ゲート電極１１４−１およ
び第１ゲート酸化膜１１３−１を覆って設けられている
。 ベース領域１１０の中央部とその周辺の第１ソース領域
１１２−１の一部は、層間絶縁膜１１５および第１ゲー
ト酸化膜１１３−１に設けられた開口１１６を介してア
ルミニムのソース電極１０５と接続されている。半導体
基板の裏面にはアルミニウムの第１ドレイン電極１１７
が設けられている。第１ゲート電極配線１０３（図２）
はＵ字形のアルミニウム配線で、ソース電極１０５と同
様に、層間絶縁膜１１５上に設けられ、図示しない開口
を介して第１ゲート電極１１４−１と接続されている。 第１ゲートパッド１０２−１（図２）は第１ゲート電極
配線１０３と同じアルミニム配線であり、その下の層間
絶縁膜に開口は設けられていない。ソースパッド１０４
（図２）もまたソース電極１０５，第１ゲートパッド１
０２−１および第１ゲート電極配線１０３と同じ層次の
アルミニウム膜からなっている。ソースパッド１０４は
ソース電極１０５と接続されているがその下の層間絶縁
膜に開口が設けられていて下地拡散層と接触している。 以上説明した縦型電界効果トランジスタは公知の典型的
な構造を有している。ただし、半導体チップの中央部に
温度検出セル部が設けられている点で異なっている。
型の第１ソース領域１１２−１が設けられている。ベー
ス領域１１０のうち第１ソース領域１１２−１の外側の
部分の上に厚さ約５０ｎｍの第１ゲート酸化膜１１３−
１が設けられている。第１ゲート酸化膜１１３−１上に
は厚さ約６００ｎｍ、表面抵抗約１１Ω／□のポリシリ
コン膜からなる第１ゲート電極１１４−１が設けられて
いる。第１ゲート電極１１４−１は温度検出セル部（図
２の１０６）を除くほとんどの部分で半導体チップの表
面をメッシュ状に覆っている。リンシリケートガラスな
どの層間絶縁膜１１５が第１ゲート電極１１４−１およ
び第１ゲート酸化膜１１３−１を覆って設けられている
。 ベース領域１１０の中央部とその周辺の第１ソース領域
１１２−１の一部は、層間絶縁膜１１５および第１ゲー
ト酸化膜１１３−１に設けられた開口１１６を介してア
ルミニムのソース電極１０５と接続されている。半導体
基板の裏面にはアルミニウムの第１ドレイン電極１１７
が設けられている。第１ゲート電極配線１０３（図２）
はＵ字形のアルミニウム配線で、ソース電極１０５と同
様に、層間絶縁膜１１５上に設けられ、図示しない開口
を介して第１ゲート電極１１４−１と接続されている。 第１ゲートパッド１０２−１（図２）は第１ゲート電極
配線１０３と同じアルミニム配線であり、その下の層間
絶縁膜に開口は設けられていない。ソースパッド１０４
（図２）もまたソース電極１０５，第１ゲートパッド１
０２−１および第１ゲート電極配線１０３と同じ層次の
アルミニウム膜からなっている。ソースパッド１０４は
ソース電極１０５と接続されているがその下の層間絶縁
膜に開口が設けられていて下地拡散層と接触している。 以上説明した縦型電界効果トランジスタは公知の典型的
な構造を有している。ただし、半導体チップの中央部に
温度検出セル部が設けられている点で異なっている。
【００２１】次に温度検出セルについて説明する。
【００２２】エピタキシャル層１０９の表面部にはベー
ス領域１１０とは独立にＰ− 型のウェル１１１が設け
られている。ウェル１１１内にはＮ＋ 型の第２ソース
領域１１２−２、Ｎ＋ 型の第２ドレイン領域１１８お
よびＰ＋ 型のコンタクト領域１１９が設けられている
。コンタクト領域１１９は第２ソース領域１１２−２に
接して設けられている。第２ソース領域１１２−２と第
２ドレイン領域１１８とで挟まれたウェル１１１の部分
上には厚さ約５０ｎｍのＳｉＯ２ からなる第２ゲート
酸化膜１１３−２が設けられている。第２ゲート酸化膜
１１３−２上には厚さ約６００ｎｍ、表面抵抗約１１Ω
／ｃｍ２ のポリシリコン膜からなる第２ゲート電極１
１４−２が設けられている。第２ゲート電極１１４−２
および第２ゲート酸化膜１１３−２上には層間絶縁膜１
１５が設けられている。第２ソース領域１１２−２およ
びコンタクト領域は層間絶縁膜１１５に設けられた開口
１２０を介してソース電極１０５に接続されている。第
２ドレイン領域１１８は層間絶縁膜１１５に設けられた
開口１２１を介してアルミニウムの第２ドレイン電極１
０７に接続されている。第２ゲート電極１１４−２はＴ
字形のポリシリコン膜であり、図４に示すように層間絶
縁膜１１５に設けられた開口１２２を介してアルミニウ
ムの第２ゲートパッド１０２−２と接続されている。第
２ドレイン電極１０７および第２ゲートパッド１０２−
２はそれぞれパッケージの図示しない内部リードとワイ
ヤボンディングされ、第２ドレイン端子（Ｄ２）および
第２ゲート端子（Ｇ２）に導出される。
ス領域１１０とは独立にＰ− 型のウェル１１１が設け
られている。ウェル１１１内にはＮ＋ 型の第２ソース
領域１１２−２、Ｎ＋ 型の第２ドレイン領域１１８お
よびＰ＋ 型のコンタクト領域１１９が設けられている
。コンタクト領域１１９は第２ソース領域１１２−２に
接して設けられている。第２ソース領域１１２−２と第
２ドレイン領域１１８とで挟まれたウェル１１１の部分
上には厚さ約５０ｎｍのＳｉＯ２ からなる第２ゲート
酸化膜１１３−２が設けられている。第２ゲート酸化膜
１１３−２上には厚さ約６００ｎｍ、表面抵抗約１１Ω
／ｃｍ２ のポリシリコン膜からなる第２ゲート電極１
１４−２が設けられている。第２ゲート電極１１４−２
および第２ゲート酸化膜１１３−２上には層間絶縁膜１
１５が設けられている。第２ソース領域１１２−２およ
びコンタクト領域は層間絶縁膜１１５に設けられた開口
１２０を介してソース電極１０５に接続されている。第
２ドレイン領域１１８は層間絶縁膜１１５に設けられた
開口１２１を介してアルミニウムの第２ドレイン電極１
０７に接続されている。第２ゲート電極１１４−２はＴ
字形のポリシリコン膜であり、図４に示すように層間絶
縁膜１１５に設けられた開口１２２を介してアルミニウ
ムの第２ゲートパッド１０２−２と接続されている。第
２ドレイン電極１０７および第２ゲートパッド１０２−
２はそれぞれパッケージの図示しない内部リードとワイ
ヤボンディングされ、第２ドレイン端子（Ｄ２）および
第２ゲート端子（Ｇ２）に導出される。
【００２３】以上の説明から明らかなように、本実施例
はＤＭＯＳトランジスタと横型のＭＯＳトランジスタと
を同一の半導体チップ上に集積したものである。
はＤＭＯＳトランジスタと横型のＭＯＳトランジスタと
を同一の半導体チップ上に集積したものである。
【００２４】横型のＭＯＳトランジスタが温度検出セル
として使用できることを説明する前に一実施例の製造方
法について述べる。
として使用できることを説明する前に一実施例の製造方
法について述べる。
【００２５】まず、図５に示すように、Ｎ＋ 型のシリ
コン層１０８上にＮ− 型のエピタキシャル層１０９を
成長させたシリコン基板を準備する。次に、熱酸化を行
ないエピタキシャル層１０９の表面に厚さ約６００ｎｍ
の酸化シリコン膜１２３を形成する。次に、酸化シリコ
ン膜１２３に開口１２４を設ける。開口１２４を通して
、１Ｑ１２／ｃｍ２ から５Ｅ１４／ｃｍ２ 好ましく
は１Ｅ１３／ｃｍ２ のボロンイオンを加速電圧７０ｋ
Ｖで注入し、１２００℃，１時間の熱処理を行ないウェ
ル１１１を形成する。ウェル１１１の表面不純物濃度は
１Ｅ１５／ｃｍ３ から１Ｅ１８／ｃｍ３ 、好ましく
は３Ｅ１６／ｃｍ３ 、深さは３μｍから１５μｍ、好
ましくは５μｍである。
コン層１０８上にＮ− 型のエピタキシャル層１０９を
成長させたシリコン基板を準備する。次に、熱酸化を行
ないエピタキシャル層１０９の表面に厚さ約６００ｎｍ
の酸化シリコン膜１２３を形成する。次に、酸化シリコ
ン膜１２３に開口１２４を設ける。開口１２４を通して
、１Ｑ１２／ｃｍ２ から５Ｅ１４／ｃｍ２ 好ましく
は１Ｅ１３／ｃｍ２ のボロンイオンを加速電圧７０ｋ
Ｖで注入し、１２００℃，１時間の熱処理を行ないウェ
ル１１１を形成する。ウェル１１１の表面不純物濃度は
１Ｅ１５／ｃｍ３ から１Ｅ１８／ｃｍ３ 、好ましく
は３Ｅ１６／ｃｍ３ 、深さは３μｍから１５μｍ、好
ましくは５μｍである。
【００２６】次に、ウェル１１１およびその周辺の素子
形成領域の酸化シリコン膜１２３を除去した後、図６に
示すように、厚さ約５０ｎｍの酸化シリコン膜１１３を
形成する。
形成領域の酸化シリコン膜１２３を除去した後、図６に
示すように、厚さ約５０ｎｍの酸化シリコン膜１１３を
形成する。
【００２７】次に、酸化シリコン膜１１３上にリンが５
Ｅ１９／ｃｍ３ 程度にドープされたポリシリコン膜を
形成し、図７に示すように、パターニングを行ない第１
ゲート電極１１４−１，第２ゲート電極１１４−２を形
成する。次に、ウェル１１１上にフォトレジスト膜１２
５を形成し、フォトレジスト膜１２５および第１ゲート
電極１１４−１をマスクとしてボロンをイオン注入し、
フォトレジスト膜１２５を除去し、約１２００℃，６０
分の熱処理を行ないベース領域１１０を形成する。ボロ
ンの注入量は８Ｅ１３／ｃｍ２ 程度、加速電圧は７０
ｋＶである。
Ｅ１９／ｃｍ３ 程度にドープされたポリシリコン膜を
形成し、図７に示すように、パターニングを行ない第１
ゲート電極１１４−１，第２ゲート電極１１４−２を形
成する。次に、ウェル１１１上にフォトレジスト膜１２
５を形成し、フォトレジスト膜１２５および第１ゲート
電極１１４−１をマスクとしてボロンをイオン注入し、
フォトレジスト膜１２５を除去し、約１２００℃，６０
分の熱処理を行ないベース領域１１０を形成する。ボロ
ンの注入量は８Ｅ１３／ｃｍ２ 程度、加速電圧は７０
ｋＶである。
【００２８】次に、図８に示すように、フォトレジスト
膜１２６−１，１２６−２を設ける。フォトレジスト膜
１２６−１はそれぞれのベース領域１１０の中央部の上
方に設けられた正方形状の膜である。フォトレジスト膜
１２６−２はウェル１１１上方に設けられた長方形状の
膜でＴ字形の第２ゲート電極１１４−２のＴ字の縦線相
当部上を横断する開口を有している。次に、フォトレジ
スト膜１２６−１，１２６−２および第１ゲート電極１
１４−１，第２ゲート電極１１４−２をマスクにしてリ
ンをイオン注入する。注入量は５Ｅ１５／ｃｍ２ 程度
、加速電圧は８０ｋＶである。フォトレジスト膜１２６
−１，１２６−２を除去し、改めて図示しないフォトレ
ジスト膜を被着し、ウェル１１１上に図示しない開口を
設けボロンのイオン注入を行なう。注入量は５Ｅ１５／
ｃｍ２ 程度、加速電圧は７０ｋＶである。次に、図示
しない前述のフォトレジスト膜を除去し、約１０００℃
，３０分の熱処理を行なうと、Ｎ＋ 型の第１ソース領
域１１２−１，第２ソース領域１１２−２，第２ドレイ
ン領域１１８およびＰ＋ 型のコンタクト領域１２７が
できる。 これらのＮ＋ 型不純物領域の表面濃度および深さはそ
れぞれ約１Ｅ２０／ｃｍ３ および約１μｍである。Ｐ
＋ 型のコンタクト領域の表面濃度や深さもほぼ同じで
ある。
膜１２６−１，１２６−２を設ける。フォトレジスト膜
１２６−１はそれぞれのベース領域１１０の中央部の上
方に設けられた正方形状の膜である。フォトレジスト膜
１２６−２はウェル１１１上方に設けられた長方形状の
膜でＴ字形の第２ゲート電極１１４−２のＴ字の縦線相
当部上を横断する開口を有している。次に、フォトレジ
スト膜１２６−１，１２６−２および第１ゲート電極１
１４−１，第２ゲート電極１１４−２をマスクにしてリ
ンをイオン注入する。注入量は５Ｅ１５／ｃｍ２ 程度
、加速電圧は８０ｋＶである。フォトレジスト膜１２６
−１，１２６−２を除去し、改めて図示しないフォトレ
ジスト膜を被着し、ウェル１１１上に図示しない開口を
設けボロンのイオン注入を行なう。注入量は５Ｅ１５／
ｃｍ２ 程度、加速電圧は７０ｋＶである。次に、図示
しない前述のフォトレジスト膜を除去し、約１０００℃
，３０分の熱処理を行なうと、Ｎ＋ 型の第１ソース領
域１１２−１，第２ソース領域１１２−２，第２ドレイ
ン領域１１８およびＰ＋ 型のコンタクト領域１２７が
できる。 これらのＮ＋ 型不純物領域の表面濃度および深さはそ
れぞれ約１Ｅ２０／ｃｍ３ および約１μｍである。Ｐ
＋ 型のコンタクト領域の表面濃度や深さもほぼ同じで
ある。
【００２９】次に、厚さ約５００ｎｍのリンシリケート
ガラス膜を層間絶縁膜１１５としてＣＶＤ法により堆積
し、図９に示すように開口１１６，１２０，１２１およ
び１２２（図３）を形成する。開口１１６は、各ベース
領域上にそれぞれ設けられ、開口１２０は第２ソース領
域１１２−２およびコンタクト領域１２７上に設けられ
、開口１２１は第２ドレイン領域１１８上に設けられ、
開口１２２は第２ゲート電極のＴ字の横線相当部上に設
けられる。なお、図２におけるゲート電極配線１０３の
下部に相当する個所にも開口が設けられる。
ガラス膜を層間絶縁膜１１５としてＣＶＤ法により堆積
し、図９に示すように開口１１６，１２０，１２１およ
び１２２（図３）を形成する。開口１１６は、各ベース
領域上にそれぞれ設けられ、開口１２０は第２ソース領
域１１２−２およびコンタクト領域１２７上に設けられ
、開口１２１は第２ドレイン領域１１８上に設けられ、
開口１２２は第２ゲート電極のＴ字の横線相当部上に設
けられる。なお、図２におけるゲート電極配線１０３の
下部に相当する個所にも開口が設けられる。
【００３０】次に、厚さ約３．５μｍのアルミニウム膜
を蒸着またはスパッタ法により被着し、パターニングを
行ない、図２，図３および図４に示すように、第１ゲー
トパッド１０２−１ならびに第１ゲート配線、第ゲート
パッド１０２−２、ソースパッドならびにソース電極１
０５、第２ドレインパッド１０７を形成する。
を蒸着またはスパッタ法により被着し、パターニングを
行ない、図２，図３および図４に示すように、第１ゲー
トパッド１０２−１ならびに第１ゲート配線、第ゲート
パッド１０２−２、ソースパッドならびにソース電極１
０５、第２ドレインパッド１０７を形成する。
【００３１】また、シリコン基板１０８の裏面に蒸着又
はスパッタ法により厚さ約１μｍの銀膜を第１ドレイン
電極１１７として形成する。
はスパッタ法により厚さ約１μｍの銀膜を第１ドレイン
電極１１７として形成する。
【００３２】最後にウェーハをペレッタイズして個々の
半導体チップに分割し、パッケージに搭載し、ワイヤボ
ンディングを行ない、封止する。
半導体チップに分割し、パッケージに搭載し、ワイヤボ
ンディングを行ない、封止する。
【００３３】前述したように、本実施例は、ＤＭＯＳト
ランジスタと横型のＭＯＳトランジスタとを同一の半導
体基板に集積したものである。
ランジスタと横型のＭＯＳトランジスタとを同一の半導
体基板に集積したものである。
【００３４】横型のＭＯＳトランジスタのゲート端子（
第２ゲート端子Ｇ２）とドレイン端子（第２ドレイン端
子Ｄ２）を共通接続した場合に、そのドレイン−ソース
間電流を所定の値（本実施例では、例えば約１ｍＡ）と
するためのゲート電圧Ｖｇｏは、図１０に示すように、
半導体チップの温度の一次関数として与えられる。 その勾配はウェル１１１の不純物濃度、第２ゲート酸化
膜の厚さ、半導体チップ表面の面方位などによって異な
るが、上述の実施例で（１００）面を選択すると、約−
７ｍＶ／℃になる。したがって、このゲート電圧Ｖｇｏ
をモニタすることによって半導体チップの温度を知るこ
とができる。
第２ゲート端子Ｇ２）とドレイン端子（第２ドレイン端
子Ｄ２）を共通接続した場合に、そのドレイン−ソース
間電流を所定の値（本実施例では、例えば約１ｍＡ）と
するためのゲート電圧Ｖｇｏは、図１０に示すように、
半導体チップの温度の一次関数として与えられる。 その勾配はウェル１１１の不純物濃度、第２ゲート酸化
膜の厚さ、半導体チップ表面の面方位などによって異な
るが、上述の実施例で（１００）面を選択すると、約−
７ｍＶ／℃になる。したがって、このゲート電圧Ｖｇｏ
をモニタすることによって半導体チップの温度を知るこ
とができる。
【００３５】図１１に示すように、本実施例のパワー半
導体装置２０１の第１ドレイン端子Ｄ１と電源ＶＤＤと
の間に負荷抵抗Ｒを挿入する。第１ゲート端子Ｇ１には
ゲート駆動回路２０２が接続される。ゲート駆動回路２
０２からは所定のパルスが出力される。第２ゲート端子
Ｇ２と第２ドレイン端子Ｄ２を接続する。第２ゲート端
子Ｇ２および第２ドレイン端子Ｄ２とソース端子Ｓとの
間に定電流源２０４を接続する。比較回路２０３で第２
ゲート端子Ｇ２の電圧と基準電圧Ｖｒｅｆとが比較され
、第２ゲート端子の電圧が基準電圧Ｖｒｅｆより低くな
ると比較回路２０３の出力電圧が“Ｌ”から“Ｈ”にな
る。この温度検出信号をうけてゲート駆動回路２０２か
らの出力信号は停止される。
導体装置２０１の第１ドレイン端子Ｄ１と電源ＶＤＤと
の間に負荷抵抗Ｒを挿入する。第１ゲート端子Ｇ１には
ゲート駆動回路２０２が接続される。ゲート駆動回路２
０２からは所定のパルスが出力される。第２ゲート端子
Ｇ２と第２ドレイン端子Ｄ２を接続する。第２ゲート端
子Ｇ２および第２ドレイン端子Ｄ２とソース端子Ｓとの
間に定電流源２０４を接続する。比較回路２０３で第２
ゲート端子Ｇ２の電圧と基準電圧Ｖｒｅｆとが比較され
、第２ゲート端子の電圧が基準電圧Ｖｒｅｆより低くな
ると比較回路２０３の出力電圧が“Ｌ”から“Ｈ”にな
る。この温度検出信号をうけてゲート駆動回路２０２か
らの出力信号は停止される。
【００３６】定電流源２０４の電流は前述の実施例の場
合１ｍＡ前後である。横型のＭＯＳトランジスタは定電
流で駆動されるので、ゲート電流を無視すれば、第２ゲ
ート端子Ｇ２の電圧がゲート電圧Ｖｇｏに等しい。基準
電圧Ｖｒｅｆの値としては、例えばチップ温度が１５０
℃のときのゲート電圧Ｖｇｏ（１Ｖ）にすればよい。こ
のようにして、半導体チップ中央部の温度が１５０℃を
越えるとＤＭＯＳトランジスタの駆動は停止され、発熱
によるパワー半導体装置の破壊は防止される。
合１ｍＡ前後である。横型のＭＯＳトランジスタは定電
流で駆動されるので、ゲート電流を無視すれば、第２ゲ
ート端子Ｇ２の電圧がゲート電圧Ｖｇｏに等しい。基準
電圧Ｖｒｅｆの値としては、例えばチップ温度が１５０
℃のときのゲート電圧Ｖｇｏ（１Ｖ）にすればよい。こ
のようにして、半導体チップ中央部の温度が１５０℃を
越えるとＤＭＯＳトランジスタの駆動は停止され、発熱
によるパワー半導体装置の破壊は防止される。
【００３７】前述の一実施例の説明では、第２ドレイン
パッド１０７は第２ゲートパッド１０２−２と分離され
ている。しかし、以上の説明から明らかなように、必ず
しもその必要はなく両者は一体のものでもよい。
パッド１０７は第２ゲートパッド１０２−２と分離され
ている。しかし、以上の説明から明らかなように、必ず
しもその必要はなく両者は一体のものでもよい。
【００３８】以上の説明において、導電型と電圧の極性
を逆にしたものにも本発明は適用できる。
を逆にしたものにも本発明は適用できる。
【００３９】更に、パワー部の縦型電界効果トランジス
タとしては、ＤＭＯＳトランジスタのほか、半導体チッ
プの表面にＶ溝を形成し、そのＶ溝部にゲート電極を設
けたＶＭＯＳトランジスタを用いることもできる。
タとしては、ＤＭＯＳトランジスタのほか、半導体チッ
プの表面にＶ溝を形成し、そのＶ溝部にゲート電極を設
けたＶＭＯＳトランジスタを用いることもできる。
【００４０】
【発明の効果】以上説明したように本発明は、同一の半
導体チップに縦型電界効果トランジスタと横型ＭＯＳト
ランジスタとを有している。横型ＭＯＳトランジスタの
ゲート電極とドレイン電極を接続した場合に、そのドレ
イン電流を所定の値とするためのゲート電圧Ｖｇｏは半
導体チップの温度の一次関数となる。従って簡単な構造
でしかもチップの面積を不当に増大させずに温度検出セ
ルとして使用できる。上述のＶｇｏをモニタすることに
よりパワー半導体装置の過電力による熱的破壊を防ぐこ
とが可能となる。
導体チップに縦型電界効果トランジスタと横型ＭＯＳト
ランジスタとを有している。横型ＭＯＳトランジスタの
ゲート電極とドレイン電極を接続した場合に、そのドレ
イン電流を所定の値とするためのゲート電圧Ｖｇｏは半
導体チップの温度の一次関数となる。従って簡単な構造
でしかもチップの面積を不当に増大させずに温度検出セ
ルとして使用できる。上述のＶｇｏをモニタすることに
よりパワー半導体装置の過電力による熱的破壊を防ぐこ
とが可能となる。
【図１】本発明の一実施例を説明するための半導体チッ
プの平面図である。
プの平面図である。
【図２】本発明によるパワー半導体装置の回路図である
。
。
【図３】図１のＡ部の拡大平面図である。
【図４】図３のＸ−Ｘ線拡大断面図である。
【図５】一実施例の製造方法の説明に使用する半導体チ
ップの断面図である。
ップの断面図である。
【図６】一実施例の製造方法の説明に使用する半導体チ
ップの断面図である。
ップの断面図である。
【図７】一実施例の製造方法の説明に使用する半導体チ
ップの断面図である。
ップの断面図である。
【図８】一実施例の製造方法の説明に使用する半導体チ
ップの断面図である。
ップの断面図である。
【図９】一実施例の製造方法の説明に使用する半導体チ
ップの断面図である。
ップの断面図である。
【図１０】温度検出セルのＶｇｏと半導体チップの温度
との関係を示す特性図である。
との関係を示す特性図である。
【図１１】本発明によるパワー半導体装置の使用時にお
ける温度制御の一例を説明するための回路図である。
ける温度制御の一例を説明するための回路図である。
１０１ 半導体チップ
１０２−１ 第１ゲートパッド
１０２−２ 第２ゲートパッド
１０３ 第１ゲート配線
１０４ ソースパッド
１０５ ソース電極
１０６ 温度検出セル部
１０７ 第２ドレインパッド
１０８ Ｎ＋ 型のシリコン層
１０９ Ｎ− 型のエピタキシャル層１１０
Ｐ型のベース領域 １１１ Ｐ型のウェル １１２−１ 第１ソース領域 １１２−２ 第２ソース領域 １１３−１ 第１ゲート酸化膜 １１３−２ 第２ゲート酸化膜 １１４−１ 第１ゲート電極 １１４−２ 第２ゲート電極 １１５ 層間絶縁膜 １１６ 開口 １１７ 第１ドレイン電極 １１８ 第２ドレイン領域 １１９ コンタクト領域 １２０ 開口 １２１ 開口 １２２ 開口 １２３ 酸化シリコン膜 １２４ 開口 １２５ フォトレジスト膜 １２６−１ フォトレジスト膜 １２６−２ フォトレジスト膜
Ｐ型のベース領域 １１１ Ｐ型のウェル １１２−１ 第１ソース領域 １１２−２ 第２ソース領域 １１３−１ 第１ゲート酸化膜 １１３−２ 第２ゲート酸化膜 １１４−１ 第１ゲート電極 １１４−２ 第２ゲート電極 １１５ 層間絶縁膜 １１６ 開口 １１７ 第１ドレイン電極 １１８ 第２ドレイン領域 １１９ コンタクト領域 １２０ 開口 １２１ 開口 １２２ 開口 １２３ 酸化シリコン膜 １２４ 開口 １２５ フォトレジスト膜 １２６−１ フォトレジスト膜 １２６−２ フォトレジスト膜
Claims (14)
- 【請求項１】 第１導電型の半導体基板の一主表面部
に選択的に形成された第２導電型のベース領域、前記半
導体基板のうち前記ベース領域に接する部分を含む第１
ドレイン領域、前記ベース領域内に形成された第１導電
型の第１ソース領域、前記第１ソース領域と前記第１ド
レイン領域とで挟まれた前記ベース領域上に形成された
第１ゲート絶縁膜および前記第１ゲート絶縁膜上に形成
された第１ゲート電極を有する縦型電界効果トランジス
タと、前記半導体基板の前記一主表面部に前記ベース領
域と離れて形成された第２導電型のウェル、前記ウェル
内にそれぞれ形成された第１導電型の第２ソース領域お
よび第２ドレイン領域、前記第２ソース領域と第２ドレ
イン領域とで挟まれた前記ウェル上に形成された第２ゲ
ート絶縁膜および前記第２ゲート絶縁膜上に形成された
第２ゲート電極を有するＭＯＳトランジスタからなる温
度検出セルとを含むことを特徴とするパワー半導体装置
。 - 【請求項２】 前記縦型電界効果トランジスタはＤＭ
ＯＳトランジスタである請求項１記載のパワー半導体装
置。 - 【請求項３】 前記縦型電界効果トランジスタの前記
第１ゲート電極に前記縦型電界効果トランジスタを駆動
するための第１の電圧を与える第１の手段と、前記ＭＯ
Ｓトランジスタの前記第２ソース領域と前記第２ドレイ
ン領域とで挟まれた前記ウェルの表面を横切って流れる
電流を所定の値に保持するために必要な前記第２ゲート
電極に与える第２の電圧を検出する第２の手段と、前記
第２の電圧が予め定めた値より大または小にあったこと
を検知して前記第１の手段を不活性化する第３の手段と
をさらに含む請求項１記載のパワー半導体装置。 - 【請求項４】 前記第２の手段は前記第２のゲート電
極と前記第２ドレイン領域とを短絡する手段を有する請
求項３記載のパワー半導体装置。 - 【請求項５】 前記第１ソース領域と前記第２ソース
領域とを短絡する手段をさらに含む請求項１記載のパワ
ー半導体装置。 - 【請求項６】 前記短絡する手段は、前記第２導電型
のウェル内に前記第２ソース領域に隣接して設けられた
高不純物濃度の前記第２導電型のコンタクト領域と、前
記コンタクト領域と前記第２ソース領域との表面に接続
しさらに前記第１ソース領域の表面に接続する導電層と
を含む請求項５記載のパワー半導体装置。 - 【請求項７】 前記導電層は前記ベース領域の表面に
も接続する請求項６記載のパワー半導体装置。 - 【請求項８】 前記導電層は前記第１ゲート電極上を
絶縁層を介して延びる請求項７記載のパワー半導体装置
。 - 【請求項９】 半導体基板の主面の一方に設けられた
低不純物濃度の第１導電型の半導体層と、前記半導体基
板の前記主面の他方に設けられた高不純物濃度の前記第
１導電型の半導体領域と、前記半導体層の表面に少くと
も一つ設けられた第２導電型の第１領域と、前記半導体
層の表面において前記第１領域をとり囲むように複数設
けられた第２導電型の第２領域と、前記第１の領域の表
面に互いに離隔して設けられた第１導電型の第３および
第４の領域と、前記第２領域の表面にそれぞれ設けられ
た第１導電型の第５領域と、前記第２領域内の前記第５
領域の端部から隣り合う他の第２領域内の前記第５領域
の端部にまでそれぞれ達するように前記第２領域の一部
表面が前記第２領域と前記他の第２領域との間の前記半
導体層の表面を経て前記他の第２領域の一部表面まで延
びる第１のゲート絶縁膜と、前記第１のゲート絶縁膜の
上に設けられた第１のゲート電極と、前記第３および第
４の領域の端部間において前記第１領域の表面に設けら
れた第２のゲート絶縁膜と、前記第２のゲート絶縁膜上
に設けられた第２のゲート電極と、前記半導体領域に接
続する第１の導電層と、前記第５領域および前記第２領
域の表面にそれぞれ接しかつ前記第１のゲート電極上を
絶縁物を介して延在し前記第３の領域に接する第２の導
電層とを有するパワーＭＯＳ半導体装置。 - 【請求項１０】 前記第５領域は平面形状がそれぞれ
リング状をなし、リング中央部において前記第２領域の
表面が露出して前記第２の導電層に接している請求項９
記載のパワーＭＯＳ半導体装置。 - 【請求項１１】 前記第１領域の表面に設けられた高
不純物濃度の前記第２導電型の第６領域をさらに含む請
求項９記載のパワーＭＯＳ半導体装置。 - 【請求項１２】 前記第６領域はその一端が前記第３
領域に接し表面が前記第２の導電層に接する請求項１１
記載のパワーＭＯＳ半導体装置。 - 【請求項１３】 前記半導体基板は、Ｎ＋ 型のシリ
コン層とその上に形成されるＮ− 型のエピタキシャル
層からなる請求項１記載のパワー半導体装置。 - 【請求項１４】 第１導電型の半導体基板の一主表面
部に第２導電型のウェルを選択的に形成する工程と、前
記ウェルとその周辺の素子形成領域にゲート絶縁膜を形
成する工程と、前記素子形成領域および前記ウェル部に
それぞれ第１ゲート電極および第２ゲート電極を形成す
る工程と、前記素子形成領域に前記第１ゲート電極をマ
スクにしてイオン注入を行ない第２導電型のベース領域
を形成する工程と、前記ベース領域上に所定形状のマス
クを形成し、イオン注入法により前記所定形状のマスク
、前記第１ゲート電極および前記第２ゲート電極とそれ
ぞれ自己整合して前記ベース領域に第１ソース領域、前
記ウェルに第２ソース領域および第２ドレイン領域を形
成する工程とを有するパワー半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3062290A JP2808909B2 (ja) | 1990-04-27 | 1991-03-27 | パワー半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-112397 | 1990-04-27 | ||
| JP11239790 | 1990-04-27 | ||
| JP3062290A JP2808909B2 (ja) | 1990-04-27 | 1991-03-27 | パワー半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212470A true JPH04212470A (ja) | 1992-08-04 |
| JP2808909B2 JP2808909B2 (ja) | 1998-10-08 |
Family
ID=26403366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3062290A Expired - Lifetime JP2808909B2 (ja) | 1990-04-27 | 1991-03-27 | パワー半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2808909B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796290A (en) * | 1995-10-26 | 1998-08-18 | Nec Corporation | Temperature detection method and circuit using MOSFET |
| US6667660B2 (en) | 2000-07-28 | 2003-12-23 | Infineon Technologies Ag | Temperature sensor and circuit configuration for controlling the gain of an amplifier circuit |
| JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
| WO2022208610A1 (ja) * | 2021-03-29 | 2022-10-06 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229757A (ja) * | 1987-03-19 | 1988-09-26 | Nippon Denso Co Ltd | 半導体装置 |
| JPH01262667A (ja) * | 1988-04-14 | 1989-10-19 | Nippon Denso Co Ltd | 保護機能を備えた半導体装置 |
-
1991
- 1991-03-27 JP JP3062290A patent/JP2808909B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| JP2014229653A (ja) * | 2013-05-20 | 2014-12-08 | 株式会社デンソー | 半導体装置 |
| WO2022208610A1 (ja) * | 2021-03-29 | 2022-10-06 | 三菱電機株式会社 | 半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2808909B2 (ja) | 1998-10-08 |
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|---|---|---|---|
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