WO2022208610A1 - 半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法 - Google Patents

半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法 Download PDF

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俊明 岩松
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三菱電機株式会社
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Definitions

  • the present disclosure relates to a semiconductor device, a semiconductor device manufacturing method, and a semiconductor device replacement method.
  • MOS gate semiconductor devices are widely used as semiconductor devices for power control.
  • a MOS gate semiconductor device is a semiconductor device having a MOS structure gate electrode, such as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and an IGBT (Insulated Gate Bipolar Transistor).
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • a MOS gate semiconductor device is provided on a semiconductor substrate or the like as a semiconductor chip, also called an element.
  • Japanese Patent Laid-Open No. 2002-200002 proposes a technique of selecting elements having similar electrical characteristics and assembling them on a circuit board.
  • the present disclosure has been made in view of the above problems, and aims to provide a technique capable of predicting variations in electrical characteristics of a vertical semiconductor transistor when operated in the market. aim.
  • a semiconductor device includes a vertical semiconductor transistor and a horizontal semiconductor transistor provided on the same semiconductor substrate, and a gate electrode of the vertical semiconductor transistor and a gate electrode of the horizontal semiconductor transistor are electrically connected. and the source electrode of the vertical semiconductor transistor and the source electrode of the horizontal semiconductor transistor are electrically connected, and the drain electrode of the vertical semiconductor transistor and the drain electrode of the horizontal semiconductor transistor are mutually connected to the semiconductor base.
  • the threshold voltage of the lateral semiconductor transistor is higher than the threshold voltage of the vertical semiconductor transistor provided on the opposite side.
  • the vertical semiconductor transistor and the horizontal semiconductor transistor are provided on the same semiconductor substrate, it is possible to predict the electrical characteristics of the vertical semiconductor transistor by obtaining the electrical characteristics of the horizontal semiconductor transistor. can.
  • FIG. 1 is a plan view showing a configuration of a semiconductor device according to Embodiment 1;
  • FIG. 1 is a cross-sectional view showing the configuration of a semiconductor device according to a first embodiment;
  • FIG. 3 is a cross-sectional view showing another configuration of the semiconductor device according to Embodiment 1;
  • FIG. FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment;
  • FIG. 4 is a cross-sectional view showing the method of manufacturing the semiconductor device according to the first embodiment; 4 is a flow chart showing a method of manufacturing a power module according to Embodiment 1; 1 is a plan view showing a configuration of a semiconductor device according to Embodiment 1; FIG. 2 is a plan view showing another configuration of the semiconductor device according to Embodiment 1; FIG. FIG. 5 is a diagram showing measurement results of threshold voltages of the semiconductor device according to the first embodiment; It is a circuit diagram which shows an example of a half-bridge circuit. It is a circuit diagram which shows an example of a half-bridge circuit. FIG. 5 is a cross-sectional view showing the configuration of a semiconductor device according to a second embodiment; FIG.
  • FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment;
  • FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment;
  • FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment;
  • FIG. 11 is a cross-sectional view showing a method of manufacturing a semiconductor device according to a second embodiment;
  • the impurity concentration indicates the peak value of the impurity concentration in each region.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the semiconductor device may have p-type as the first conductivity type and n-type as the second conductivity type.
  • FIG. 1 is a plan view showing the configuration of a semiconductor device 100 according to the first embodiment.
  • the semiconductor device 100 is a semiconductor chip that includes an active region 20 provided in the central portion of the semiconductor device 100 and a termination region 30 provided in the outer peripheral portion of the semiconductor device 100 in plan view.
  • the outer peripheral portion is a portion located outside the semiconductor device 100 rather than the inside thereof in a plan view of the semiconductor device 100 shown in FIG. It is the part that is located.
  • the active region 20 is a region through which a current flows due to the formation of a channel when the semiconductor device 100 is on.
  • the termination region 30 is a region provided around the active region 20 and insulating the active region 20 from the outside.
  • gate electrodes 8 are provided in a grid pattern.
  • a plurality of cells are provided in regions partitioned by the gate electrodes 8 in the active region 20 .
  • the cells may be arranged in a houndstooth pattern instead of the grid pattern shown in FIG.
  • the shape of each gate electrode 8 may be a stripe extending only in one direction of the semiconductor device 100 in plan view, and the shape of each cell may also be a stripe.
  • the gate electrode 8 includes a gate wiring 8w provided on the outer periphery of the semiconductor layer 2.
  • a field oxide film 16 is provided under the gate wiring 8w.
  • a gate contact is provided in the protective layer on the gate wiring 8w, and the gate wiring 8w is electrically connected to the gate pad via the gate contact. Since the field oxide film 16 under the gate wiring 8w is thicker than the gate oxide film of the MOSFET in the cell, the breakdown of the field oxide film 16 is suppressed even when the gate voltage is applied to the gate wiring 8w. Moreover, since the field oxide film 16 is thicker than the gate oxide film, the capacitance of the oxide film between the gate wiring 8w and the semiconductor layer 2 underlying the field oxide film 16 is also relatively small.
  • FIG. 2 is a cross-sectional view showing the configuration of the portion indicated by the dashed line in FIG.
  • a semiconductor device 100 includes a vertical semiconductor transistor and a horizontal semiconductor transistor provided on the same semiconductor substrate.
  • the semiconductor substrates are the n-type semiconductor substrate 1 and the n-type semiconductor layer 2, but are not limited to this.
  • the semiconductor substrate may include any one of semiconductor substrate 1 and semiconductor layer 2 .
  • the drift layer 3 contains silicon carbide (SiC) will be described. may contain.
  • the vertical semiconductor transistor is the n-channel high voltage MOSFET 41 and the horizontal semiconductor transistor is the n-channel monitor MOSFET 41a, but the present invention is not limited to this.
  • the vertical semiconductor transistor may be a p-channel high voltage MOSFET, an IGBT, or a trench gate semiconductor transistor.
  • the high-voltage MOSFET 41 and the monitor MOSFET 41a are provided on the same semiconductor substrate 1 and semiconductor layer 2 .
  • the high voltage MOSFET 41 in the example of FIG. Prepare.
  • the monitor MOSFET 41a in the example of FIG. An insulating film 13a is provided.
  • the semiconductor layer 2 is provided on the semiconductor substrate 1 and includes an n-type drift layer 3, p-type well regions 4 and 4a, n-type source regions 5 and 5a, and an n-type drain region 6a. , p-type well contact regions 9 and 9a.
  • the drift layer 3 is a portion of the semiconductor layer 2 on the semiconductor substrate 1 side.
  • Well regions 4 and 4a are selectively provided on the drift layer 3 .
  • a source region 5 and a well contact region 9 adjacent to each other are selectively provided on the well region 4 .
  • a source region 5a and a well contact region 9a adjacent to each other and a drain region 6a separated therefrom are selectively provided on the well region 4a.
  • the well contact region 9 equalizes the potentials of the source region 5 and the well region 4, thereby suppressing the operation of the parasitic transistor.
  • the well contact region 9a equalizes the potentials of the source region 5a and the well region 4a, thereby suppressing the operation of the parasitic transistor.
  • a gate electrode 8 is provided on the source region 5 and on the well region 4 and the drift layer 3 sandwiched between the source regions 5 with an insulating gate insulating film 7 interposed therebetween.
  • An interlayer insulating film 13 separating the gate electrode 8 and the source electrode 11 is provided on the gate electrode 8 .
  • a contact hole is provided in the interlayer insulating film 13 to expose the source region 5 and the well contact region 9 .
  • a source electrode 11 in contact with the source region 5 and the well contact region 9 via a barrier metal 32 is provided on the interlayer insulating film 13 via the barrier metal 32 .
  • a drain electrode 12 is provided under the semiconductor substrate 1 .
  • a gate electrode 8a is provided on the source region 5a and the drain region 6a and on the well region 4a sandwiched between them via an insulating gate insulating film 7a.
  • An interlayer insulating film 13a separating the gate electrode 8a and the source electrode 11a is provided on the gate electrode 8a.
  • a contact hole exposing the source region 5a and the well contact region 9a and a contact hole exposing the drain region 6a are provided in the interlayer insulating film 13a.
  • a source electrode 11a in contact with the source region 5a and the well contact region 9a through a barrier metal 32a is provided on the interlayer insulating film 13a through the barrier metal 32a.
  • a drain electrode 12a in contact with the drain region 6a through a barrier metal 32a is provided on the interlayer insulating film 13a through the barrier metal 32a.
  • the drain electrode 12 of the high-voltage MOSFET 41 and the drain electrode 12a of the monitor MOSFET 41a are provided on opposite sides of the semiconductor substrate.
  • the drain electrode 12 is provided below the semiconductor substrate 1 and the semiconductor layer 2
  • the drain electrode 12 a is provided above the semiconductor substrate 1 and the semiconductor layer 2 .
  • the gate electrode 8 of the high voltage MOSFET 41 and the gate electrode 8a of the monitor MOSFET 41a are electrically connected.
  • the gate insulating film 7 of the high voltage MOSFET 41 and the gate insulating film 7a of the monitor MOSFET 41a have the same material and the same thickness. is the same as the threshold voltage of the high voltage MOSFET 41 .
  • that gate insulating film 7 and gate insulating film 7a have the same thickness means that the difference between gate insulating film 7 and gate insulating film 7a is ⁇ 3% or less of the total thickness.
  • the monitor MOSFET 41a is provided in the active region 20 shown in FIG. 1, like the high-voltage MOSFET 41.
  • the region where the monitor MOSFET 41a is provided may be provided in any region within the active region 20, and the area of the monitor MOSFET 41a may be the minimum area, or the minimum area is two to three. The area may be about the same as the area in which the high voltage MOSFET 41 cells are arranged.
  • FIG. 3 is a cross-sectional view showing another configuration of the portion indicated by the dashed line in FIG.
  • the source electrode 11 of the high voltage MOSFET 41 and the source electrode 11a of the monitor MOSFET 41a may be electrically connected by being in direct contact with each other. In that configuration, one pad may be provided for the entire source electrode 11 and the source electrode 11a.
  • the operation of the high voltage MOSFET 41 will be described.
  • a positive voltage is applied to the gate electrode 8
  • a channel which is a current path, is formed in a portion of the well region 4 in contact with the gate insulating film 7 .
  • a positive voltage is applied to the drain electrode 12 in this state
  • current flows from the drain electrode 12 to the source electrode 11 via the semiconductor substrate 1 , the drift layer 3 , the well region 4 and the source region 5 .
  • the application of the positive voltage to the gate electrode 8 is canceled or the negative voltage is applied to the gate electrode 8
  • the portion of the well region 4 in contact with the gate insulating film 7 is depleted. .
  • the current between the drain and the source is interrupted.
  • the amount of current flowing between the drain and source increases as the positive voltage applied to the gate electrodes 8 and 8a increases.
  • the gate voltage when the drain-source current flowing through the MOSFET becomes a standard value is set as the threshold voltage.
  • an n-type low-resistance semiconductor substrate 1 is prepared, and a semiconductor layer 2 including an n-type drift layer 3 is formed on the semiconductor substrate 1 by epitaxial growth.
  • the semiconductor substrate 1 in the example of FIG. 4 is a part of a semiconductor wafer, and the semiconductor wafer extends in the in-plane direction of the semiconductor substrate 1 in FIG.
  • the n-type impurity concentration of the drift layer 3 is, for example, about 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 and its thickness is, for example, 4 ⁇ m to 200 ⁇ m.
  • p-type well regions 4 and 4a separated from each other are selectively formed on the drift layer 3 . Further, an n-type source region 5 and a p-type well contact region 9 adjacent to each other are selectively formed on the well region 4, and an n-type source region 5a and a p-type well contact region 5a adjacent to each other are selectively formed on the well region 4a. A contact region 9a and an n-type drain region 6a separated therefrom are selectively formed. Each region is formed by implanting Al ions into the p-type region and N ions into the n-type region using, for example, a resist processed by photolithography or an oxide film as a mask.
  • the p-type impurity concentration of the well region 4 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , and the depth from the upper surface of the semiconductor substrate 1 is, for example, 0.3 ⁇ m to 2.0 ⁇ m. formed to be 0 ⁇ m.
  • the n-type impurity concentration of the source region 5 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 . is formed so that the bottom surface of the well region 4 is not located below the bottom surface of the well region 4 .
  • Well contact region 9 is formed to have an impurity concentration higher than that of well region 4 .
  • annealing is performed in an inert gas atmosphere such as argon gas using a heat treatment device.
  • Annealing is performed, for example, at a temperature of 1300° C. to 1900° C. for about 30 seconds to 1 hour. This annealing activates the ion-implanted n-type impurities such as N and the p-type impurities such as Al.
  • gate insulating films 7 and 7a are formed.
  • the gate insulating films 7 and 7a are formed by dry thermal oxidation at 1150° C. or higher, for example.
  • the gate insulating films 7 and 7a may be formed by a deposition method. Heat treatment may be performed in a nitrogen or ammonia atmosphere after forming the gate insulating films 7 and 7a.
  • the surface of the drift layer 3 may be annealed at a high temperature in a hydrogen atmosphere before forming the gate insulating films 7 and 7a.
  • gate electrodes 8 and 8a are formed.
  • the gate electrodes 8 and 8a are formed by depositing polysilicon by a CVD (Chemical Vapor Deposition) method and etching it using a resist processed by photolithography as a mask.
  • Polysilicon may contain impurities such as phosphorus (P) and boron (B).
  • P phosphorus
  • B boron
  • the source electrodes 11, 11a and the drain electrodes 12, 12a are formed to form the high-level electrodes shown in FIG. 2 (or FIG. 3).
  • the breakdown voltage MOSFET 41 and the monitor MOSFET 41a are completed.
  • the wiring leading out the gate electrodes 8 and 8a and the source electrodes 11 and 11a are made of, for example, a metal film of Al, Cu, Ti, Ni, Mo, W, or Ta, a metal film of their nitrides, a laminated film of them, or , are formed by depositing these alloy layers by a sputtering method or a vapor deposition method and patterning them.
  • the drain electrode 12 is formed, for example, by depositing a metal film such as Ti, Ni, Ag, and Au by a sputtering method, a vapor deposition method, or the like, and patterning the film.
  • the well region 4a, the gate insulating film 7a and the gate electrode 8a, and the well region 4, the gate insulating film 7 and the gate electrode 8a are formed in the same process. Accordingly, the materials of the corresponding constituent elements are the same, and the shapes including the thicknesses of the corresponding constituent elements are the same. Therefore, the threshold voltage of the monitor MOSFET 41 a is the same as the threshold voltage of the high voltage MOSFET 41 .
  • a module is formed. First, the outline of the formation of the module will be explained. After the MOSFET is formed on the semiconductor wafer, the electrical characteristics of the monitor MOSFET 41a are measured and acquired in order to determine whether the device is good or bad. After that, the semiconductor wafer is cut (diced) into individual elements (also called semiconductor chips). Then, non-defective devices are selected based on the electrical characteristics, and a power module is assembled from the plurality of selected devices.
  • a non-defective device is a semiconductor device whose electrical characteristics obtained from the monitor MOSFET 41a satisfy predetermined standards.
  • FIG. 7 is a flow chart showing the method of manufacturing the power module according to the first embodiment.
  • step S1 the high voltage MOSFET 41 and the monitor MOSFET 41a are formed on the semiconductor substrate 1 by performing the above-described semiconductor device manufacturing method until the semiconductor wafer is cut.
  • step S2 the electrical characteristics of the high voltage MOSFET 41 and the monitor MOSFET 41a are measured.
  • FIG. 8 is a plan view showing the configuration of a semiconductor chip, which is the semiconductor device according to the first embodiment.
  • a semiconductor chip 101 includes the high voltage MOSFET 41 and the monitor MOSFET 41a shown in FIG. 2, etc., and is provided with a plurality of bonding pads.
  • the bonding pads of the semiconductor chip 101 consist of a monitor drain pad Dm, a monitor source pad Sm, a gate pad G and a source pad Sh provided on the front surface of the semiconductor chip 101, and a drain pad Dh provided on the back surface of the semiconductor chip 101. include.
  • the monitor drain pad Dm corresponds to the drain electrode 12a and the drain terminal of the monitor MOSFET 41a.
  • the monitor source pad Sm corresponds to the source electrode 11a and the source terminal of the monitor MOSFET 41a.
  • the gate pad G corresponds to the gate electrode 8a and gate terminal of the monitor MOSFET 41a and the gate electrode 8 and gate terminal of the high voltage MOSFET 41 .
  • the source pad Sh corresponds to the source electrode 11 and source terminal of the high voltage MOSFET 41 .
  • the drain pad Dh corresponds to the drain electrode 12 and drain terminal of the high voltage MOSFET 41 .
  • the monitor drain pad Dm is preferably provided within the termination region 30 of the semiconductor chip 101 in plan view. Also, each pad preferably has a size that enables wire bonding.
  • the drain pad Dh of the high voltage MOSFET 41 and the monitor drain pad Dm of the monitor MOSFET 41a are preferably wire-bonded.
  • the source electrode 11 of the high voltage MOSFET 41 and the source electrode 11a of the monitor MOSFET 41a are electrically connected, by substituting the source pad Sh for the monitor source pad Sm, the A configuration in which the monitor source pad Sm is not provided as shown in FIG. With such a configuration, the region of the monitor source pad Sm can be omitted, so that the chip area can be reduced.
  • probes for measurement are brought into contact with the gate pad G and the source pad Sh on the front surface of the semiconductor substrate 1, and the drain pad Dh on the back surface of the semiconductor substrate 1 can be energized. stage to electrically connect the measuring device and the high voltage MOSFET 41 .
  • the measuring device measures electrical characteristics of the high-voltage MOSFET 41 while the monitor source pad Sm and the monitor drain pad Dm are left floating.
  • probes for measurement are brought into contact with the gate pad G, the monitor source pad Sm, and the monitor drain pad Dm on the surface of the semiconductor substrate 1 to electrically connect the measuring device and the monitor MOSFET 41a. connected to each other.
  • the measuring device measures electrical characteristics of the monitor MOSFET 41a while the drain pad Dh and the source pad Sh are left floating.
  • the probe is brought into contact with the source pad Sh, but by floating the drain pad Dh, the electrical characteristics of the monitor MOSFET 41a can be measured without any problem.
  • monitor MOSFET 41a may be provided below the monitor drain pad Dm, or may be provided below the monitor source pad Sm.
  • the electrical characteristic measuring device selectively measures the electrical characteristic of the high voltage MOSFET 41 and the electrical characteristic of the monitor MOSFET 41a by applying a voltage to each pad and measuring the current between the pads.
  • the threshold voltage of the high voltage MOSFET 41 and the threshold voltage of the monitor MOSFET 41a are obtained.
  • the drain voltage is set to 10V
  • the source voltage is set to 0V
  • the gate voltage is changed from -10V to +20V, and then from +20V to -10V.
  • the gate voltage at which the drain current becomes 1 ⁇ A/cm 2 when the gate voltage changes from +20 V to ⁇ 10 V is obtained as the threshold voltage.
  • the drain current that serves as a reference for the threshold voltage is not limited to 1 ⁇ A/cm 2 and may be, for example, 1 mA/cm 2 .
  • the gate electrode 8 and the gate insulating film 7 of the high voltage MOSFET 41 and the gate electrode 8a and the gate insulating film 7a of the monitor MOSFET 41a are formed in the same steps. be done. Therefore, the threshold voltage of the high voltage MOSFET 41 obtained in step S2 and the threshold voltage of the monitor MOSFET 41a are the same or substantially the same.
  • the threshold voltage of the high-voltage MOSFET 41 is measured, but it does not have to be measured.
  • the threshold voltage of the monitor MOSFET 41a is measured as the threshold voltage of the high-voltage MOSFET 41 without measuring the threshold voltage of the high-voltage MOSFET 41.
  • a high gate voltage is applied to the monitor MOSFET 41a.
  • the high gate voltage is a voltage of 30V to 50V, and the application time is about 1 second to 10 hours.
  • step S4 similarly to step S2, the threshold voltage of the monitor MOSFET 41a after step S3 in which the high gate voltage is applied is obtained by measuring the electrical characteristics of the monitor MOSFET 41a.
  • steps S2 to S4 by applying a high gate voltage, which is a gate voltage equal to or higher than a predetermined voltage, to the monitor MOSFET 41a without applying it to the high voltage MOSFET 41, the monitor MOSFET 41a before the high gate voltage is applied. and a second electrical characteristic of the monitor MOSFET 41a after application of the high gate voltage.
  • the first electrical characteristic and the second electrical characteristic are obtained for each element, that is, for each semiconductor chip.
  • step S5 the semiconductor wafer is cut into individual elements.
  • step S6 based on the first electrical characteristics and the second electrical characteristics, semiconductor devices that satisfy predetermined criteria are selected.
  • the difference between the threshold voltage as the first electrical characteristic acquired in step S2 and the threshold voltage as the second electrical characteristic acquired in step S4 is equal to or less than a predetermined threshold.
  • the elements are selected as semiconductor devices that meet predetermined criteria. In other words, the elements whose threshold voltage in step S2 and threshold voltage in step S4 are close to each other are selected as elements to be incorporated into the circuit.
  • step S7 the power module including the elements selected at step S6 is assembled, thereby completing the manufacturing process of FIG.
  • FIG. 10 is a diagram showing measurement results of the threshold voltage of the high-voltage MOSFET 41 and the threshold voltage of the monitor MOSFET 41a.
  • Black circles represent the threshold voltage of the high voltage MOSFET 41 and the threshold voltage of the monitor MOSFET 41a measured in step S2. As described above, the threshold voltage of the high voltage MOSFET 41 and the threshold voltage of the monitor MOSFET 41a are the same.
  • a white circle represents the threshold voltage of the monitor MOSFET 41a measured in step S4.
  • the threshold voltage of the monitor MOSFET 41a measured in step S4 is higher than the threshold voltage measured in step S2.
  • the reason why the threshold voltage was increased is that the high gate voltage stress was applied to the device in step S3, and electron traps were formed in the gate insulating film 7a near the interface of the semiconductor layer 2 of the monitor MOSFET 41a. was charged to a negative voltage. Therefore, due to the application of a high gate voltage stress as described above, the gate voltage stress applied when operating in the market for a certain period of time (for example, 1.5 years) as indicated by the dotted line circle in FIG. can be applied to the monitor MOSFET 41a.
  • the change in the threshold voltage due to the stress of the gate voltage of the high-voltage MOSFET 41 is considered to be substantially the same as the change of the threshold voltage due to the stress of the gate voltage of the monitor MOSFET 41a. Therefore, it is possible to estimate the threshold voltage of the high-voltage MOSFET 41 during market operation after shipment before shipment of the product.
  • step S6 elements whose threshold voltages before and after the high gate voltage stress are similar to each other are selected. Therefore, in step S7, by assembling the power module from the elements selected in step S6, it is possible to suppress variations in the electrical characteristics of the individual elements due to operation in the market after shipment. circuit operation can be stabilized.
  • a high gate voltage is applied to the monitor MOSFET 41a in step S3, the threshold voltage of the monitor MOSFET 41a is higher than the threshold voltage of the high voltage MOSFET 41 at the time of shipment.
  • step S7 the power module assembly in step S7 will be explained.
  • a circuit in which a plurality of chips are mounted is constructed.
  • FIG. 11 is a circuit diagram showing an example of a half bridge circuit P100 configured by mounting a plurality of chips.
  • one SiC-MOSFET element which is a semiconductor device, is mounted on each of the P-side and the N-side.
  • a SiC-MOSFET element P11 including a monitor MOSFET 41a1 and a high voltage MOSFET 411, and a SiC diode P16 are provided on the P side.
  • a SiC-MOSFET element P12 including a monitor MOSFET 41a2 and a high voltage MOSFET 412, and a SiC diode P17 are provided on the N side.
  • the half bridge circuit P100 has an output terminal P1, a drain terminal P2 of the high voltage MOSFET 411 on the P side, and a source terminal P3 of the high voltage MOSFET 412 on the N side.
  • the half-bridge circuit P100 includes a source terminal P4 of the N-side monitor MOSFET 41a2, a drain terminal P5 of the N-side monitor MOSFET 41a2, a gate terminal P6 of the N-side monitor MOSFET 41a2 and the N-side high voltage MOSFET 412, and an N-side and a drain/source terminal P7 serving as a drain terminal of the high-voltage MOSFET 412 of the P-side and a source terminal of the high-voltage MOSFET 411 of the P-side.
  • the half bridge circuit P100 also has a source terminal P8 of the P-side monitor MOSFET 41a1, a drain terminal P9 of the P-side monitor MOSFET 41a1, and a gate terminal P10 of the P-side monitor MOSFET 41a1 and the P-side high voltage MOSFET 411.
  • Monitor MOSFETs 41a1 and 41a2 are mounted on the P-side and N-side SiC-MOSFET elements P11 and P12, respectively, and the respective threshold voltages of the monitor MOSFETs 41a1 and 41a2 are obtained in steps S2 and S4.
  • the drain/source terminal P7 of the P-side high voltage MOSFET 411 and the source terminal P8 of the P-side monitor MOSFET 41a1 are short-circuited and electrically connected to each other.
  • the drain terminal P2 of the P-side high voltage MOSFET 411 and the drain terminal P9 of the P-side monitor MOSFET 41a1 may be short-circuited, or the drain terminal P9 of the P-side monitor MOSFET 41a1 may be left floating.
  • the short-circuit is disconnected when the electrical characteristics of the P-side monitor MOSFET 41a1 are obtained.
  • the source terminal P3 of the N-side high voltage MOSFET 412 and the source terminal P4 of the N-side monitor MOSFET 41a2 are short-circuited and electrically connected to each other.
  • the drain/source terminal P7 of the N-side high voltage MOSFET 412 and the drain terminal P5 of the N-side monitor MOSFET 41a2 may be short-circuited, or the drain terminal P5 of the N-side monitor MOSFET 41a2 may be left floating.
  • the short-circuit is separated when the electrical characteristics of the N-side monitor MOSFET 41a2 are obtained.
  • the terminal P7 and the source terminal P8 may be the same terminal.
  • FIG. 12 is a circuit diagram showing an example of a half bridge circuit configured by mounting a plurality of parallel elements.
  • FIG. 12 shows the N-side circuit, which includes a SiC-MOSFET element P13 including a monitor MOSFET 41a3 and a high-voltage MOSFET 413, a SiC-MOSFET element P14 including a monitor MOSFET 41a4 and a high-voltage MOSFET 414, and a SiC diode P18. and are provided. That is, the N-side circuit includes two SiC-MOSFET elements and one SiC diode.
  • the number of terminals of the power module is the same as that of the inverter described above. applied.
  • voltages are applied to the source terminal P24, the drain terminal P25, and the gate terminal P26.
  • the SiC-MOSFET elements P13 and P14 are connected in parallel, the electrical characteristics of each element cannot be measured individually. Therefore, separate terminals may be provided for the monitor MOSFETs 41a3 and 41a4 so that the electrical characteristics of the respective elements can be individually measured.
  • the threshold voltages of the P-side and N-side high voltage MOSFETs 41 and the monitor MOSFET 41a are measured before actual operation of the module (for example, before shipment). After actual operation (e.g., after shipment), after a certain period of time (e.g., 1 year or 3 years, etc.), the P-side and N-side are connected using the drain/source terminal P7 or the like while not in operation. Threshold voltages of the high voltage MOSFET 41 and the monitor MOSFET 41a are measured. The fixed period does not necessarily have to be exactly the same value.
  • the threshold voltage may be measured at the timing of vehicle inspection, for example. In this way, the threshold voltages of the high voltage MOSFET 41 and the monitor MOSFET 41a are measured at different times (that is, at multiple times).
  • the threshold voltage is measured for a certain period of time, plotted with time on the horizontal axis and the threshold voltage on the vertical axis as shown in FIG. If so, replace the entire module. That is, based on the threshold voltages of the high-voltage MOSFET 41 and the monitor MOSFET 41a measured at different times, when it is determined that the threshold voltage of the high-voltage MOSFET 41 exceeds a predetermined threshold after a predetermined period of time, the semiconductor Replace device.
  • the threshold voltage of the high-voltage MOSFET 41 does not exceed the predetermined threshold. can be exchanged for Therefore, the reliability of the module can be enhanced.
  • the semiconductor device includes the high voltage MOSFET 41 and the monitor MOSFET 41a provided on the same semiconductor substrate. According to such a configuration, it is possible to predict, from the monitor MOSFET 41a, fluctuations in the electrical characteristics of the high-voltage MOSFET 41 when it is operated in the market, so that the operation of the circuit including the high-voltage MOSFET 41 can be stabilized. . As a result, it is possible to contribute to the reduction of the failure rate of the high-voltage MOSFET 41 operating on the market and the improvement of system maintainability. In particular, when the semiconductor substrate is made of silicon carbide, the threshold voltage tends to fluctuate greatly, so the above stabilization is effective. Since a high gate voltage is applied to the monitor MOSFET 41a in step S3, the threshold voltage of the monitor MOSFET 41a is higher than the threshold voltage of the high voltage MOSFET 41 at the time of shipment.
  • the gate electrode 8 of the high voltage MOSFET 41 and the gate electrode 8a of the monitor MOSFET 41a are electrically connected, and the source electrode 11 of the high voltage MOSFET 41 and the source electrode 11a of the monitor MOSFET 41a are electrically connected. According to such a configuration, for example, it is possible to reduce the position change of the probe, so that it is possible to easily measure the electrical characteristics.
  • FIG. 13 is a cross-sectional view showing the configuration of the semiconductor device 100 according to the second embodiment, and corresponds to the cross-sectional view of FIG.
  • the gate insulating film 7 of the high voltage MOSFET 41 and the gate insulating film 7a of the monitor MOSFET 41a have the same material and the same thickness.
  • the gate insulating film 7a of the monitor MOSFET 41a is thicker than the gate insulating film 7 of the high voltage MOSFET 41, as shown in FIG. According to such a configuration, as will be described below, it is possible to monitor fluctuations in the electrical characteristics of the monitor MOSFET 41a with high sensitivity. can be predicted.
  • the configuration of the semiconductor device 100 according to the second embodiment is similar to that of the semiconductor device 100 according to the first embodiment except that the thicknesses of the gate insulating films 7 and 7a are different.
  • an n-type low-resistance semiconductor substrate 1 is prepared, and a semiconductor layer 2 including an n-type drift layer 3 is formed on the semiconductor substrate 1 by epitaxial growth.
  • the semiconductor substrate 1 in the example of FIG. 14 is a part of a semiconductor wafer, and the semiconductor wafer extends in the in-plane direction of the semiconductor substrate 1 in FIG.
  • the n-type impurity concentration of the drift layer 3 is, for example, about 1 ⁇ 10 13 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 and its thickness is, for example, 4 ⁇ m to 200 ⁇ m.
  • p-type well regions 4 and 4a separated from each other are selectively formed on the drift layer 3 . Further, an n-type source region 5 and a p-type well contact region 9 adjacent to each other are selectively formed on the well region 4, and an n-type source region 5a and a p-type well contact region 5a adjacent to each other are selectively formed on the well region 4a. A contact region 9a and an n-type drain region 6a separated therefrom are selectively formed. Each region is formed by implanting Al ions into the p-type region and N ions into the n-type region using, for example, a resist processed by photolithography or an oxide film as a mask.
  • the p-type impurity concentration of the well region 4 is, for example, about 1 ⁇ 10 15 cm ⁇ 3 to 1 ⁇ 10 18 cm ⁇ 3 , and the depth from the upper surface of the semiconductor substrate 1 is, for example, 0.3 ⁇ m to 2.0 ⁇ m. formed to be 0 ⁇ m.
  • the n-type impurity concentration of the source region 5 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 21 cm ⁇ 3 . is formed so that the bottom surface of the well region 4 is not located below the bottom surface of the well region 4 .
  • Well contact region 9 is formed to have an impurity concentration higher than that of well region 4 .
  • annealing is performed in an inert gas atmosphere such as argon gas using a heat treatment device.
  • Annealing is performed, for example, at a temperature of 1300° C. to 1900° C. for about 30 seconds to 1 hour. This annealing activates the ion-implanted n-type impurities such as N and the p-type impurities such as Al.
  • an insulating film 7c is formed.
  • the insulating film 7c is formed, for example, by a dry thermal oxidation method at 1150° C. or higher or by a deposition method.
  • a resist is formed so as to cover the area of the monitor MOSFET 41a, and the insulating film 7c in the area not covered with the resist is removed using the resist as a mask.
  • Wet etching using hydrofluoric acid may be used to remove the insulating film 7c, or dry etching may be used.
  • a similar dry thermal oxidation method or deposition method, formation of a mask, etc. are performed to selectively form an insulating film in the region of the high voltage MOSFET 41 and the region of the monitor MOSFET 41a.
  • a gate insulating film 7a of the monitor MOSFET 41a thicker than the gate insulating film 7 of the high voltage MOSFET 41 is formed as shown in FIG.
  • Heat treatment may be performed in a nitrogen or ammonia atmosphere after the gate insulating films 7 and 7a are formed. Further, the surface of the drift layer 3 may be annealed at a high temperature in a hydrogen atmosphere before forming the gate insulating films 7 and 7a.
  • the gate insulating film 7a of the monitor MOSFET 41a is thicker than the gate insulating film 7 of the high-voltage MOSFET 41, and the film thickness ratio of the gate insulating film 7a to the gate insulating film 7 is, for example, 120% or more and 250% or less. If the method of forming the previously formed insulating film 7c and the subsequently formed insulating film are set under the same conditions, the film thickness ratio is about 200%, which is optimal from the viewpoint of manufacturing management and throughput. .
  • gate electrodes 8 and 8a are formed.
  • the gate electrodes 8 and 8a are formed by depositing polysilicon by the CVD method and performing etching using a resist processed by photolithography as a mask.
  • Polysilicon may contain impurities such as phosphorus (P) and boron (B).
  • P phosphorus
  • B boron
  • the source electrodes 11 and 11a and the drain electrodes 12 and 12a are formed, whereby the high breakdown voltage MOSFET 41 and the monitor MOSFET 41a as shown in FIG. is completed.
  • the materials and forming methods of the gate electrodes 8 and 8a, the source electrodes 11 and 11a, and the drain electrode 12 are the same as those of the gate electrodes 8 and 8a, the source electrodes 11 and 11a, and the drain electrode 12 described in the first embodiment, for example.
  • the material and forming method may be the same.
  • the high-voltage MOSFET 41 and the monitor MOSFET 41a have the same well regions 4 and 4a, but the gate insulating film 7a is thicker than the gate insulating film 7.
  • the threshold voltage Vth of each of the high voltage MOSFET 41 and the monitor MOSFET 41a is represented by the following equation (1) by analysis.
  • Vth VFB + 2 ⁇ F +QB/Cox+ Qss /Cox (1)
  • VFB is the flat band voltage
  • ⁇ F is the surface potential
  • QB is the depletion charge
  • Cox is the capacitance of the gate insulating film
  • Qss is the charge of the gate insulating film.
  • the capacitance Cox of the gate insulating film is expressed by the following equation (2) by analysis.
  • Cox ⁇ ox/tox (2) Note that ⁇ ox is the dielectric constant of the gate insulating film, and tox is the film thickness of the gate insulating film.

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Abstract

市場で稼働された場合の縦型半導体トランジスタの電気特性の変動を予測することが可能な技術を提供することを目的とする。半導体装置は、同一の半導体基体に設けられた縦型半導体トランジスタ及び横型半導体トランジスタを備える。縦型半導体トランジスタのゲート電極と横型半導体トランジスタのゲート電極とが電気的に接続される。縦型半導体トランジスタのソース電極と横型半導体トランジスタのソース電極とが電気的に接続される。

Description

半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法
　本開示は、半導体装置、半導体装置の製造方法、及び、半導体装置の交換方法に関する。
　電力制御用の半導体装置として、ＭＯＳゲート半導体装置が広く使用されている。ＭＯＳゲート半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びＩＧＢＴ（Insulated Gate Bipolar Transistor）などの、ＭＯＳ構造のゲート電極を有する半導体装置である。ＭＯＳゲート半導体装置は、素子とも呼ばれる半導体チップとして半導体基板などに設けられる。
　同じ半導体ウェハから取得した半導体チップであっても、素子ごとの電気特性は製造上のばらつきにより異なる。このため、３相ブリッジ回路などのように複数の素子が並列で用いられる回路では、１つの素子よりも電気特性のばらつきが大きくなるという問題がある。このような素子ごとの電気特性が異なるという問題に対して、特許文献１では、電気特性が近似している素子を選別して回路基板に組み付ける技術が提案されている。
特開２０１０－１９９３６２号公報
　しかしながら、市場での素子稼働（実使用での素子動作ともいう）などにより、回路の電気特性は必然的に経時変化する。このため、アセンブリ工程での素子選別時に、同等の電気特性の素子を選別したとしても、市場での素子稼働の間に、各素子の電気特性における経時変化の差が大きくなることがある。その結果、市場での稼働中の回路動作が不安定になる場合があるという問題があった。
　そこで、本開示は、上記のような問題点を鑑みてなされたものであり、市場で稼働された場合の縦型半導体トランジスタの電気特性の変動を予測することが可能な技術を提供することを目的とする。
　本開示に係る半導体装置は、同一の半導体基体に設けられた縦型半導体トランジスタ及び横型半導体トランジスタを備え、前記縦型半導体トランジスタのゲート電極と前記横型半導体トランジスタのゲート電極とが電気的に接続され、前記縦型半導体トランジスタのソース電極と前記横型半導体トランジスタのソース電極とが電気的に接続され、前記縦型半導体トランジスタのドレイン電極と前記横型半導体トランジスタのドレイン電極とが前記半導体基体に対して互いに逆側に設けられ、前記横型半導体トランジスタの閾値電圧が前記縦型半導体トランジスタの閾値電圧より高い。
　本開示によれば、縦型半導体トランジスタ及び横型半導体トランジスタが同一の半導体基体に設けられているため、横型半導体トランジスタの電気特性を取得することにより、縦型半導体トランジスタの電気特性を予測することができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す断面図である。 実施の形態１に係る半導体装置の別構成を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係るパワーモジュールの製造方法を示すフローチャートである。 実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の別構成を示す平面図である。 実施の形態１に係る半導体装置の閾値電圧の測定結果を示す図である。 ハーフブリッジ回路の一例を示す回路図である。 ハーフブリッジ回路の一例を示す回路図である。 実施の形態２に係る半導体装置の構成を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態及び各図で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。
　また、以下に記載される説明において、「上」、「下」、「側」、「表」または「裏」などの特定の位置と方向は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際の実施時の方向とは必ず一致しなくてもよい。また、不純物濃度とは、各領域における不純物濃度のピーク値を示すものとする。また以下では、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型がｐ型、第２導電型がｎ型の半導体装置であってもよい。
　＜実施の形態１＞
　図１は、本実施の形態１に係る半導体装置１００の構成を示す平面図である。図１において、半導体装置１００は、平面視で半導体装置１００の中央部に設けられた活性領域２０と、半導体装置１００の外周部に設けられた終端領域３０とを備える半導体チップである。外周部とは、図１に示す半導体装置１００の平面視において、半導体装置１００の内よりも半導体装置１００の外に位置する部分であり、中央部とは、外周部に対して反対の方向に位置する部分である。
　活性領域２０は、半導体装置１００のオン状態においてチャネルが形成されることで電流が流れる領域である。終端領域３０は、活性領域２０の周囲に設けられ、外部から活性領域２０を絶縁する領域である。
　図１において、ゲート電極８は格子状に設けられている。活性領域２０内のゲート電極８で区画された領域には複数のセルが設けられている。各セルは、図１に示した碁盤目状に限らず千鳥格子状に配置されてもよい。さらに、各ゲート電極８の形状は、平面視において半導体装置１００の一方向にのみ延伸したストライプ状であってもよく、各セルの形状もストライプ状であってもよい。
　ゲート電極８は、半導体層２の外周部に設けられたゲート配線８ｗを含む。ゲート配線８ｗの下層には、フィールド酸化膜１６が設けられている。図示しないが、ゲート配線８ｗ上の保護層にゲートコンタクトが設けられ、ゲート配線８ｗは、ゲートコンタクトを介してゲートパッドと電気的に接続される。ゲート配線８ｗの下層のフィールド酸化膜１６は、セル内のＭＯＳＦＥＴのゲート酸化膜よりも厚いので、ゲート配線８ｗにゲート電圧が印加された場合でも、フィールド酸化膜１６の破壊は抑制される。また、フィールド酸化膜１６はゲート酸化膜より厚いので、ゲート配線８ｗと、フィールド酸化膜１６の下層である半導体層２との間の酸化膜の容量も比較的小さい。
　＜断面構成＞
　図２は、図１の破線で示した部分の構成を示す断面図である。半導体装置１００は、同一の半導体基体に設けられた縦型半導体トランジスタ及び横型半導体トランジスタを備える。
　本実施の形態１では、半導体基体はｎ型の半導体基板１及びｎ型の半導体層２であるが、これに限ったものではない。例えば、半導体基体は半導体基板１及び半導体層２のいずれか１つを含んでもよい。また以下では、半導体基体の少なくとも一部、例えばドリフト層３が炭化珪素（ＳｉＣ）を含む構成について説明するが、窒化ガリウム（ＧａＮ）、ダイヤモンドなどのシリコンよりもバンドギャップが大きいワイドバンドギャップ半導体を含むでもよい。
　また本実施の形態１では、縦型半導体トランジスタは、ｎチャネル型の高耐圧ＭＯＳＦＥＴ４１であり、横型半導体トランジスタは、ｎチャネル型のモニタＭＯＳＦＥＴ４１ａであるが、これに限ったものではない。例えば、縦型半導体トランジスタは、ｐチャネル型の高耐圧ＭＯＳＦＥＴであってもよいし、ＩＧＢＴであってもよいし、トレンチゲート型の半導体トランジスタであってもよい。
　以上により本実施の形態１では、高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａは、同一の半導体基板１及び半導体層２に設けられている。図２の例の高耐圧ＭＯＳＦＥＴ４１は、ドリフト層３、ウェル領域４、ソース領域５、ゲート絶縁膜７、ゲート電極８、ウェルコンタクト領域９、ソース電極１１、ドレイン電極１２、及び、層間絶縁膜１３を備える。図２の例のモニタＭＯＳＦＥＴ４１ａは、ドリフト層３、ウェル領域４ａ、ソース領域５ａ、ドレイン領域６ａ、ゲート絶縁膜７ａ、ゲート電極８ａ、ウェルコンタクト領域９ａ、ソース電極１１ａ、ドレイン電極１２ａ、及び、層間絶縁膜１３ａを備える。
　半導体層２は、半導体基板１上に設けられており、ｎ型のドリフト層３と、ｐ型のウェル領域４，４ａと、ｎ型のソース領域５，５ａと、ｎ型のドレイン領域６ａと、ｐ型のウェルコンタクト領域９，９ａとを含む。
　ドリフト層３は、半導体層２のうちの半導体基板１側の部分である。ドリフト層３上には、ウェル領域４，４ａが選択的に設けられている。ウェル領域４上には、互いに隣接するソース領域５及びウェルコンタクト領域９が選択的に設けられている。ウェル領域４ａ上には、互いに隣接するソース領域５ａ及びウェルコンタクト領域９ａと、それらと離間されたドレイン領域６ａとが選択的に設けられている。ウェルコンタクト領域９は、ソース領域５とウェル領域４との電位を同一にするので、寄生トランジスタの動作を抑えることができる。同様に、ウェルコンタクト領域９ａは、ソース領域５ａとウェル領域４ａとの電位を同一にするので、寄生トランジスタの動作を抑えることができる。
　ソース領域５上と、ソース領域５同士によって挟まれるウェル領域４及びドリフト層３上とに、絶縁性のゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８上に、ゲート電極８とソース電極１１とを分離する層間絶縁膜１３が設けられている。層間絶縁膜１３に、ソース領域５及びウェルコンタクト領域９を露出するコンタクトホールが設けられている。ソース領域５及びウェルコンタクト領域９にバリアメタル３２を介してコンタクトされたソース電極１１が、バリアメタル３２を介して層間絶縁膜１３上に設けられている。半導体基板１下部にはドレイン電極１２が設けられている。
　ソース領域５ａ及びドレイン領域６ａ上と、それらによって挟まれるウェル領域４ａ上とに、絶縁性のゲート絶縁膜７ａを介してゲート電極８ａが設けられている。ゲート電極８ａ上に、ゲート電極８ａとソース電極１１ａとを分離する層間絶縁膜１３ａが設けられている。層間絶縁膜１３ａに、ソース領域５ａ及びウェルコンタクト領域９ａを露出するコンタクトホールと、ドレイン領域６ａを露出するコンタクトホールが設けられている。ソース領域５ａ及びウェルコンタクト領域９ａにバリアメタル３２ａを介してコンタクトされたソース電極１１ａが、バリアメタル３２ａを介して層間絶縁膜１３ａ上に設けられている。ドレイン領域６ａにバリアメタル３２ａを介してコンタクトされたドレイン電極１２ａが、バリアメタル３２ａを介して層間絶縁膜１３ａ上に設けられている。
　本実施の形態１では、高耐圧ＭＯＳＦＥＴ４１のドレイン電極１２と、モニタＭＯＳＦＥＴ４１ａのドレイン電極１２ａとが半導体基体に対して互いに逆側に設けられている。図２では、その例として、ドレイン電極１２は、半導体基板１及び半導体層２の下側に設けられ、ドレイン電極１２ａは、半導体基板１及び半導体層２の上側に設けられている。
　また後述するように本実施の形態１では、高耐圧ＭＯＳＦＥＴ４１のゲート電極８と、モニタＭＯＳＦＥＴ４１ａのゲート電極８ａとは電気的に接続されている。そして、高耐圧ＭＯＳＦＥＴ４１のゲート絶縁膜７とモニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａとは、同じ材料及び同じ厚さを有し、後述するモニタＭＯＳＦＥＴ４１ａへの高ゲート電圧の印加が行われるまでは、モニタＭＯＳＦＥＴ４１ａの閾値電圧が高耐圧ＭＯＳＦＥＴ４１の閾値電圧と同じとなっている。ここで、ゲート絶縁膜７とゲート絶縁膜７ａとが同じ厚さを有するとは、ゲート絶縁膜７とゲート絶縁膜７ａとの差が厚さ全体の±３％以下であることを意味する。
　なお、モニタＭＯＳＦＥＴ４１ａは、高耐圧ＭＯＳＦＥＴ４１と同様に、図１で示した活性領域２０に設けられる。モニタＭＯＳＦＥＴ４１ａが設けられる領域は、活性領域２０内の任意の領域に設けられてもよく、モニタＭＯＳＦＥＴ４１ａの面積は、最小限の面積であってもよいし、最小限の面積は、２～３個の高耐圧ＭＯＳＦＥＴ４１セルを配置した面積と同じ程度であってもよい。
　図３は、図１の破線で示した部分の別構成を示す断面図である。図３に示すように、図２の構成において、高耐圧ＭＯＳＦＥＴ４１のソース電極１１とモニタＭＯＳＦＥＴ４１ａのソース電極１１ａとが、互いに直接接することにより電気的に接続されてもよい。そして、その構成において、ソース電極１１及びソース電極１１ａの全体に対して一つのパッドが設けられてもよい。
　＜半導体装置の動作＞
　次に、本実施の形態１に係る半導体装置１００の動作について説明する。
　まず、高耐圧ＭＯＳＦＥＴ４１の動作について説明する。ゲート電極８に正の電圧が印加されると、ウェル領域４のうちのゲート絶縁膜７と接する部分に、電流の経路であるチャネルが形成される。この状態でドレイン電極１２に正の電圧が印加されると、ドレイン電極１２から半導体基板１、ドリフト層３、ウェル領域４、ソース領域５を経てソース電極１１に電流が流れる。一方、ゲート電極８への正の電圧の印加が解除される、または、ゲート電極８に負の電圧が印加されると、ウェル領域４のうちのゲート絶縁膜７と接する部分が空乏化される。これによってドレイン電極１２に高電圧が印加されても、ドレイン－ソース間の電流が遮断される。
　次に、モニタＭＯＳＦＥＴ４１ａの動作について説明する。ゲート電極８ａに正の電圧が印加されると、ウェル領域４ａのうちのゲート絶縁膜７ａと接する部分に、電流の経路であるチャネルが形成される。この状態でドレイン電極１２ａに正の電圧が印加されると、ドレイン電極１２ａから、ドレイン領域６ａ、ウェル領域４ａ、ソース領域５ａを経てソース電極１１ａに電流が流れる。一方、ゲート電極８ａへの正の電圧の印加が解除される、または、ゲート電極８ａに負の電圧が印加されると、ウェル領域４ａのうちのゲート絶縁膜７ａと接する部分が空乏化される。これによってドレイン電極１２ａに高電圧が印加されても、ドレイン－ソース間の電流が遮断される。
　いずれのＭＯＳＦＥＴにおいても、ゲート電極８，８ａに印加される正の電圧を大きくするにしたがって、ドレイン－ソース間に流れる電流量が増加する。例えば、ドレイン電圧を１０Ｖ、ソース電圧を０Ｖとして、ＭＯＳＦＥＴに流れるドレイン－ソース間の電流値が規格値になるときのゲート電圧が閾値電圧として設定される。
　＜半導体装置の製造方法＞
　次に、本実施の形態１に係る半導体装置の製造方法について、図４～図６を参照しつつ説明する。
　図４に示されるように、ｎ型で低抵抗の半導体基板１を用意し、半導体基板１上にエピタキシャル成長によってｎ型のドリフト層３を含む半導体層２を形成する。なお、図４の例の半導体基板１は、半導体ウェハの一部であり、半導体ウェハは図４の半導体基板１の面内方向に延在している。ドリフト層３のｎ型の不純物濃度は、例えば１×１０１３ｃｍ－３～１×１０１８ｃｍ－３程度であり、その厚さは例えば４μｍ～２００μｍである。
　図５に示されるように、ドリフト層３上に互いに離間されたｐ型のウェル領域４，４ａが選択的に形成される。また、ウェル領域４上に互いに隣接するｎ型のソース領域５及びｐ型のウェルコンタクト領域９が選択的に形成され、ウェル領域４ａ上に互いに隣接するｎ型のソース領域５ａ及びｐ型のウェルコンタクト領域９ａと、それらと離間されたｎ型のドレイン領域６ａとが選択的に形成される。それぞれの領域は、例えば、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、ｐ型領域はＡｌイオン、ｎ型領域はＮイオンを注入して形成される。
　ウェル領域４のｐ型の不純物濃度は、例えば１×１０１５ｃｍ－３～１×１０１８ｃｍ－３程度であり、その半導体基板１の上面からの深さは、例えば０．３μｍ～２．０μｍであるように形成される。ソース領域５のｎ型の不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０２１ｃｍ－３程度であり、その不純物濃度がウェル領域４の不純物濃度よりも高く、かつ、ソース領域５の底面がウェル領域４の底面よりも下方に位置しないように形成される。ウェルコンタクト領域９は、その不純物濃度がウェル領域４の不純物濃度よりも高くなるように形成される。
　次に、熱処理装置によって、アルゴンガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、例えば１３００℃～１９００℃の温度で、３０秒～１時間程度行う。このアニールによって、イオン注入されたＮ等のｎ型不純物、及び、Ａｌ等のｐ型不純物が活性化される。
　次に、図６に示されるように、ゲート絶縁膜７，７ａを形成する。ゲート絶縁膜７，７ａは、例えば１１５０℃以上のドライ熱酸化法で形成される。ゲート絶縁膜７，７ａは、堆積法で形成されてもよい。ゲート絶縁膜７，７ａ形成後に窒素またはアンモニア雰囲気中で熱処理が行われてもよい。また、ゲート絶縁膜７，７ａ形成前にドリフト層３の表面を水素雰囲気で高温アニールしてもよい。
　それから、ゲート電極８，８ａを形成する。例えば、ポリシリコンをＣＶＤ（Chemical Vapor Deposition）法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行うことによってゲート電極８，８ａは形成される。ポリシリコンには、例えば燐（Ｐ）や硼素（Ｂ）のような不純物が含まれていてもよい。ポリシリコンに不純物が含まれることで、ゲート電極８，８ａのシート抵抗を低減することができる。
　最後に、コンタクトホールを有する層間絶縁膜１３，１３ａを形成してからソース電極１１，１１ａ、及び、ドレイン電極１２，１２ａを形成することで、図２（または図３）に示されるような高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａが完成する。
　ゲート電極８，８ａを取り出す配線と、ソース電極１１，１１ａとは、例えばＡｌ、Ｃｕ、Ｔｉ、Ｎｉ、Ｍｏ、Ｗ、Ｔａの金属膜、それらの窒化物の金属膜、それらの積層膜、または、それらの合金層をスパッタリング法や蒸着法によって堆積してパターニングを行うことで形成される。ドレイン電極１２は、例えばＴｉ、Ｎｉ、Ａｇ、Ａｕなどの金属膜をスパッタリング法及び蒸着法などによって堆積してパターニングを行うことで形成される。
　本実施の形態１では、ウェル領域４ａ、ゲート絶縁膜７ａ及びゲート電極８ａと、ウェル領域４、ゲート絶縁膜７及びゲート電極８ａとはそれぞれ同一工程で形成される。これにより、対応する構成要素同士の材質は同一であり、対応する構成要素同士の厚さを含む形状は同一となっている。このため、モニタＭＯＳＦＥＴ４１ａの閾値電圧は、高耐圧ＭＯＳＦＥＴ４１の閾値電圧と同じとなっている。
　＜モジュールの製造方法＞
　半導体基板１上へのＭＯＳＦＥＴ形成の完了後にモジュールが形成される。まずモジュールの形成について概要を説明する。半導体ウェハにＭＯＳＦＥＴが形成された後、素子の良し悪しを判定するために、モニタＭＯＳＦＥＴ４１ａの電気特性を測定して取得する。その後、半導体ウェハが切断（ダイシング）され、個々の素子（半導体チップともいう）に分割される。それから、上記電気特性に基づいて良品素子が選別され、選別された複数の素子によりパワーモジュールが組み立てられる。なお、良品素子とは、モニタＭＯＳＦＥＴ４１ａから取得された電気特性が予め定められた基準を満たす半導体装置である。
　図７は、本実施の形態１に係るパワーモジュールの製造方法を示すフローチャートである。
　まずステップＳ１にて、上述した半導体装置の製造方法を半導体ウェハの切断前まで行うことにより、半導体基板１に高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａを形成する。
　ステップＳ２にて、高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａの電気特性を測定する。
　図８は、本実施の形態１に係る半導体装置である半導体チップの構成を示す平面図である。図８において、半導体チップ１０１は、図２などに示される高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａを含んでおり、半導体チップ１０１には複数のボンディングパッドが設けられている。半導体チップ１０１のボンディングパッドは、半導体チップ１０１の表面に設けられたモニタドレインパッドＤｍ、モニタソースパッドＳｍ、ゲートパッドＧ及びソースパッドＳｈと、半導体チップ１０１の裏面に設けられたドレインパッドＤｈとを含む。
　モニタドレインパッドＤｍは、モニタＭＯＳＦＥＴ４１ａのドレイン電極１２ａ及びドレイン端子に対応する。モニタソースパッドＳｍは、モニタＭＯＳＦＥＴ４１ａのソース電極１１ａ及びソース端子に対応する。ゲートパッドＧは、モニタＭＯＳＦＥＴ４１ａのゲート電極８ａ及びゲート端子、並びに、高耐圧ＭＯＳＦＥＴ４１のゲート電極８及びゲート端子に対応する。ソースパッドＳｈは、高耐圧ＭＯＳＦＥＴ４１のソース電極１１及びソース端子に対応する。ドレインパッドＤｈは、高耐圧ＭＯＳＦＥＴ４１のドレイン電極１２及びドレイン端子に対応する。
　モニタＭＯＳＦＥＴ４１ａのモニタドレインパッドＤｍへの高電圧の印加が想定されない場合には、モニタドレインパッドＤｍは、平面視において半導体チップ１０１の終端領域３０内に設けることが好ましい。また、各パッドは、ワイヤボンディングができる程度の大きさを有することが好ましい。特に、高耐圧ＭＯＳＦＥＴ４１のドレインパッドＤｈ、及び、モニタＭＯＳＦＥＴ４１ａのモニタドレインパッドＤｍのそれぞれは、ワイヤボンディングされることが好ましい。
　なお、図３のように高耐圧ＭＯＳＦＥＴ４１のソース電極１１とモニタＭＯＳＦＥＴ４１ａのソース電極１１ａとが電気的に接続された構成では、ソースパッドＳｈをモニタソースパッドＳｍの代用とすることにより、図９のようにモニタソースパッドＳｍを設けない構成であってもよい。このような構成によれば、モニタソースパッドＳｍの領域を省くことができるため、チップ面積の縮小化が可能となる。
　高耐圧ＭＯＳＦＥＴ４１の電気特性を測定する際には、半導体基板１の表面のゲートパッドＧ、ソースパッドＳｈに測定のためのプローブを接触させ、また、半導体基板１の裏面のドレインパッドＤｈに電通可能なステージに接触させて、測定装置と高耐圧ＭＯＳＦＥＴ４１とを電気的に接続する。測定装置は、モニタソースパッドＳｍ及びモニタドレインパッドＤｍをフローティングのまま、高耐圧ＭＯＳＦＥＴ４１の電気特性を測定する。
　モニタＭＯＳＦＥＴ４１ａの電気特性を測定する際には、半導体基板１の表面のゲートパッドＧ、モニタソースパッドＳｍ、モニタドレインパッドＤｍに測定のためのプローブを接触させて、測定装置とモニタＭＯＳＦＥＴ４１ａとを電気的に接続する。測定装置は、ドレインパッドＤｈ及びソースパッドＳｈをフローティングのまま、モニタＭＯＳＦＥＴ４１ａの電気特性を測定する。モニタソースパッドＳｍを設けない図９の構成では、ソースパッドＳｈにプローブが接触されるが、ドレインパッドＤｈをフローティングにすることにより、モニタＭＯＳＦＥＴ４１ａの電気特性を問題なく測定することができる。
　なお、モニタＭＯＳＦＥＴ４１ａは、モニタドレインパッドＤｍの下方に設けられてもよいし、モニタソースパッドＳｍの下方に設けられてもよい。
　電気特性の測定装置は、各パッドに電圧を印加してパッド間の電流を測定することにより、高耐圧ＭＯＳＦＥＴ４１の電気特性と、モニタＭＯＳＦＥＴ４１ａの電気特性とを選択的に測定する。これらの測定により、高耐圧ＭＯＳＦＥＴ４１の閾値電圧とモニタＭＯＳＦＥＴ４１ａの閾値電圧とを取得する。例えば、閾値電圧が３Ｖ程度のＭＯＳＦＥＴを測定するときには、ドレイン電圧は１０Ｖに設定し、ソース電圧は０Ｖに設定し、ゲート電圧は－１０Ｖから＋２０Ｖに変化させてから、＋２０Ｖから－１０Ｖへ変化させる。そして、ゲート電圧が＋２０Ｖから－１０Ｖへ変化する際にドレイン電流が１μＡ／ｃｍ２となる時のゲート電圧を閾値電圧として取得する。なお、閾値電圧の基準となるドレイン電流は、１μＡ／ｃｍ２に限ったものではなく、例えば１ｍＡ／ｃｍ２であってもよい。
　上述した本実施の形態１に係る半導体装置の製造方法では、高耐圧ＭＯＳＦＥＴ４１のゲート電極８及びゲート絶縁膜７と、モニタＭＯＳＦＥＴ４１ａのゲート電極８ａ及びゲート絶縁膜７ａとはそれぞれは同一の工程で形成される。このため、ステップＳ２で取得される高耐圧ＭＯＳＦＥＴ４１の閾値電圧と、モニタＭＯＳＦＥＴ４１ａの閾値電圧とは、同じまたは実質的に同じとなる。
　なお、以上では、高耐圧ＭＯＳＦＥＴ４１の閾値電圧は測定されるものとして説明したが、測定されなくてもよい。例えば、高耐圧ＭＯＳＦＥＴ４１の閾値電圧は、モニタＭＯＳＦＥＴ４１ａの閾値電圧と同じであると仮定して、高耐圧ＭＯＳＦＥＴ４１の閾値電圧を測定せずに、高耐圧ＭＯＳＦＥＴ４１の閾値電圧としてモニタＭＯＳＦＥＴ４１ａの閾値電圧を測定してもよい。
　図７のステップＳ３にて、モニタＭＯＳＦＥＴ４１ａに高ゲート電圧を印加する。例えば、高ゲート電圧は３０Ｖから５０Ｖまでの電圧であり、印加時間は１秒から１０時間程度までの時間である。
　ステップＳ４にてステップＳ２と同様に、モニタＭＯＳＦＥＴ４１ａの電気特性を測定することによって、高ゲート電圧を印加したステップＳ３の後のモニタＭＯＳＦＥＴ４１ａの閾値電圧を取得する。
　つまり、ステップＳ２～Ｓ４にて、予め定められた電圧以上のゲート電圧である高ゲート電圧を、高耐圧ＭＯＳＦＥＴ４１に印加せずにモニタＭＯＳＦＥＴ４１ａに印加することによって、高ゲート電圧の印加前のモニタＭＯＳＦＥＴ４１ａの第１電気特性と、高ゲート電圧の印加後のモニタＭＯＳＦＥＴ４１ａの第２電気特性とを取得する。なお、素子ごとに、つまり半導体チップごとに第１電気特性及び第２電気特性は取得される。
　ステップＳ５にて、半導体ウェハを切断して、個々の素子に分割される。
　ステップＳ６にて、第１電気特性及び第２電気特性に基づいて、予め定められた基準を満たす半導体装置を選別する。本実施の形態１では、ステップＳ２で取得された第１電気特性である閾値電圧と、ステップＳ４で取得された第２電気特性である閾値電圧との差が、予め定められた閾値以下である素子を、予め定められた基準を満たす半導体装置として選別する。つまり、ステップＳ２の閾値電圧とステップＳ４の閾値電圧とが互いに近似する素子を、回路に組み込むべき素子として選別する。
　ステップＳ７にて、ステップＳ６で選別された素子を含むパワーモジュールに組み立てることによって、図７の製造工程が終了する。
　図１０は、高耐圧ＭＯＳＦＥＴ４１の閾値電圧、及び、モニタＭＯＳＦＥＴ４１ａの閾値電圧の測定結果を示す図である。黒丸は、ステップＳ２で測定された高耐圧ＭＯＳＦＥＴ４１の閾値電圧、及び、モニタＭＯＳＦＥＴ４１ａの閾値電圧を表す。上述したように、高耐圧ＭＯＳＦＥＴ４１の閾値電圧と、モニタＭＯＳＦＥＴ４１ａの閾値電圧とは同じである。白丸は、ステップＳ４で測定されたモニタＭＯＳＦＥＴ４１ａの閾値電圧を表す。
　ステップＳ４で測定されたモニタＭＯＳＦＥＴ４１ａの閾値電圧は、ステップＳ２で測定された閾値電圧よりも高い。閾値電圧が高くなった理由は、ステップＳ３で高ゲート電圧のストレスが素子に印加されたことにより、モニタＭＯＳＦＥＴ４１ａの半導体層２界面近傍のゲート絶縁膜７ａへ電子トラップが形成され、ゲート絶縁膜７ａが負電圧に帯電したためであると考えられる。このため、上記のような高ゲート電圧のストレスの印加により、図１０の点線の丸に示すように、市場で一定期間（例えば１．５年間）稼働された場合に印加されるゲート電圧のストレスと同等のストレスを、モニタＭＯＳＦＥＴ４１ａに印加することができる。
　ここで、高耐圧ＭＯＳＦＥＴ４１のゲート電圧のストレスによる閾値電圧の変化は、モニタＭＯＳＦＥＴ４１ａのゲート電圧のストレスによる閾値電圧の変化とほぼ同じであると考えられる。このため、製品の出荷前に、出荷後の市場稼働途中の高耐圧ＭＯＳＦＥＴ４１の閾値電圧を推測することができる。
　上述したようにステップＳ６では、高ゲート電圧のストレス前後の閾値電圧が互いに近似する素子が選別される。このため、ステップＳ７にて、ステップＳ６で選別された素子からパワーモジュールに組み立てることによって、出荷後の市場での稼働によって個々の素子の電気特性がばらつくことを抑制することができるため、出荷後の回路動作を安定化することができる。ただし、ステップＳ３にてモニタＭＯＳＦＥＴ４１ａに高ゲート電圧が印加されているため、出荷時点では、モニタＭＯＳＦＥＴ４１ａの閾値電圧は高耐圧ＭＯＳＦＥＴ４１の閾値電圧より高くなっている。
　次にステップＳ７でのパワーモジュール組み立てについて説明する。パワーモジュールの組み立てでは、複数のチップが搭載された回路が構成される。
　図１１は、複数のチップの搭載によって構成されるハーフブリッジ回路Ｐ１００の一例を示す回路図である。図１１の回路では、Ｐ側及びＮ側のそれぞれに、半導体装置であるＳｉＣ－ＭＯＳＦＥＴ素子が１素子ずつ搭載されている。
　Ｐ側には、モニタＭＯＳＦＥＴ４１ａ１と高耐圧ＭＯＳＦＥＴ４１１とを含むＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１１と、ＳｉＣダイオードＰ１６とが設けられている。Ｎ側には、モニタＭＯＳＦＥＴ４１ａ２と高耐圧ＭＯＳＦＥＴ４１２とを含むＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１２と、ＳｉＣダイオードＰ１７とが設けられている。
　ハーフブリッジ回路Ｐ１００は、出力端子Ｐ１と、Ｐ側の高耐圧ＭＯＳＦＥＴ４１１のドレイン端子Ｐ２と、Ｎ側の高耐圧ＭＯＳＦＥＴ４１２のソース端子Ｐ３とを有する。また、ハーフブリッジ回路Ｐ１００は、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２のソース端子Ｐ４と、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２のドレイン端子Ｐ５と、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２及びＮ側の高耐圧ＭＯＳＦＥＴ４１２のゲート端子Ｐ６と、Ｎ側の高耐圧ＭＯＳＦＥＴ４１２のドレイン端子であり、かつ、Ｐ側の高耐圧ＭＯＳＦＥＴ４１１のソース端子であるドレイン／ソース端子Ｐ７とを有する。また、ハーフブリッジ回路Ｐ１００は、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１のソース端子Ｐ８と、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１のドレイン端子Ｐ９と、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１及びＰ側の高耐圧ＭＯＳＦＥＴ４１１のゲート端子Ｐ１０とを有する。
　Ｐ側及びＮ側のＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１１，Ｐ１２には、モニタＭＯＳＦＥＴ４１ａ１，４１ａ２がそれぞれ搭載されており、モニタＭＯＳＦＥＴ４１ａ１，４１ａ２のそれぞれの閾値電圧は、ステップＳ２，Ｓ４で取得される。
　具体的には、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１の電気特性を取得する際には、ソース端子Ｐ８、ドレイン端子Ｐ９、ゲート端子Ｐ１０に電圧が印加される。なお、Ｐ側の高耐圧ＭＯＳＦＥＴ４１１の電気特性を取得する際には、出力端子Ｐ１、ドレイン端子Ｐ２、ゲート端子Ｐ１０に電圧が印加される。
　Ｎ側のモニタＭＯＳＦＥＴ４１ａ２の電気特性を取得する際には、ソース端子Ｐ４、ドレイン端子Ｐ５、ゲート端子Ｐ６に電圧が印加される。なお、Ｎ側の高耐圧ＭＯＳＦＥＴ４１２の電気特性を取得する際には、出力端子Ｐ１、ソース端子Ｐ３、ドレイン／ソース端子Ｐ７に電圧が印加される。
　インバータを構成する場合には、Ｐ側の高耐圧ＭＯＳＦＥＴ４１１のドレイン／ソース端子Ｐ７と、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１のソース端子Ｐ８との間はショートされ、互いに電気的に接続される。Ｐ側の高耐圧ＭＯＳＦＥＴ４１１のドレイン端子Ｐ２と、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１のドレイン端子Ｐ９との間はショートされてもよいし、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１のドレイン端子Ｐ９は、フローティングとしてもかまわない。ただし、ドレイン端子Ｐ２とドレイン端子Ｐ９とがショートされている構成では、Ｐ側のモニタＭＯＳＦＥＴ４１ａ１の電気特性を取得するときに、そのショートは切り離される。
　インバータを構成する場合には同様に、Ｎ側の高耐圧ＭＯＳＦＥＴ４１２のソース端子Ｐ３と、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２のソース端子Ｐ４との間はショートされ、互いに電気的に接続される。Ｎ側の高耐圧ＭＯＳＦＥＴ４１２のドレイン／ソース端子Ｐ７と、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２のドレイン端子Ｐ５との間はショートされてもよいし、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２のドレイン端子Ｐ５は、フローティングとしてもかまわない。ただし、ドレイン／ソース端子Ｐ７とドレイン端子Ｐ５とがショートされている構成では、Ｎ側のモニタＭＯＳＦＥＴ４１ａ２の電気特性を取得するときに、そのショートは切り離される。
　なお、図３などのように、モニタＭＯＳＦＥＴ４１ａのソース端子が高耐圧ＭＯＳＦＥＴ４１のソース端子と兼用される構成では、Ｎ側のソース端子Ｐ４とソース端子Ｐ３とを同じ端子にし、Ｐ側のドレイン／ソース端子Ｐ７とソース端子Ｐ８とを同じ端子にすればよい。
　図１２は、複数の並列素子の搭載によって構成されるハーフブリッジ回路の一例を示す回路図である。図１２には、Ｎ側の回路が図示されており、モニタＭＯＳＦＥＴ４１ａ３と高耐圧ＭＯＳＦＥＴ４１３とを含むＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１３と、モニタＭＯＳＦＥＴ４１ａ４と高耐圧ＭＯＳＦＥＴ４１４とを含むＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１４と、ＳｉＣダイオードＰ１８とが設けられている。つまり、Ｎ側の回路は、２つのＳｉＣ－ＭＯＳＦＥＴ素子と、１つのＳｉＣダイオードとを含む。
　パワーモジュールの端子の数は、先に示したインバータと同様であり、Ｎ側の高耐圧ＭＯＳＦＥＴ４１３，４１４の電気特性を取得する際には、出力端子Ｐ２７、ソース端子Ｐ２３、ゲート端子Ｐ２６に電圧が印加される。Ｎ側のモニタＭＯＳＦＥＴ４１ａ３，４１ａ４の電気特性を取得する際には、ソース端子Ｐ２４、ドレイン端子Ｐ２５、ゲート端子Ｐ２６に電圧が印加される。なお、図１２の構成では、ＳｉＣ－ＭＯＳＦＥＴ素子Ｐ１３，Ｐ１４は並列接続されているので、それぞれの素子の電気特性を個別に測定することができない。このため、それぞれの素子の電気特性を個別に測定することができるようにするために、モニタＭＯＳＦＥＴ４１ａ３，４１ａ４の端子を別々に設けてもよい。
　＜半導体装置の交換方法＞
　次に、半導体装置を含むパワーモジュールの交換方法について説明する。まず、モジュールの実稼働前（例えば出荷前）にＰ側及びＮ側のそれぞれの高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａの閾値電圧を測定する。実稼働後（例えば出荷後）、一定期間（例えば１年または３年など）を経過するごとに実稼働していない状態で、ドレイン／ソース端子Ｐ７などを使用してＰ側及びＮ側のそれぞれの高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａの閾値電圧を測定する。一定期間は必ずしも厳密に同じ値である必要は無く、例えば１年であれば１ヶ月程度の誤差を含んでもよい。日本のように車検制度がある国で、パワーモジュールを自動車に適用する場合は、例えば車検のタイミングで閾値電圧を測定してもよい。このように、高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａの閾値電圧を異なる時点（つまり複数の時点）で測定する。
　一定期間に閾値電圧を測定し、図１０に示すように横軸を時間とし、縦軸を閾値電圧としてプロットし、高耐圧ＭＯＳＦＥＴ４１の閾値電圧が次の一定期間後に予め定めた閾値を超えると予測される場合には、モジュールごと交換する。つまり、異なる時点で測定された高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａの閾値電圧に基づいて、予め定められた期間後の高耐圧ＭＯＳＦＥＴ４１の閾値電圧が予め定められた閾値を超えると判定された場合に、半導体装置を交換する。
　このようなモジュールの交換方法（換言すれば運用方法）によれば、半導体チップごとに閾値電圧の変動量が異なっている場合でも、高耐圧ＭＯＳＦＥＴ４１の閾値電圧が予め定められた閾値を超えないように交換を行うことができる。したがって、モジュールの信頼性を高めることができる。
　＜実施の形態１のまとめ＞
　本実施の形態１に係る半導体装置によれば、同一の半導体基体に設けられた高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａを備える。このような構成によれば、モニタＭＯＳＦＥＴ４１ａから、市場で稼働された場合の高耐圧ＭＯＳＦＥＴ４１の電気特性の変動を予測することができるので、高耐圧ＭＯＳＦＥＴ４１を含む回路の動作を安定化することができる。この結果、市場で稼働される高耐圧ＭＯＳＦＥＴ４１の故障率の低減、及び、システムメンテナンス性の向上などに寄与できる。特に、半導体基体が炭化珪素から構成される場合には閾値電圧の変動が大きい傾向があるため、以上の安定化は有効である。なお、ステップＳ３にてモニタＭＯＳＦＥＴ４１ａに高ゲート電圧が印加されているため、出荷時点では、モニタＭＯＳＦＥＴ４１ａの閾値電圧は高耐圧ＭＯＳＦＥＴ４１の閾値電圧より高くなっている。
　また、高耐圧ＭＯＳＦＥＴ４１のゲート電極８と、モニタＭＯＳＦＥＴ４１ａのゲート電極８ａとが電気的に接続され、高耐圧ＭＯＳＦＥＴ４１のソース電極１１と、モニタＭＯＳＦＥＴ４１ａのソース電極１１ａとが電気的に接続されている。このような構成によれば、例えばプローブの位置変更を低減することができるため、電気特性の測定を容易に行うことができる。
　＜実施の形態２＞
　＜断面構成＞
　図１３は、本実施の形態２に係る半導体装置１００の構成を示す断面図であり、図２の断面図に対応する。
　図２に示されるように、実施の形態１では、高耐圧ＭＯＳＦＥＴ４１のゲート絶縁膜７とモニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａとは、同じ材料及び同じ厚さを有していた。これに対して本実施の形態２では、図１３に示されるように、モニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａは、高耐圧ＭＯＳＦＥＴ４１のゲート絶縁膜７よりも厚くなっている。このような構成によれば、以下で説明するように、モニタＭＯＳＦＥＴ４１ａの電気特性の変動を感度よくモニタすることができるので、市場で稼働された場合の高耐圧ＭＯＳＦＥＴ４１の電気特性の変動を精度よく予測することができる。なお、本実施の形態２に係る半導体装置１００の構成は、ゲート絶縁膜７，７ａの厚さが異なる点を除けば実施の形態１に係る半導体装置１００の構成と同様である。
　＜半導体装置の製造方法＞
　次に、本実施の形態２に係る半導体装置の製造方法について、図１４～図１７を参照しつつ説明する。
　図１４に示されるように、ｎ型で低抵抗の半導体基板１を用意し、半導体基板１上にエピタキシャル成長によってｎ型のドリフト層３を含む半導体層２を形成する。なお、図１４の例の半導体基板１は、半導体ウェハの一部であり、半導体ウェハは図１４の半導体基板１の面内方向に延在している。ドリフト層３のｎ型の不純物濃度は、例えば１×１０１３ｃｍ－３～１×１０１８ｃｍ－３程度であり、その厚さは例えば４μｍ～２００μｍである。
　図１５に示されるように、ドリフト層３上に互いに離間されたｐ型のウェル領域４，４ａが選択的に形成される。また、ウェル領域４上に互いに隣接するｎ型のソース領域５及びｐ型のウェルコンタクト領域９が選択的に形成され、ウェル領域４ａ上に互いに隣接するｎ型のソース領域５ａ及びｐ型のウェルコンタクト領域９ａと、それらと離間されたｎ型のドレイン領域６ａとが選択的に形成される。それぞれの領域は、例えば、フォトリソグラフィによって加工されたレジストまたは酸化膜等をマスクとして、ｐ型領域はＡｌイオン、ｎ型領域はＮイオンを注入して形成される。
　ウェル領域４のｐ型の不純物濃度は、例えば１×１０１５ｃｍ－３～１×１０１８ｃｍ－３程度であり、その半導体基板１の上面からの深さは、例えば０．３μｍ～２．０μｍであるように形成される。ソース領域５のｎ型の不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０２１ｃｍ－３程度であり、その不純物濃度がウェル領域４の不純物濃度よりも高く、かつ、ソース領域５の底面がウェル領域４の底面よりも下方に位置しないように形成される。ウェルコンタクト領域９は、その不純物濃度がウェル領域４の不純物濃度よりも高くなるように形成される。
　次に、熱処理装置によって、アルゴンガスなどの不活性ガス雰囲気中でアニールを行う。アニールは、例えば１３００℃～１９００℃の温度で、３０秒～１時間程度行う。このアニールによって、イオン注入されたＮ等のｎ型不純物、及び、Ａｌ等のｐ型不純物が活性化される。
　次に、図１６に示されるように、絶縁膜７ｃを形成する。絶縁膜７ｃは、例えば１１５０℃以上のドライ熱酸化法、または、堆積法で形成される。その後、モニタＭＯＳＦＥＴ４１ａの領域を覆うようにレジストを形成し、レジストをマスクとして、レジストで覆われていない領域の絶縁膜７ｃを除去する。絶縁膜７ｃの除去には、フッ酸によるウェットエッチングが用いられてもよいし、ドライエッチングが用いられてもよい。
　レジストを除去した後、同様のドライ熱酸化法または堆積法と、マスクの形成などとを行うことによって、高耐圧ＭＯＳＦＥＴ４１の領域、及び、モニタＭＯＳＦＥＴ４１ａの領域に絶縁膜を選択的に形成する。先に形成した絶縁膜７ｃ上に絶縁膜が形成されることにより、図１７に示すように、高耐圧ＭＯＳＦＥＴ４１のゲート絶縁膜７よりも厚いモニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａが形成される。ゲート絶縁膜７，７ａ形成後に窒素またはアンモニア雰囲気中で熱処理が行われてもよい。また、ゲート絶縁膜７，７ａ形成前にドリフト層３の表面を水素雰囲気で高温アニールしてもよい。
　なお、モニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａは、高耐圧ＭＯＳＦＥＴ４１のゲート絶縁膜７より厚く、ゲート絶縁膜７ａのゲート絶縁膜７に対する膜厚比は例えば１２０％以上かつ２５０％以下であることが望ましい。先に形成される絶縁膜７ｃと後に形成される絶縁膜との形成方法を同一条件で設定すれば、上記膜厚比は２００％程度となるため、製造管理やスループットの観点からも最適である。
　次にゲート電極８，８ａを形成する。例えば、ポリシリコンをＣＶＤ法により堆積し、フォトリソグラフィにより加工されたレジストをマスクとしてエッチングを行うことによってゲート電極８，８ａは形成される。ポリシリコンには、例えば燐（Ｐ）や硼素（Ｂ）のような不純物が含まれていてもよい。ポリシリコンに不純物が含まれることで、ゲート電極８，８ａのシート抵抗を低減することができる。
　最後に、コンタクトホールを有する層間絶縁膜１３，１３ａを形成してからソース電極１１，１１ａ、及び、ドレイン電極１２，１２ａを形成することで、図１３に示されるような高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａが完成する。ゲート電極８，８ａ、ソース電極１１，１１ａ、及び、ドレイン電極１２の材質及び形成方法は、例えば実施の形態１で説明したゲート電極８，８ａ、ソース電極１１，１１ａ、及び、ドレイン電極１２の材質及び形成方法と同一であってもよい。
　＜実施の形態２のまとめ＞
　本実施の形態２では、高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａでは、ウェル領域４，４ａは同一であるが、ゲート絶縁膜７ａはゲート絶縁膜７よりも厚い。ここで、高耐圧ＭＯＳＦＥＴ４１及びモニタＭＯＳＦＥＴ４１ａのそれぞれの閾値電圧Ｖｔｈは、解析によって次式（１）のように表される。
　　Ｖｔｈ＝ＶＦＢ＋２ΦＦ＋ＱＢ／Ｃｏｘ＋Ｑｓｓ／Ｃｏｘ　・・・（１）
　なお、ＶＦＢはフラットバンド電圧であり、ΦＦは表面ポテンシャルであり、ＱＢは空乏電荷であり、Ｃｏｘはゲート絶縁膜の容量であり、Ｑｓｓはゲート絶縁膜の電荷である。ゲート絶縁膜の容量Ｃｏｘは解析によって次式（２）のように表される。
　　Ｃｏｘ＝εｏｘ／ｔｏｘ　・・・（２）
　なお、εｏｘはゲート絶縁膜の誘電率であり、ｔｏｘはゲート絶縁膜の膜厚である。
　上式（１）及び（２）により、市場稼働によるストレスで、絶縁膜界面に一定の電荷Ｑｓｓが蓄積される場合、ゲート絶縁膜の膜厚ｔｏｘを大きくすることで、当該電荷Ｑｓｓに起因する閾値電圧の変動が大きくなる。このため、モニタＭＯＳＦＥＴ４１ａのゲート絶縁膜７ａを比較的厚くした本実施の形態２によれば、市場で稼働された場合の高耐圧ＭＯＳＦＥＴ４１の電気特性の変動を精度よく予測することができる。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　１　半導体基板、２　半導体層、７，７ａ　ゲート絶縁膜、８，８ａ　ゲート電極、１１，１１ａ　ソース電極、１２，１２ａ　ドレイン電極、４１　高耐圧ＭＯＳＦＥＴ、４１ａ　モニタＭＯＳＦＥＴ、Ｄｈ　ドレインパッド、Ｄｍ　モニタドレインパッド。

Claims (8)

  1. 　同一の半導体基体に設けられた縦型半導体トランジスタ及び横型半導体トランジスタを備え、
    　前記縦型半導体トランジスタのゲート電極と前記横型半導体トランジスタのゲート電極とが電気的に接続され、
    　前記縦型半導体トランジスタのソース電極と前記横型半導体トランジスタのソース電極とが電気的に接続され、
    　前記縦型半導体トランジスタのドレイン電極と前記横型半導体トランジスタのドレイン電極とが前記半導体基体に対して互いに逆側に設けられ、
    　前記横型半導体トランジスタの閾値電圧が前記縦型半導体トランジスタの閾値電圧より高い、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記半導体基体はワイドバンドギャップ半導体を含み、
    　前記縦型半導体トランジスタ及び前記横型半導体トランジスタのそれぞれは、ＭＯＳＦＥＴを含む、半導体装置。
  3. 　請求項１または請求項２に記載の半導体装置であって、
    　前記縦型半導体トランジスタのゲート絶縁膜と前記横型半導体トランジスタのゲート絶縁膜とは、同じ材料及び同じ厚さを有する、半導体装置。
  4. 　請求項１から請求項３のうちのいずれか１項に記載の半導体装置であって、
    　前記縦型半導体トランジスタの前記ドレイン電極に対応するドレインパッド、及び、前記横型半導体トランジスタの前記ドレイン電極に対応するドレインパッドのそれぞれは、ワイヤボンディングされている、半導体装置。
  5. 　請求項１または請求項２に記載の半導体装置であって、
    　前記横型半導体トランジスタのゲート絶縁膜は、前記縦型半導体トランジスタのゲート絶縁膜よりも厚い、半導体装置。
  6. 　請求項１または請求項２に記載の半導体装置の製造方法であって、
    　前記縦型半導体トランジスタのゲート絶縁膜と前記横型半導体トランジスタのゲート絶縁膜とが同一工程で形成される、半導体装置の製造方法。
  7. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置の製造方法であって、
    　予め定められた電圧以上のゲート電圧を、前記縦型半導体トランジスタに印加せずに前記横型半導体トランジスタに印加することによって、前記ゲート電圧の印加前の前記横型半導体トランジスタの第１電気特性と、前記ゲート電圧の印加後の前記横型半導体トランジスタの第２電気特性とを取得する工程と、
    　前記第１電気特性及び前記第２電気特性に基づいて、予め定められた基準を満たす半導体装置を選別する工程と
    を備える、半導体装置の製造方法。
  8. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置の交換方法であって、
    　前記縦型半導体トランジスタ及び前記横型半導体トランジスタの閾値電圧を異なる時点で測定する工程と、
    　異なる時点で測定された前記縦型半導体トランジスタの前記閾値電圧及び前記横型半導体トランジスタの前記閾値電圧に基づいて、予め定められた期間後の前記縦型半導体トランジスタの閾値電圧が予め定められた閾値を超えると判定された場合に、前記半導体装置を交換する工程と
    を備える、半導体装置の交換方法。
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