JP2010199362A - 半導体チップの組付け方法 - Google Patents

Abstract

【課題】 電気部品に組付けられた半導体チップ間の電気的特性の差を小さくすることのできる半導体チップの組付け方法を実現する。
【解決手段】 パワーＭＯＳＦＥＴの寄生ダイオードＤ１〜Ｄ４の順方向電圧ＶＦが近似しているＮ型ＭＯＳＦＥＴチップ２１，２２を特定し、それらをペアにして、半導体ウエハ１の分断後、直接回路基板３に組付ける。また、同様にＰ型ＭＯＳＦＥＴチップ６１，６２を直接回路基板３に組付ける。モータ制御装置のＨブリッジ回路を構成する各パワーＭＯＳＦＥＴの寄生ダイオードの順方向電圧ＶＦが近似しているため、モータ制御装置をバッテリに逆接続した場合に流れる逆電流がＨブリッジ回路の一方に偏るおそれがないので、回路やモータが破壊され難い。
【選択図】 図１

Description

この発明は、半導体ウエハから取得した半導体チップを電気部品へ組付ける方法に関する。

従来は、半導体ウエハから取得した半導体チップを一旦チップトレイに収納し、そのチップトレイから任意の半導体チップを選択し、それを回路基板などの電気部品に組み付けている。特に、ハイブリッドＩＣは多種類の半導体チップを使用するため、半導体チップを多数のチップトレイから選択し、それを回路基板に組付けている。

従来の半導体チップの組付け方法を具体的に説明する。図７は、半導体チップをチップトレイから取り上げて回路基板に組付ける過程を示す模式図である。図８は、図７に示す回路基板を用いたモータ制御装置の回路図である。

図８に示すように、モータ制御装置は、Ｐ型ＭＯＳＦＥＴ３６，３７およびＮ型ＭＯＳＦＥＴ３２，３３からなるＨブリッジ回路を有する。図中に符号Ｄ１〜Ｄ４で示すダイオードは、各パワーＭＯＳＦＥＴが有する寄生ダイオード（ボディダイオード）である。
図７に示すように、Ｎ型ＭＯＳチップトレイ３０には、複数の半導体ウエハから取得した複数のＮ型ＭＯＳＦＥＴチップ３１が収納されている。また、Ｐ型ＭＯＳチップトレイ３４には、複数の半導体ウエハから取得した複数のＰ型ＭＯＳＦＥＴチップ３５が収納されている。

そして、チップマウンタ（図示せず）が、Ｎ型ＭＯＳチップトレイ３０およびＰ型ＭＯＳチップトレイ３４に収納されているＭＯＳＦＥＴチップを順番に回路基板３にマウントする。たとえば、Ｎ型ＭＯＳチップトレイ３０の右下角部に収納されているＮ型ＭＯＳＦＥＴチップ３２を取り上げ、それを回路基板３にマウントする。続いて、チップマウンタが、Ｎ型ＭＯＳＦＥＴチップ３２の左側に隣接しているＮ型ＭＯＳＦＥＴチップ３３を回路基板３にマウントする。図中符号４０で示すものは、アルミニウムなどにより形成された配線である。

特開２００２−４００９５号公報（第２段落、図７）。

ところで、同じ半導体ウエハから取得した半導体チップであっても、製造上のばらつきにより、半導体チップ毎に電気的特性が異なる。
したがって、Ｈブリッジ回路や３相ブリッジ回路など、２個または３個など、複数の半導体チップを並列で使う用途では、並列回路を構成する回路間で電気的特性の差が大きくなり、ブリッジ回路の電気的特性が悪くなるという問題がある。

また、図８に示したモータ制御装置をバッテリに逆接続してしまった場合に、各パワーＭＯＳＦＥＴのドレイン・ソース間に形成される寄生ダイオードＤ１〜Ｄ４に電流を流すことにより、モータ６が破壊されないようになっている。ここで、逆接続とは、モータ制御装置に接続すべきプラスおよびマイナスの極性を反対にしてバッテリを接続することである。
しかし、寄生ダイオードＤ１，Ｄ３間または寄生ダイオードＤ２，Ｄ４間の順方向電圧ＶＦの差が大きいと、バッテリを逆接続したときに流れる電流が、寄生ダイオードの順方向電圧が低い方のパワーＭＯＳＦＥＴに偏るため、そのパワーＭＯＳＦＥＴが破壊されてしまう。

図７，８において符号５０，５１で示す矢印は、バッテリを逆接続したときの電流経路を示す。図８において太い破線および大きい矢印で示す電流経路５０は、細い破線および小さい矢印で示す電流経路５１よりも大きい電流が流れることを示す。この場合、大きい電流が流れる電流経路５０を構成するＮ型ＭＯＳＦＥＴ３３およびＰ型ＭＯＳＦＥＴ３７の少なくとも一方が破壊するおそれがある。

本願発明者らは、寄生ダイオードの順方向電圧ＶＦの差と電流差との関係を調べる実験を行った。この実験では、図９に示すように、Ｐ型ＭＯＳＦＥＴ３７，３６を並列接続し、さらに、ドレイン側を定電流源１０に接続し、ソース側をグランド５に接続した回路を用い、バッテリを逆接続した状態を作った。Ｐ型ＭＯＳＦＥＴ３７，３６が有する寄生ダイオードの順方向電圧ＶＦは、それぞれ０．７５８Ｖ，０．７６９Ｖであり、両者の電圧差は、０．０１１Ｖである。

そして、定電流源１０から１Ａのドレイン電流Ｉｄを流し、各Ｐ型ＭＯＳＦＥＴ３７，３６のソースに流れた電流を計測した。その結果、図１０（ａ）に示すように、Ｐ型ＭＯＳＦＥＴ３７，３６のソースに流れた電流値がそれぞれ１８０秒後に０．５７Ａ，０．４３Ａであり、Ｐ型ＭＯＳＦＥＴ３７の方が電流値が大きかった。また、電流値の差は、０．１４Ａであった。

また、２Ａのドレイン電流Ｉｄを流した場合は、図１０（ｂ）に示すように、Ｐ型ＭＯＳＦＥＴ３７，３６のソースに流れた電流値がそれぞれ１８０秒後に１．２Ａ，０．８Ａであり、Ｐ型ＭＯＳＦＥＴ３７の方が電流値が大きかった。また、電流値の差は、０．４Ａであった。
つまり、寄生ダイオードの順方向電圧ＶＦの小さい方が、大きい方よりも大きな電流が流れ、順方向電圧ＶＦの差が大きくなるほど、流れる電流の差が大きくなることが分かった。

そこでこの発明は、上述の諸問題を解決するためになされたものであり、電気部品に組付けられた半導体チップ間の電気的特性の差を小さくすることのできる半導体チップの組付け方法を実現することを目的とする。

上記の目的を達成するため、この発明の第１の特徴は、半導体ウエハ（１）を分断して得た半導体チップを電気部品（３）に組付ける半導体チップの組付け方法において、前記半導体ウエハにおいて前記半導体チップを得る予定の領域である各チップ領域（２，６０）の電気的特性を測定する測定工程と、前記測定工程により測定された電気的特性が近似している複数のチップ領域を特定する特定工程と、前記半導体ウエハを分断して前記チップ領域毎に半導体チップが配置された状態を作る分断工程と、前記配置された半導体チップのうち、前記特定工程により特定された複数のチップ領域において分断された各半導体チップ（２１，２２，６１，６２）を、前記配置された状態から取り上げて前記電気部品に組付ける組付け工程と、を有することにある。

上記の第１の特徴によれば、電気的特性が近似している半導体チップを電気部品に組付けることができるため、電気部品に組付けられた半導体チップ間の電気的特性の差を小さくすることができる。
したがって、半導体チップ間の電気的特性の差が原因となる不具合が発生するおそれがない。
しかも、各半導体チップを、半導体ウエハ上のチップ領域に配置された状態から取り上げて電気部品に組付けるため、取り上げた半導体チップを一旦チップトレイなどに収納してから電気部品に組付ける方法よりも、半導体チップの組付け時間を短縮することができる。

また、この発明の第２の特徴は、前記の第１の特徴において、前記特定工程は、前記電気的特性が近似している複数のチップ領域（２，６０）を特定し、その特定したチップ領域同士をグループ化する工程であり、前記組付け工程は、前記配置された半導体チップのうち、前記特定工程によりグループ化されたチップ領域から分断された各半導体チップ（２１，２２，６１，６２）を、前記配置された状態から取り上げてグループ単位で前記電気部品（３）に組付ける工程であることにある。

上記の第２の特徴によれば、電気的特性が近似しているチップ領域同士をグループ化し、グループ単位で管理することができる。

さらに、この発明の第３の特徴は、前記の第１または第２の特徴において、前記特定工程は、前記測定工程により測定された電気的特性が近似している複数のチップ領域（２，６０）を特定し、かつ、基準の電気的特性から外れたチップ領域は特定の対象としない工程であることにある。

上記の第３の特徴によれば、基準の電気的特性から外れたチップ領域は特定の対象としないため、基準の電気的特性から外れた半導体チップを電気部品に組付けるおそれがない。

さらに、この発明の第４の特徴は、前記の第１ないし第３の特徴のいずれか１つにおいて、前記電気部品（３）は、ブリッジ回路を備えており、前記組付け工程は、前記配置された状態から取り上げた各半導体チップ（２１，２２，６１，６２）を前記ブリッジ回路に組付ける工程であることにある。

上記の第４の特徴によれば、電気的特性の近似している半導体チップをブリッジ回路に組付けることができるため、ブリッジ回路の相対向する回路間における電気的特性の差を小さくすることができる。

さらに、この発明の第５の特徴は、前記の第１ないし第４の特徴のいずれか１つにおいて、前記電気的特性の少なくとも１つは、耐圧であることにある。

上記の第５の特徴によれば、少なくとも耐圧の近似している半導体チップを電気部品に組付けるため、電気部品間の耐圧の差が原因となる不具合が発生するおそれがない。

さらに、この発明の第６の特徴は、前記の第５の特徴において、前記特定工程は、前記耐圧の大きさ順に前記複数のチップ領域を特定する工程であることにある。

複数のチップ領域の中から任意のチップ領域を選択し、そのチップ領域と耐圧が近似している半導体チップを特定する方法を採用すると、耐圧の差が大きい半導体チップの組が余るおそれがある。
しかし、前記の第６の特徴によれば、耐圧の大きさ順に半導体チップを電気部品に組付けるため、上記のような耐圧の差が大きい半導体チップの組が余るおそれがない。
したがって、総ての半導体チップを耐圧の差が小さい組に分けることが可能である。

さらに、この発明の第７の特徴は、前記の第１ないし第４の特徴のいずれか１つにおいて、前記電気的特性の少なくとも１つは、電流能力であることにある。

上記の第７の特徴によれば、少なくとも電流能力の近似している半導体チップを電気部品に組付けるため、電気部品間の電流能力の差が原因となる不具合が発生するおそれがない。

さらに、この発明の第８の特徴は、前記の第７の特徴において、前記特定工程は、前記電流能力の大きさ順に前記複数のチップ領域を特定する工程であることにある。

複数のチップ領域の中から任意のチップ領域を選択し、そのチップ領域と電流能力が近似している半導体チップを特定する方法を採用すると、電流能力の差が大きい半導体チップのグループが余るおそれがある。
しかし、前記の第８の特徴によれば、電流能力の大きさ順に半導体チップを電気部品に組付けるため、上記のような電流能力の差が大きい半導体チップの組が余るおそれがない。
したがって、総ての半導体チップを電流能力の差が小さいグループに分けることが可能である。

さらに、この発明の第９の特徴は、前記の第１ないし第８の特徴のいずれか１つにおいて、前記電気的特性は、前記チップ領域に備えられたトランジスタの電気的特性であることにある。

上記の第９の特徴によれば、トランジスタの電気的特性が近似している半導体チップを電気部品に組付けることができるため、トランジスタの電気的特性の差が原因となる不具合が発生するおそれがない。

さらに、この発明の第１０の特徴は、前記の第９の特徴において、前記トランジスタは、パワーＭＯＳＦＥＴ（２１，２２，６１，６２）であることにある。

上記の第１０の特徴によれば、パワーＭＯＳＦＥＴの電気的特性が近似している半導体チップを電気部品に組付けることができるため、パワーＭＯＳＦＥＴの電気的特性の差が原因となる不具合が発生するおそれがない。

さらに、この発明の第１１の特徴は、前記の第１ないし第１０の特徴のいずれか１つにおいて、前記半導体ウエハ（１）の一面には、シートが貼着されており、前記分断工程は、前記シートを切断しないように前記半導体ウエハを分断し、前記チップ領域毎の半導体チップ（２１，２２，６１，６２）を前記シートの上に作成する工程であり、前記組付け工程は、前記配置された半導体チップのうち、前記特定工程により特定された複数のチップ領域において分断された各半導体チップを、前記シートから取り上げて直接前記電気部品（３）に組付ける組付ける工程であることにある。

上記の第１１の特徴によれば、半導体ウエハの一面にシートが貼着された状態で、半導体チップをシートから取り上げて直接電気部品に組付けるため、シートから半導体チップを外す工程を省略することができる。
したがって、半導体チップの組付け時間を短縮することができる。

なお、上記各括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

この発明の実施形態において半導体チップを半導体ウエハから取り上げて回路基板に組付ける過程を示す模式図である。 図１に示す回路基板を用いたモータ制御装置の回路図である。 半導体ウエハの一部を省略して示す平面図であり、（ａ）はチップ領域の説明図、（ｂ）は各チップ領域を構成するパワーＭＯＳＦＥＴの寄生ダイオードの順方向電圧を示す説明図である。 記憶媒体の記憶状態を示す説明図であり、（ａ）はチップ番号順に順方向電圧が格納された状態の説明図、（ｂ）は順方向電圧の近似しているチップ番号がペアで格納された状態の説明図である。 半導体チップを取り上げる順番を示す説明図である。 回路をバッテリに逆接続したときにＰ型ＭＯＳＦＥＴ６２，６１の各ソースに流れた電流値を示す説明図であり、（ａ）はドレイン電流Ｉｄが１Ａのときの説明図、（ｂ）はドレイン電流Ｉｄが２Ａのときの説明図である。 従来、半導体チップをチップトレイから取り上げて回路基板に組付ける過程を示す模式図である。 図７に示す回路基板を用いたモータ制御装置の回路図である。 実験で用いた回路を示す回路図である。 回路をバッテリに逆接続したときにＰ型ＭＯＳＦＥＴ３６，３７の各ソースに流れた電流値を示す説明図であり、（ａ）はドレイン電流Ｉｄが１Ａのときの説明図、（ｂ）はドレイン電流Ｉｄが２Ａのときの説明図である。

〈第１実施形態〉
この発明に係る半導体チップの組付け方法の第１実施形態について図を参照して説明する。図１は、この実施形態において半導体チップを半導体ウエハから取り上げて回路基板に組付ける過程を示す模式図である。図２は、図１に示す回路基板を用いたモータ制御装置の回路図である。

図２に示すように、モータ制御装置はＨブリッジ回路を有し、Ｈブリッジ回路を構成する一方の直列回路は、Ｐ型ＭＯＳＦＥＴ６１およびＮ型ＭＯＳＦＥＴ２１を直列接続して構成されている。その一方の回路と対になる他方の直列回路は、Ｐ型ＭＯＳＦＥＴ６２およびＮ型ＭＯＳＦＥＴ２２を直列接続して構成されている。

Ｐ型ＭＯＳＦＥＴ６１，６２のソースはそれぞれバッテリ４に接続されており、ドレインはそれぞれＮ型ＭＯＳＦＥＴ２１，２２のソースと接続されている。Ｎ型ＭＯＳＦＥＴ２１，２２のドレインはそれぞれグランド５と接続されている。Ｐ型ＭＯＳＦＥＴ６１のドレインおよびＮ型ＭＯＳＦＥＴ２１のソース間と、Ｐ型ＭＯＳＦＥＴ６２のドレインおよびＮ型ＭＯＳＦＥＴ２２のソース間との間には、モータ６が接続されている。

図中に符号Ｄ１〜Ｄ４で示すダイオードは、各パワーＭＯＳＦＥＴが有する寄生ダイオード（ボディダイオード）である。図１，２において符号７，８で示す矢印は、このモータ制御装置をバッテリ４に逆接続したときに流れる電流の経路を示す。
図１に示すように、Ｎ型ＭＯＳＦＥＴチップを取得する半導体ウエハ（以下、Ｎ型ＭＯＳウエハという）１には、Ｎ型ＭＯＳＦＥＴチップを得る予定の領域であるチップ領域２が複数形成されている。また、Ｐ型ＭＯＳＦＥＴチップを取得する半導体ウエハ（以下、Ｐ型ＭＯＳウエハという）１０には、Ｐ型ＭＯＳＦＥＴチップを得る予定の領域であるチップ呂域６０が複数形成されている。Ｈブリッジ回路は回路基板３に搭載された一対のＮ型ＭＯＳＦＥＴチップ２１およびＰ型ＭＯＳＦＥＴチップ６１と、一対のＮ型ＭＯＳＦＥＴチップ２２およびＰ型ＭＯＳＦＥＴチップ６２とにより構成される。

次に、半導体チップの組付け方法について説明する。ここでは、Ｎ型ＭＯＳＦＥＴチップの組付け方法を例に挙げて説明する。
（測定工程）
まず、Ｎ型ＭＯＳウエハ１の各チップ領域２の電気的特性を測定するとともに、半導体チップが基準の電気的特性を有するか否かの判定を行う。パワーＭＯＳＦＥＴの電気的特性としては、寄生ダイオードの順方向電圧（ＶＦ）およびオン抵抗（Ｒｏｎ）などがあるが、ここでは、寄生ダイオードの順方向電圧ＶＦを例にして説明する。

図３（ｂ）は、Ｎ型ＭＯＳウエハ１におけるＮｏ１〜１５のチップ領域と測定された順方向電圧ＶＦとの対応関係を示す。図３（ａ）において●印を付したチップ領域は、Ｎ型ＭＯＳウエハ１において順方向電圧ＶＦが基準範囲外であったもの、あるいは、測定不可能であったものを示す。
そして、測定された各順方向電圧ＶＦを、図４（ａ）に示すように、チップ番号（Ｎｏ１〜１５）と対応付けて記憶媒体９に記憶する。

（特定工程）
次に、記憶媒体９に記憶した各順方向電圧ＶＦの中で最大の順方向電圧ＶＦを検索する。続いて、その検索した最大の順方向電圧ＶＦと最も近似している、つまり最も差の小さい順方向電圧ＶＦのチップ番号を検索し、先に検索した最大の順方向電圧ＶＦのチップ番号とをペアにする。

図４（ａ）に示す例では、チップ番号Ｎｏ１の0.769Ｖが最大であり、それと最も差の小さいもの、つまり全体で２番目に高いものは、チップ番号Ｎｏ２の0.768Ｖであるから、チップ番号Ｎｏ１およびＮｏ２をペアにする。以降、残った順方向電圧ＶＦに対して同様の検索を行い、チップ番号のペアを作って行く（図４（ｂ））。

つまり、順方向電圧ＶＦの高い順または低い順に順方向電圧ＶＦを並べ、最も高い電圧から、あるいは、最も低い電圧から順に２つずつ選択してペアを作って行く。なお、順方向電圧ＶＦが同一である場合もペアにすることができる。

（分断工程）
次に、Ｎ型ＭＯＳウエハ１の裏面に公知のダイシングフィルム（ダイシングシート、または、ダイシングテープ、または、エキスパンドテープともいう）を貼着する。そして、公知のダイシング装置およびダイシング方法により、Ｎ型ＭＯＳウエハ１をダイシングフィルムを切断しないようにチップ領域２単位にダイシング（分断）する。これにより、チップ領域２毎にＮ型ＭＯＳＦＥＴチップ２１，２２が配置された状態が作られる。

そして、ダイシングフィルムをエキスパンドし、て各半導体チップ間の間隔を拡張する。これにより、Ｎ型ＭＯＳＦＥＴチップのピックアップ時の近接チップとの干渉によるチッピングを防止するとともに、各半導体チップの認識性を高めることができる。

（組付け工程）
次に、公知のチップマウンタまたはダイボンダなどの装置を用い、先の特定工程において作ったペア単位で半導体チップを半導体ウエハ１からピックアップし、それを回路基板３に組付ける。ピックアップする順番は、順方向電圧ＶＦの低いペアから、あるいは、順方向電圧ＶＦの高いペアからでもよい。また、各ペアのうち、ピックアップする順番も、順方向電圧ＶＦの低い方から、あるいは、順方向電圧ＶＦの高い方からでもよい。

図４（ｂ）は、順方向電圧ＶＦの低いものを上から順に並べた状態を示す。図５は、図４（ｂ）に示す低い順に従って半導体チップをピックアップする場合のピックアップの順番を示す。同図に示す例では、チップ番号Ｎｏ１３，１２（１個目，２個目）の順にピックアップする。たとえば、図２に示すＨブリッジ回路では、チップ番号Ｎｏ１３，１２をＮ型ＭＯＳＦＥＴ２１，２２として用いる。また、Ｐ型ＭＯＳウエハ１０についても上記のＮ型ＭＯＳウエハ１と同様に各工程を経て回路基板３に組付ける。

このように、順方向電圧ＶＦの差が小さい半導体チップ同士をペアで回路基板３に組付けてＨブリッジ回路を製造することができる。
したがって、回路基板３をバッテリ４に逆接続した場合であっても、Ｈブリッジ回路を構成する並列回路に流れる電流の偏りを小さくすることができるため、Ｈブリッジ回路またはモータ６が破壊するおそれを低くすることができる。

［実験］
この出願の発明者らは、上記実施形態を適用した回路をバッテリに逆接続したときに各半導体チップに流れる電流の大きさを調べる実験を行った。この実験は、Ｐ型ＭＯＳＦＥＴ６１，６２を用いて図９に示した回路と同じ回路を構成して行った。その結果、図６（ａ）に示すように、ドレイン電流Ｉｄが１ＡのときはＰ型ＭＯＳＦＥＴ６１，６２に流れるソース電流には僅かに差が出たのみであり、ドレイン電流Ｉｄが２Ａのときには殆ど差が出なかった。

つまり、上記実施形態を適用して半導体チップを回路基板に組み付ければ、Ｈブリッジ回路を構成する半導体チップの順方向電圧の差を極力小さいすることができる。
したがって、回路基板をバッテリに逆接続してしまった場合であっても、グランドからバッテリに流れる逆電流の一方の回路に対する偏りを小さくすることができるので、回路や負荷の破壊が生じ難くすることができる。

〈他の実施形態〉
（１）パワーＭＯＳＦＥＴのオン抵抗（Ｒｏｎ）が近似している半導体チップ同士をペアにして回路基板などの電気部品に組付けることもできる。この方法によれば、半導体チップの電流能力の差を原因とする不具合が発生し難くすることができる。

（２）または、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、または、バイポーラトランジスタのコレクタ・エミッタ飽和電圧（Ｖｃｅｓａｔ）が近似している半導体チップ同士をペアにして回路基板などの電気部品に組付けることもできる。この方法によれば、半導体チップの電流能力の差を原因とする不具合が発生し難くすることができる。

（３）電気的特性が近似しているチップ領域同士を３つ以上集めたものを１つのグループとし、各チップ領域をグループ化する。そして、そのグループ単位で回路基板などの電気部品に組付けることもできる。
（４）この発明は、前述のＨブリッジ回路の他、３相ブリッジ回路などのブリッジ回路にも適用することができる。

１・・Ｎ型ＭＯＳウエハ、２・・チップ領域、３・・回路基板、４・・バッテリ、
５・・グランド、６・・モータ、１０・・Ｐ型ＭＯＳウエハ、
２１，２２・・Ｎ型ＭＯＳＦＥＴチップ、６１，６２・・Ｐ型ＭＯＳＦＥＴチップ。

Claims (11)

1. 半導体ウエハを分断して得た半導体チップを電気部品に組付ける半導体チップの組付け方法において、
   前記半導体ウエハにおいて前記半導体チップを得る予定の領域である各チップ領域の電気的特性を測定する測定工程と、
   前記測定工程により測定された電気的特性が近似している複数のチップ領域を特定する特定工程と、
   前記半導体ウエハを分断して前記チップ領域毎に半導体チップが配置された状態を作る分断工程と、
   前記配置された半導体チップのうち、前記特定工程により特定された複数のチップ領域において分断された各半導体チップを、前記配置された状態から取り上げて前記電気部品に組付ける組付け工程と、
   を有することを特徴とする半導体チップの組付け方法。
2. 前記特定工程は、前記電気的特性が近似している複数のチップ領域を特定し、その特定したチップ領域同士をグループ化する工程であり、
   前記組付け工程は、前記配置された半導体チップのうち、前記特定工程によりグループ化されたチップ領域から分断された各半導体チップを、前記配置された状態から取り上げてグループ単位で前記電気部品に組付ける工程であることを特徴とする請求項１に記載の半導体チップの組付け方法。
3. 前記特定工程は、前記測定工程により測定された電気的特性が近似している複数のチップ領域を特定し、かつ、基準の電気的特性から外れたチップ領域は特定の対象としない工程であることを特徴とする請求項１または請求項２に記載の半導体チップの組付け方法。
4. 前記電気部品は、ブリッジ回路を備えており、
   前記組付け工程は、前記配置された状態から取り上げた各半導体チップを前記ブリッジ回路に組付ける工程であることを特徴とする請求項１ないし請求項３のいずれか１つに記載の半導体チップの組付け方法。
5. 前記電気的特性の少なくとも１つは、耐圧であることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体チップの組付け方法。
6. 前記特定工程は、前記耐圧の大きさ順に前記複数のチップ領域を特定する工程であることを特徴とする請求項５に記載の半導体チップの組付け方法。
7. 前記電気的特性の少なくとも１つは、電流能力であることを特徴とする請求項１ないし請求項４のいずれか１つに記載の半導体チップの組付け方法。
8. 前記特定工程は、前記電流能力の大きさ順に前記複数のチップ領域を特定する工程であることを特徴とする請求項７に記載の半導体チップの組付け方法。
9. 前記電気的特性は、前記チップ領域に備えられたトランジスタの電気的特性であることを特徴とする請求項１ないし請求項８のいずれか１つに記載の半導体チップの組付け方法。
10. 前記トランジスタは、パワーＭＯＳＦＥＴであることを特徴とする請求項９に記載の半導体チップの組付け方法。
11. 前記半導体ウエハの一面には、シートが貼着されており、
    前記分断工程は、
    前記シートを切断しないように前記半導体ウエハを分断し、前記チップ領域毎の半導体チップを前記シートの上に作成する工程であり、
    前記組付け工程は、
    前記配置された半導体チップのうち、前記特定工程により特定された複数のチップ領域において分断された各半導体チップを、前記シートから取り上げて直接前記電気部品に組付ける組付ける工程であることを特徴とする請求項１ないし請求項１０のいずれか１つに記載の半導体チップの組付け方法。

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