TWI581570B - Quasi-shift circuit and semiconductor device - Google Patents

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TWI581570B
TWI581570B TW102127297A TW102127297A TWI581570B TW I581570 B TWI581570 B TW I581570B TW 102127297 A TW102127297 A TW 102127297A TW 102127297 A TW102127297 A TW 102127297A TW I581570 B TWI581570 B TW I581570B
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Description

位準移位電路及半導體裝置
本發明係關於一種位準移位電路，特別是關於一種用以使佈局面積縮小之技術。
近年來之電子機器搭載有各種動作電壓之電路，實現進一步之省電化、小型化。於電子機器中，為了混載不同之動作電壓之電路而使其動作，使用有切換邏輯信號之電壓位準之位準移位電路。
關於位準移位電路，例如日本專利特開2004-343396號(專利文獻1)係揭示如下技術：於位準移位電路中，應對串聯地介於電源與接地之間之PMOS(positive channel Metal Oxide Semiconductor，正通道金氧半導體)電晶體與NMOS(negative channel Metal Oxide Semiconductor，負通道金氧半導體)電晶體於資料輸入之轉換時同時接通時所產生之貫通電流。日本專利特開2004-112666號(專利文獻2)係揭示如下技術：於位準移位電路中，於所供給之2個電源電壓中之一者變得不穩定之情形時，亦可防止因貫通電流而引起之耗電之增加。日本專利特開2004-153446號(專利文獻3)係揭示縮小位準移位電路之佔有面積之技術。
[先前技術文獻] [專利文獻]
專利文獻1：日本專利特開2004-343396號公報
專利文獻2：日本專利特開2004-112666號公報
專利文獻3：日本專利特開2004-153446號公報
於如由F-MONOS(metal-oxide-nitride-oxide-silicon，金屬氧化氮氧化矽)所代表之非揮發性記憶體中，作為用以對字元線或位元線、源極線施加逼近或超過電晶體元件之耐壓之電壓之手段，已知有將閂鎖型之位準移位電路用作為解碼器用之方式。作為閂鎖型之位準移位電路之缺點，可列舉構成閂鎖之MOS(金屬氧化物半導體)電晶體使貫通電流流通而對閂鎖反轉動作帶來影響之現象。為了避免該影響，於閂鎖型之位準移位電路中使用有相對較大之尺寸之下拉電晶體(pull-down transistor)。
但是，該下拉電晶體於閂鎖型之位準移位電路中佔有面積亦較大。又，於用作為解碼器用之情形時，必需配置多個相同之電路。因此，需要實現閂鎖型之位準移位電路之小面積化之技術。
其他課題與新穎之特徵係根據本說明書之記載及隨附圖式而明確。
依據一實施形態之位準移位電路包含：閂鎖電路，其包含第1及第2反相器電路；第1輸入用MOS電晶體，其根據輸入信號而動作；第2輸入用MOS電晶體，其根據輸入信號之反轉信號而動作；及電流電壓控制用MOS電晶體。閂鎖電路將來自被施加第1電壓之第1電壓端子與被施加第2電壓之第2電壓端子之電壓作為動作電壓，輸出將輸入電壓之位準轉換後之電壓。第1及第2輸入用MOS電晶體藉以閘極端子接收輸入信號，並根據輸入信號而驅動閂鎖電路。電流電壓控制用MOS電晶體連接於第1電壓端子與閂鎖電路之間，根據閂鎖電路之反轉動作而受控制驅動，藉此抑止閂鎖電路內之貫通電流。
根據上述一實施形態，可構築利用較小之下拉電晶體之位準移位電路，可實現閂鎖型位準移位電路之小面積化。
1‧‧‧內置有快閃模組之微電腦
2‧‧‧快閃模組
3‧‧‧RAM
4‧‧‧CPU
5‧‧‧DMAC
6‧‧‧JTAG
7‧‧‧系統匯流排
8‧‧‧多匯流排橋接器
9‧‧‧SPI
10‧‧‧FlexRay
11‧‧‧CMT
12‧‧‧MotorTimer
13‧‧‧ATU
14‧‧‧USB
15‧‧‧CAN
16‧‧‧CRC
17‧‧‧WDT
18‧‧‧ADC
21‧‧‧輸出入電路
22‧‧‧控制電路
23‧‧‧位址緩衝器
24‧‧‧電源電路
25‧‧‧預解碼器
26‧‧‧列解碼器、驅動器
27‧‧‧寫入閂鎖
28‧‧‧感測放大器電路
29‧‧‧行解碼器
30‧‧‧記憶體陣列
30A~30D‧‧‧區塊
31‧‧‧源極解碼器、驅動器
31A‧‧‧源極線驅動器
31B‧‧‧源極線解碼器
32‧‧‧分配器
40‧‧‧位準移位電路、字元驅動器帶
41‧‧‧位準移位電路
42‧‧‧位準移位電路
43‧‧‧源極線選擇MOS閘極驅動器
51‧‧‧字元驅動器帶
52‧‧‧字元驅動器
53‧‧‧源極線選擇MOS閘極驅動器
53A‧‧‧源極線選擇MOS閘極驅動器
53B‧‧‧源極線選擇MOS閘極驅動器
53C‧‧‧源極線選擇MOS閘極驅動器
53D‧‧‧源極線選擇MOS閘極驅動器
54‧‧‧源極線選擇MOS
54A‧‧‧源極線選擇MOS
54B‧‧‧源極線選擇MOS
54C‧‧‧源極線選擇MOS
54D‧‧‧源極線選擇MOS
55‧‧‧位準移位電路
56‧‧‧L/S帶
a、b、c、d‧‧‧時間點
e、f、g、h‧‧‧時間點
D1~Dn‧‧‧位址信號
I1‧‧‧貫通電流
I2‧‧‧貫通電流
IN‧‧‧輸入信號
Inx‧‧‧X位址
LOUT‧‧‧輸出電壓
N1、N2‧‧‧閂鎖部之輸入節點
N3、N4‧‧‧特定之節點
N5、N6‧‧‧節點
NO1、NO2‧‧‧節點
OUT‧‧‧輸出電壓
Q1、Q2‧‧‧N通道型之輸入用MOS電晶體
Q3、Q4‧‧‧N通道型之輸入截止MOS電晶體
Q5、Q6、Q7、Q8‧‧‧閂鎖部
Q9‧‧‧MOS電晶體
Q10‧‧‧MOS電晶體
Q11、Q12‧‧‧N通道型MOS電晶體
Q13、Q14‧‧‧P通道型MOS電晶體
QO5、QO6‧‧‧閂鎖部
Ve、Vn、Vp‧‧‧動作電壓
Vf‧‧‧控制電壓
Vnp‧‧‧控制電壓
Vss‧‧‧接地電位
WE #‧‧‧信號
WL‧‧‧字元線
圖1係表示相關技術之閂鎖型位準移位電路之構成之圖。
圖2係表示相關技術之閂鎖型位準移位電路之動作例之圖。
圖3係表示實施形態1之閂鎖型位準移位電路之構成之圖。
圖4係表示實施形態1之閂鎖型位準移位電路之動作之圖。
圖5(A)、(B)係表示於位準移位電路中流通之貫通電流之圖。
圖6(A)~(C)係表示相關技術與本實施形態之閂鎖反轉動作例之圖。
圖7係表示於實施形態1之閂鎖型位準移位電路中，藉由負電壓而動作之情形之動作例之圖。
圖8係表示實施形態2之閂鎖型位準移位電路之構成之圖。
圖9係表示實施形態3之閂鎖型位準移位電路之構成之圖。
圖10係表示實施形態3之動作例之圖。
圖11係表示實施形態4之閂鎖型位準移位電路之構成之圖。
圖12係表示搭載有實施形態之閂鎖型位準移位電路之內置有快閃模組之微電腦1之構成之圖。
圖13係表示快閃模組2之構成之圖。
圖14係分別表示用以驅動快閃模組2內之記憶體陣列30之字元線、位元線及源極線之動作電壓之例之圖。
圖15係分別表示用以驅動記憶體閘極(Memory Gate，MG)、控制閘極(Control Gate，CG)、位元線及源極線之動作電壓之例之圖。
圖16係以閂鎖型位準移位電路之動作為中心表示快閃模組之覆寫動作時之波形之圖。
圖17係以閂鎖型位準移位電路之動作為中心表示快閃模組之抹除動作時之波形之圖。
圖18係表示快閃模組2中之記憶體陣列30周邊之電路之圖。
圖19係表示預解碼器25及列解碼器、驅動器26周邊之構成例之圖。
圖20係表示使用有實施形態3或4之位準移位電路之源極線解碼器之構成例之圖。
圖21係表示使用實施形態1之位準移位電路而構成之列解碼器、驅動器26之例之圖。
圖22係表示使用實施形態1之位準移位電路而構成之分配器(distributor)32之例之圖。
圖23係表示實施形態1所示之閂鎖型位準移位電路之佈局例41之圖。
圖24係表示相關技術所示之閂鎖型位準移位電路之佈局例55之圖。
圖25係表示使用有實施形態所示之閂鎖型位準移位電路之列解碼電路之佈局例之圖。
以下，一面參照圖式，一面對本發明之實施形態進行說明。再者，對圖中相同或相當之部分附上相同之符號並且不重複其說明。
<相關技術>
首先，為了與實施形態相比，對相關技術進行說明。於使用高電壓之製品(例如液晶驅動器、快閃記憶體)中，作為用以對字元線或位元線、源極線施加如逼近或超過電晶體元件之耐壓之電壓之手段，已知有使用閂鎖型之位準移位電路之方式。
圖1係表示相關技術之閂鎖型位準移位電路之構成之圖。
如圖1所示，相關技術之閂鎖型位準移位電路包括：閂鎖部，其包括接收動作電壓Vp、Vn進行動作之4個MOS電晶體Q5、Q6、Q7、Q8；N通道型輸入用MOS電晶體Q1、Q2，其接收輸入信號IN並驅動閂鎖部之輸入節點N1、N2；N通道型輸入截止MOS電晶體Q3、Q4，其設置於該輸入用MOS電晶體Q1、Q2與閂鎖部之輸入節點N1、N2之間，藉由控制電壓Ve而進行開關動作。
於相關技術中，例如於接收小振幅之輸入信號IN並位準轉換為接地電位與升壓電位般之大振幅之信號之情形時，以如下方式進行動作。於相關技術中，輸入用MOS電晶體Q1、Q2構成作為下拉電晶體，根據輸入信號IN而接收邏輯之輸入。經接收之邏輯之輸入係由於藉由控制電壓Ve使輸入截止MOS電晶體Q3、Q4導通，故而被閂鎖至閂鎖部。如此，於該閂鎖型位準移位電路中，使動作電壓Vp相對較低(5V左右)，於Vn=Vss電壓(接地電位)下確定閂鎖。於閂鎖型位準移位電路中，於確定閂鎖後，藉由控制電壓Ve之變更而使輸入截止MOS電晶體Q3、Q4斷開後，使動作電壓Vp上升至所期望之電壓、即升壓電壓(例如Vp=11V)。於該閂鎖型位準移位電路中，於該上升後之動作電壓Vp為可能超過電晶體元件之耐壓之電壓之情形時，以使動作電壓Vn側之電源電壓上升且不施加超過電晶體元件之耐壓之電壓之方式進行控制。
圖2係表示相關技術之閂鎖型位準移位電路之動作例之圖。相關技術所示之MOS電晶體之源極、汲極間耐壓係假定於動作電壓下為8~10V左右。因此，為了不對構成閂鎖型位準移位電路之MOS電晶體施加超過各電晶體元件之耐壓之電壓，於圖2之「耐壓緩和區域」所示之例中，將動作電壓Vp設為11V，使動作電壓Vn上升至1.1V。
於相關技術中，於構成閂鎖電路之N通道型MOS電晶體Q5、Q6中流通之貫通電流成為閂鎖反轉動作之阻礙之主要原因。為了應對該 情況，於相關技術中，使用較大之尺寸之下拉電晶體(MOS電晶體Q1、Q2)構成電路。
但是，該下拉電晶體於構成閂鎖型位準移位電路之各種電晶體中佔有面積亦最大。進而，閂鎖型位準移位電路係於機器之解碼器部等中配置有多個。例如於使用於快閃記憶體之情形時，亦有針對每根字元線配置閂鎖型位準移位電路之情形，對晶片面積帶來之影響亦較大。
<實施形態1>
繼而，關於實施形態1之閂鎖型位準移位電路，一面與圖1之相關技術進行比較一面進行說明。
圖3係表示實施形態1之閂鎖型位準移位電路之構成之圖。
如圖3所示，閂鎖型位準移位電路包含：閂鎖部，其包含於被賦予一動作電壓Vp之電壓端子與特定之節點(N3)之間使出入交叉耦合連接之2個反相器；N通道型之輸入用MOS電晶體Q1、Q2，其接收輸入信號IN並驅動閂鎖部之輸入節點N1、N2；以及N通道型之輸入截止MOS電晶體Q3、Q4，其設置於該輸入用MOS電晶體Q1、Q2與閂鎖部之輸入節點N1、N2之間，藉由控制電壓而進行開關動作。
進而，閂鎖型位準移位電路包含連接於特定之節點(N3)與被賦予另一動作電壓Vn之電壓端子之間之電流電壓控制用MOS電晶體Q9。
閂鎖部中所含之2個反相器中之一者包括串聯連接於被賦予動作電壓Vp之電壓端子與特定之節點(N3)之間之MOS電晶體Q5及Q7。閂鎖部中所含之2個反相器中之另一者包括串聯連接於被賦予動作電壓Vp之電壓端子與特定之節點(N3)之間之MOS電晶體Q6及Q8。
電流電壓控制用MOS電晶體Q9係以閘極端子接收控制電壓。MOS電晶體Q9係於閂鎖部根據輸入信號IN之反轉動作時被斷開，藉此抑止貫通電流。位準移位電路具有複數個電壓端子，自各個電壓端 子被施加動作電壓Vp、Vn等。
藉由該構成，即便抑制輸入用MOS電晶體Q1、Q2之驅動能力，亦可順利地進行閂鎖部之反轉，故而可形成較小之下拉電晶體而建構閂鎖型位準移位電路，從而可有助於佈局面積之小面積化。
圖4係表示實施形態1之閂鎖型位準移位電路之動作之圖。再者，藉由與閂鎖型位準移位電路分開設置之電源控制電路，而控制對閂鎖型位準移位電路之動作電壓Vp、動作電壓Vn、控制電壓Vnp等。例如於閂鎖型位準移位電路中，首先設動作電壓Vp=5.5V左右，藉由閂鎖部Q5、Q6、Q7、Q8而確定根據輸入信號IN之邏輯之輸入。於閂鎖型位準移位電路中，於閂鎖之確定後，藉由控制電壓將輸入截止MOS電晶體Q3、Q4斷開，使動作電壓Vp上升至所期望之電壓(例如Vp=11V)。
於將位準轉換後之輸出電壓OUT設為電晶體元件之耐壓以上之情形時，於在閂鎖型位準移位電路中使賦予至一電壓端子之電壓Vp上升之前，使賦予至另一電壓端子之電壓Vn設為耐壓緩和電壓(於圖4之例中，動作電壓Vn=1.1V)。即，為了對閂鎖部Q5、Q6、Q7、Q8施加該耐壓緩和電壓，將賦予至電流電壓控制用MOS電晶體Q9之控制電壓Vnp設為電流電壓控制用MOS電晶體Q9之閾值電壓(Vth)以上。於圖4之例中，使控制電壓Vnp上升至5V，以節點N3之電位與賦予至另一電壓端子之電壓Vn實質上相等之方式進行控制。
此處，以被施加至閂鎖部中所含之MOS電晶體之電壓不超過該MOS電晶體之耐壓之方式，即，自電壓端子向使耐壓緩和之方向賦予之電壓稱為耐壓緩和電壓。
於圖4之例中，於動作電壓Vp=5.5V時，將輸入信號IN予以輸入，並對作為下拉電晶體之MOS電晶體Q1賦予輸入電壓。此時，設為另一動作電壓Vn=Vss，藉由MOS電晶體Q1而使向Vss方向之電流 流通，進入使節點N1之位準自5.5V向接地電位方向下降之閂鎖之反轉動作。
於閂鎖部Q5、Q6、Q7、Q8之反轉動作時，藉由P通道型MOS電晶體Q8而完成節點N2之充電。此時，藉由控制電壓中接收Vss(接地電位)之電流電壓控制用MOS電晶體Q9而抑止經由N通道型MOS電晶體Q6自節點N2通過節點N3流向另一電壓端子之通路之電流。藉此，順利地進行節點N1、N2之交叉耦合節點之電壓推移。因此，即便與第1相關技術相比下拉電晶體Q1、Q2之電流驅動能力為較小者，亦可構成閂鎖型位準移位電路，且可縮小閂鎖型位準移位電路之佈局面積。
圖5係表示於位準移位電路中流通之貫通電流之圖。圖5(A)係表示於相關技術之位準移位電路中流通之貫通電流之圖。貫通電流I1係於MOS電晶體Q05或Q06中流通之電流。於圖5(A)中，除表示在圖1中說明之相關技術之構成以外，亦表示貫通電流I1。
圖5(B)係為了與相關技術相比，而表示於本實施形態之位準移位電路中流通之貫通電流I2之圖。貫通電流I2係於MOS電晶體Q5或Q6中流通之電流。
圖6係表示相關技術與本實施形態之閂鎖反轉動作例之圖。圖6(A)係表示相關技術與本實施形態中之貫通電流之差異之圖。圖6(B)係表示位準移位電路之動作例之圖。圖6(C)係表示輸入信號之變化之圖。於圖6(A)(B)(C)中，表示圖5所示之各節點(節點NO1、NO2、N1、N2)、輸入信號IN、貫通電流I1、I2。
如圖6(C)所示，根據輸入信號IN之變化，而於閂鎖電路中開始反轉動作。伴隨輸入信號IN之變化，如圖6(B)所示，將各節點(節點NO1、NO2、N1、N2)之電位切換。如圖6(A)所示，於相關技術之構成中，產生較大之貫通電流I1，相對於此，於本實施形態中，止於較 相關技術更小之貫通電流I2之產生，與相關技術相比貫通電流較小。
又，於閂鎖型位準移位電路中，於為了抑制對構成閂鎖部之電晶體之過度之電壓施加而施加耐壓緩和電壓之情形時，於圖4之例中，設為控制電壓Vnp=5V，並對電流電壓控制用MOS電晶體Q9之閘極端子賦予較賦予至另一電壓端子之Vn=Vss(接地電位)更高之電壓1.1V。藉此，能夠以不阻礙耐壓緩和動作之方式使閂鎖型位準移位電路動作。
再者，於對閂鎖型位準移位電路施加耐壓緩和電壓時，動作電壓Vn與控制電壓Vnp之電壓施加之順序係無論何者在先均可，但若考慮電路之穩定動作，則較理想為施加控制電壓Vnp後施加動作電壓Vn。
又，於圖3所示之閂鎖型位準移位電路中，表示於閂鎖部與另一電壓端子之間設置1個MOS電晶體之構成。但是，當然亦可於閂鎖部中所含之2個反相器各者與另一電壓端子之間、即、於各反相器之特定節點N3與另一電壓端子之間分別設置MOS電晶體，形成對該2個MOS電晶體之閘極端子賦予共同之控制電壓之構成。
圖7係表示於實施形態1之閂鎖型位準移位電路中，藉由負電壓而動作之情形之動作例之圖。關於施加負電壓之情形之動作係成為與圖1所示之先前之構成電路相同之控制。又，關於在本發明中追加之輸入信號Vnp，於施加負電壓之情形時通常使其以0V動作。
<實施形態2>
其次，使用圖式對另一實施形態進行說明。
圖8係表示實施形態2中之閂鎖型位準移位電路之構成之圖。
若與實施形態1相比，則於實施形態1中，藉由使MOS電晶體Q9於閂鎖部之反轉動作時斷開而抑止貫通電流，並且，亦作為用以對閂鎖部Q5、Q6、Q7、Q8施加耐壓緩和電壓之MOS電晶體而發揮功能。 於實施形態2中，作為電流電壓控制用MOS電晶體，主要將發揮抑止貫通電流之作用之MOS電晶體、與用以對閂鎖部Q5、Q6、Q7、Q8施加耐壓緩和電壓之MOS電晶體分開設置。
於實施形態2中，如圖8所示，閂鎖型位準移位電路包含：閂鎖部，其包含於被賦予一動作電壓Vp之電壓端子與特定之節點(N3、N4)之間使出入交叉耦合連接之2個反相器；N通道型輸入用MOS電晶體Q1、Q2，其等接收輸入信號IN並驅動閂鎖部之輸入節點N1、N2；以及N通道型輸入截止MOS電晶體Q3、Q4，其等設置於該輸入用MOS電晶體Q1、Q2與閂鎖部之輸入節點N1、N2之間，藉由控制電壓而進行開關動作。
進而，閂鎖型位準移位電路包含：MOS電晶體Q10、Q11，其等連接於特定之節點(N3)與被賦予另一動作電壓Vn之電壓端子之間；及MOS電晶體Q9、Q12，其等連接於特定之節點(N4)與被賦予另一動作電壓Vn之電壓端子之間。
閂鎖部中所含之2個反相器中之一者包含在被賦予動作電壓Vp之電壓端子Vp與特定之節點(N3)之間串聯連接之MOS電晶體Q5、Q7、Q13。使閘極端子連接於特定之節點(N4)而成之P通道型MOS電晶體Q13係發揮反轉動作之輔助作用。
閂鎖部中所含之2個反相器中之另一者包含在被賦予動作電壓Vp之電壓端子Vp與特定之節點(N4)之間串聯連接之MOS電晶體Q6、Q8、Q14。使閘極端子連接於特定之節點(N3)而成之P通道型MOS電晶體Q14係發揮反轉動作之輔助作用。
MOS電晶體Q9、Q10係藉由閘極端子接收控制電壓。MOS電晶體Q9、Q10於利用輸入信號IN之閂鎖部之反轉動作時斷開。又，N通道型MOS電晶體Q11、Q12藉由輸入信號IN控制。
N通道型MOS電晶體Q11或Q12主要發揮貫通電流截止之作用。 即，N通道型MOS電晶體Q11、Q12藉由根據信號IN而動作，抑止因閂鎖部Q5、Q6、Q7、Q8之反轉動作而產生之貫通電流。
若與實施形態1相比，則N通道型MOS電晶體Q11、Q12藉由輸入信號IN控制。藉此，可實現P通道型MOS電晶體Q13、Q14之閘極控制。該等P通道型MOS電晶體Q13、Q14與成為P通道型MOS電晶體Q7、Q8之閘極電壓之節點N1、N2之電壓相比寄生電容較小，故而轉換較快。因此，於閂鎖部Q5、Q6、Q7、Q8中，發揮將來自放電側之節點之P通道型MOS電晶體之充電路徑切斷之作用。
N通道型MOS電晶體Q9、Q10係主要用於對閂鎖部Q5、Q6、Q7、Q8施加耐壓緩和電壓之MOS電晶體。於閂鎖確定後，使動作電壓Vp為高電壓時，N通道型MOS電晶體Q9、Q10係藉由閘極端子而接收閾值電壓以上之控制電壓Vnp。藉此，經由節點N3、N4，對閂鎖部Q5、Q6、Q7、Q8施加動作電壓Vn。
當然，藉由控制電壓之變化，亦有反轉動作時之貫通電流削減效果，但於圖8之閂鎖型位準移位電路中，利用N通道型MOS電晶體Q11或Q12之貫通電流削減效果提高。於該實施形態2中，於構成閂鎖電路之一反相器電路與電壓端子Vn之間並聯連接之MOS電晶體Q10、Q11進行經由一反相器電路之貫通電流之抑制及耐壓緩和。又，於構成閂鎖電路之另一反相器電路與電壓端子Vn之間並聯連接之MOS電晶體Q9、Q12進行經由另一反相器電路之貫通電流之抑制、及耐壓緩和。
再者，動作例係與實施形態1相同。
根據以上之構成，可削減貫通電流，根據各電晶體之閾值或動作電壓等，與實施形態1相比，可進而縮小下拉電晶體Q1、Q2之尺寸。
<實施形態3>
其次，使用圖式對又一實施形態進行說明。
圖9係表示實施形態3中之閂鎖型位準移位電路之構成之圖。
若與實施形態1相比，則實施形態3中之如下方面有所不同：耐壓緩和用之N通道型MOS電晶體Q3、Q4將閂鎖部Q5、Q6、Q7、Q8中所含之2個反相器進行分割。閂鎖部中所含之2個反相器中之一者包含在被賦予動作電壓Vp之電壓端子與特定之節點N3之間串聯連接之MOS電晶體Q5、Q7、Q3。N通道型MOS電晶體Q3係用於藉由電壓箝位而實現對閂鎖部之耐壓緩和動作者。閂鎖部中所含之2個反相器中之另一者包含串聯連接於被賦予動作電壓Vp之電壓端子與特定之節點N3之間之MOS電晶體Q6、Q8、Q4。N通道型MOS電晶體Q3、Q4係於閘極端子接收控制電壓Vf並進行動作。於實施形態3之閂鎖型位準移位電路中，對作為耐壓緩和用MOS而發揮功能之MOS電晶體Q3、Q4之閘極端子施加特定電壓，藉此，藉由電壓箝位而實施耐壓緩和動作。如此，於實施形態3中，作為電流電壓控制用之MOS電晶體，主要有Q3、Q4、Q9，MOS電晶體Q3、Q4主要作為耐壓緩和用之MOS電晶體而發揮功能。又，MOS電晶體Q9主要作為貫通電流防止用之電晶體發揮功能。
圖10係表示實施形態3中之動作例之圖。
於對控制電壓Vf施加正電壓(於圖10之例中，控制電壓Vf=5V)之情形時，對閂鎖部中所含之2個反相器中之節點N1、N2直接施加動作電壓Vp。另一方面，節點N5、N6係被施加經控制電壓Vf箝位之電壓。於圖10之例中，對節點N5、N6施加(5V-Vth)之電壓。於圖10所示之耐壓緩和動作時，使動作電壓Vp上升至高電壓(例如動作電壓Vp=11V)之情形時，對節點N5或N6施加經N通道型MOS電晶體Q3、Q4箝位之電壓。於圖10之例中，對節點N5或N6施加經箝位之電壓(5V-Vth)。
藉由具備該構成，對N通道型MOS電晶體之電壓之施加得到緩和，故而N通道型MOS電晶體之可靠性(由TDDB(Time Dependent Dielectric Breakdown，時間相依介質擊穿)、FN(Fowler-Nordheim，富爾諾罕)穿隧引起之氧化膜劣化等)提高。與P通道型MOS電晶體相比，於N通道型MOS電晶體之可靠性較低之情形時有效。當然，亦可與實施形態1同樣地將由MOS電晶體Q9賦予之控制電壓Vnp設為電流電壓控制用MOS電晶體Q9之閾值電壓(Vth)以上，使控制電壓Vnp上升至5V為止，以節點N3之電位與由另一電壓端子賦予之電壓Vn實質上相等之方式進行控制。即，亦可經由MOS電晶體Q9自電壓端子賦予耐壓緩和電壓。
<實施形態4>
其次，使用圖式對又一實施形態進行說明。
圖11係表示實施形態4之閂鎖型位準移位電路之構成之圖。
為對實施形態2之構成附加實施形態3中所說明之耐壓緩和用之N通道型MOS電晶體Q3、Q4而成者。實施形態4之用於耐壓緩和之動作例係與於實施形態3中說明之利用控制電壓Vf之施加而進行者相同。於實施形態4中，MOS電晶體Q3、Q4、Q9、Q10、Q11、Q12作為電流電壓控制用MOS電晶體發揮功能。該等電流電壓控制用MOS電晶體中之發揮抑止貫通電流之作用者為MOS電晶體Q11、Q12。又，作為耐壓緩和用MOS電晶體而發揮功能者為MOS電晶體Q10、Q9、Q3、Q4。MOS電晶體Q13、Q14係發揮閂鎖部之閂鎖反轉動作之輔助作用。
<閂鎖型位準移位電路之安裝例>
如此，對各實施形態進行說明，對該等各實施形態所示之閂鎖型位準移位電路之安裝例進行說明。
圖12係表示搭載有實施形態之閂鎖型位準移位電路之內置有快 閃模組之微電腦1之構成之圖。
如圖12所示，內置有快閃模組之微電腦1包含快閃模組2、RAM(Random Access Memory，隨機存取記憶體)3、CPU(Central Processing Unit，中央處理單元)4、DMAC(Direct Memory Access Controller，直接記憶體存取控制器)5、JTAG(Joint Test Action Group，測試行動聯合組織)6、系統匯流排7、多匯流排橋接器8、SPI(Serial Peripheral Interface，串列周邊介面)9、FlexRay10、CMT(Concurrent Multipath Transfer，並行多路徑傳輸)11、MotorTimer(電動機計時器)12、ATU(Automatic Antenna Tuner，自動天線調諧器)13、USB(Universal Serial Bus，通用串列匯流排)14、CAN(Controller Area Network，區域控制網路)15、CRC(Cyclic Redundancy Check，循環冗餘檢測碼)16、WDT(Watchdog Timer，看門狗計時器)17、及ADC(Analog to Digital Converter，類比數位轉換器)18。例如內置有快閃模組之微電腦1為用於車載用途之微電腦。實施形態之閂鎖型位準移位電路係於快閃模組2中使用。
圖13係表示圖12所示之快閃模組2之構成之圖。
如圖13所示，快閃模組2包含：輸出入電路21，其用以與外部之機器收發資料或命令；控制電路22，其控制快閃模組2內之各電路；位址緩衝器23，其保持用於對記憶體陣列30存取之位址；電源電路24，其對快閃模組2內之各電路供給電壓；預解碼器25，其用以預解碼對記憶體陣列30存取之位址；列解碼器、驅動器26，其用以對列位址進行解碼並驅動字元線；寫入閂鎖27，其保持向記憶體陣列30之寫入資料；感測放大器電路28，其用於將信號放大；行解碼器29，其用於對行位址進行解碼；記憶體陣列30；及源極解碼器、驅動器31，其用於驅動源極線。
圖14係分別表示通常之採用堆疊閘極型快閃記憶體陣列之快閃 模組內之字元線(Word Line，WL)、位元線(Bit Line，BL)、源極線(Source Line，SL)之各模式下之動作電壓之例。
圖15係分別表示採用MONOS型快閃記憶體陣列之快閃模組內之記憶體閘極(MG)、控制閘極(CG)、位元線、源極線之各模式下之動作電壓之例。
如圖14與圖15所示，於快閃模組2內使用有各種高電壓，必須對記憶體單元適當且選擇性地施加上述各種高電壓。此種各種電壓係於圖13所示之電源電路24中產生。
其次，對包含實施形態之閂鎖型位準移位電路之快閃模組2之動作進行說明。
圖16係以適應列解碼器之閂鎖型位準移位電路之動作為中心而表示快閃模組之覆寫動作時之波形之圖。圖中，將藉由信號WE#取入之位址信號解碼，於時間點a，作為MG解碼器之X位址而輸入(INx)。接收其並利用位準偏移而發生反轉動作，藉由所選擇之L/S(位準移位電路)而發生反轉動作。於時間點b之時序將耐壓緩和電壓Vnp設為5V。於時間點c之時序設為Vn=1.1V。於時間點d之時序進行向Vp=11V之轉換，藉由該動作而對記憶體單元之WL施加電壓8V。於施加後脈衝，於時間點e、f、g、h之各時序，分別進行與時間點d、c、b、a相反之動作，藉此實現關機動作。藉由進行該一系列之控制，可一面考慮L/S構成電晶體之耐壓，一面對記憶體單元施加圖14、15所示般之電壓。
再者，對閂鎖型位準移位電路之輸入信號IN及各種動作電壓VpVnVnpVe等之控制時序係主要以X位址(INx)之變化為基準使其等適當延遲而控制。特別是，輸入至此處之閂鎖型位準移位電路之IN係以如下方式輸入至位準偏移電路，即：WL活性化之時間點a自(INx)立即變化，WL結束活性化之時間點f自(INx)變化起經過固定時間後(實 施e、f、g後)變化。
圖17係以閂鎖型位準移位電路之動作為中心表示快閃模組之抹除動作時之波形之圖。圖中，將藉由信號WE#取入之位址信號解碼，於時間點a，輸入作為MG解碼器之X位址(INx)。接收其並利用位準偏移而發生反轉動作，藉由所選擇之L/S而發生反轉動作。於時間點b之時序，為了耐壓緩和而將Vp電壓設為1.1V。為了藉由閂鎖動作而確定於時間點c之時序在時間點a輸入之位址，使其轉換為Ve=-3.3V。於時間點d之時序進行向Vn=-8V之轉換，藉由該動作而對記憶體單元之WL施加負電壓-8V。於脈衝施加後，於時間點e、f、g、h之各時序，分別進行與時間點d、c、b、a相反之動作，藉此實現關機動作。藉由進行該一系列之控制，可一面考慮L/S構成電晶體之耐壓，一面對記憶體單元施加圖14、15所示之電壓。
於圖16及圖17中，於「L/S相關信號」所示之部分，表示閂鎖型位準移位電路之動作例(動作電壓Vp、動作電壓Ve、動作電壓Vn、控制電壓Vnp、節點N2)。「WL」係表示字元線之動作例。
圖18係表示快閃模組2中之記憶體陣列30周邊之電路之圖。再者，於圖18中，表示含有閂鎖型位準移位電路之部分，故而對各區塊附加「控制位準偏移器」之字符串。又，於圖18中，將圖13之源極解碼器、驅動器31表示為源極線驅動器31A、源極線解碼器31B。再者，於圖18中，分配器32係控制對源極線驅動器31A、源極線解碼器31B之輸出電壓。功能上而言，分配器32亦可謂圖13所示之電源電路24之一部分。
圖19係表示圖13之預解碼器25與列解碼器、驅動器26周邊之構成例之圖。
於圖19之例中，表示預解碼器25、列解碼器、驅動器26。列解碼器、驅動器26包括包含複數個位準移位電路41之L/S帶56、包含複 數個字元驅動器52之字元驅動器帶51。又，將L/S帶56及字元驅動器帶51表示為位準移位電路、字元驅動器帶40。又，於圖19之例中，為了削減面積較大之位準移位電路之數量，而統一執行用以驅動字元線之閘極控制。將記憶體陣列30分割為複數個區塊(區塊30A、30B、‥)，關於各區塊之複數個字元驅動器52，配置共通之位準移位電路41。如此，藉由位址之解碼方法與字元線驅動電路之關係，決定位準移位電路41之數量。
再者，若於圖16中說明動作波形圖注重於圖19之字元線驅動器，則分別與作為WL驅動器之輸出之WL、作為WL驅動器即反相器之輸入之WL驅動器gete．WL驅動器之Pch側動作電壓之N2等建立對應關係。
圖20係表示使用有實施形態3或4之位準移位電路之源極線解碼器之構成例之圖。
源極線解碼器31B包含位準移位電路42、及源極線選擇MOS閘極驅動器帶43。於實施形態3或4之位準移位電路中，為了進行耐壓緩和，輸出之電壓包括HIGH(OUT信號)、及Low(LOUT信號)這2種。為了保護源極線選擇MOS閘極驅動器帶43之驅動器部分之NMOS，於驅動器部中亦使用利用控制電壓Vf之耐壓緩和用NMOS。
記憶體陣列30之各區塊(區塊30A、30b、‥)與源極線選擇MOS閘極驅動器53之各者(源極線選擇MOS閘極驅動器53A、源極線選擇MOS閘極驅動器53B、‥)對應，根據源極線選擇MOS閘極驅動器53之輸出，而使源極線選擇MOS54(源極線選擇MOS54A、源極線選擇MOS54B、‥)接通斷開。位址信號D1~Dn表示記憶體陣列30之存取處之位址，並輸入至該等位址信號D1~Dn位準移位電路42之輸入信號IN。
圖21係表示使用實施形態1之位準移位電路而構成之列解碼器、 驅動器26之變化例之圖。於該例中，與圖19之情形相比，使字元驅動器52與位準移位電路一對一對應地設置。
藉由此種構成，可對記憶體單元選擇性地施加高電壓、負電壓。可於解碼器內共有動作電壓Vp、動作電壓Vn、Ve、及控制電壓Vnp等，故而無需進行高電壓之解碼。
圖22係表示使用實施形態1之位準移位電路而構成之分配器32之例之圖。
藉由如此構成，可形成佈局面積較小之分配器。
<與相關技術之佈局面積之比較>
以下，藉由表示相關技術之閂鎖型位準移位電路、及各實施形態之閂鎖型位準移位電路之佈局之例，而比較佈局面積。
圖23係實施形態1所示之閂鎖型位準移位電路之佈局例41。於圖23中，「Q1」等係分別與圖5所示之MOS電晶體對應。
圖24係相關技術所示之閂鎖型位準移位電路之佈局例55。與圖1所示之閂鎖型位準移位電路對應。
若將圖23與圖24進行比較，則例如表示下拉電晶體(Q1、Q2)可於實施形態1所示之閂鎖型位準移位電路中以較小之佈局面積實現。
圖25係表示使用有實施形態所示之閂鎖型位準移位電路之列解碼電路之佈局例。於圖25中，亦表示各MOS電晶體之配線例。再者，於圖25中，表示圖19所示之位準移位電路、字元驅動器帶40之佈局例。於L/S帶56中包含複數個位準移位電路41。又，於字元驅動器帶51中包含複數個字元驅動器52。
如此，於圖25中，與使用有相關技術之情形相比，於使記憶體陣列之陣列間距相同之情形時，即便僅列解碼器周邊，佈局面積亦可於縱方向削減40%左右。因此，於對在快閃模組中大量使用之位準移位電路應用本實施形態之情形時，與相關技術相比，可大量削減佈局 面積。又，於晶片整體中，快閃模組佔有晶片整體之面積之比率相對較大，故而位準移位電路之小型化亦有助於晶片整體之面積之削減。
再者，於上述圖式中，特別是以位準移位電路之部分為中心來表示。
如此對各實施形態進行說明，但當然亦可將該等實施形態組合。又，於各實施形態中，藉由設置於動作電壓Vn與閂鎖電路之特定節點之間之N通道型MOS電晶體(實施形態1之Q9等)而實施電流之削減，但並不限定於NMOS電晶體，亦可將各MOS電晶體之類型進行變更，即：將P通道型變更為N通道型，將N通道型變更為P通道型。又，亦可設為將動作電壓Vn與動作電壓Vp調換之構成。
以上，基於實施形態對由本發明者完成之發明具體地進行說明，但本發明並不限定於實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
I1‧‧‧貫通電流
I2‧‧‧貫通電流
IN‧‧‧輸入信號
NO1、NO2‧‧‧節點
N1、N2‧‧‧閂鎖部之輸入節點
N3‧‧‧特定之節點
QO5、QO6‧‧‧閂鎖部
Q1、Q2‧‧‧N通道型之輸入用MOS電晶體
Q3、Q4‧‧‧N通道型之輸入截止MOS電晶體
Q5、Q6、Q7、Q8‧‧‧閂鎖部
Q9‧‧‧MOS電晶體
Ve、Vn、Vp‧‧‧動作電壓
Vnp‧‧‧控制電壓

Claims (5)

  1. 一種位準移位電路，其包括：第1電壓端子，其被施加第1電壓；第2電壓端子，其被施加第2電壓；閂鎖電路，其包含連接於上述第2電壓端子與第1節點之間之第1反相器電路、及連接於上述第2電壓端子與第2節點之間之第2反相器電路，且上述第1及第2反相器電路之輸入端子與輸出端子相互交叉連接；第1輸入用MOS電晶體，其連接於上述第1電壓端子與上述第1反相器電路之輸入端子之間，用以於閘極端子接收輸入信號，並根據上述輸入信號而驅動上述閂鎖電路；第2輸入用MOS電晶體，其連接於上述第1電壓端子與上述第2反相器電路之輸入端子之間，用以於閘極端子接收上述輸入信號之反轉信號，並根據上述輸入信號而驅動上述閂鎖電路；及1個以上之電流電壓控制用MOS電晶體，其連接於上述第1節點與上述第1電壓端子之間、及上述第2節點與上述第1電壓端子之間，根據上述閂鎖電路之反轉動作而受控制驅動，藉此抑止上述閂鎖電路內之貫通電流；且上述第1節點及上述第2節點共同地連接；上述電流電壓控制用MOS電晶體係對於上述第1及第2反相器電路共同地設置；於上述閂鎖電路中，於構成上述第1反相器電路之第1PMOS電晶體與第1NMOS電晶體之間，連接第1耐壓緩和用NMOS電晶體；於構成上述第2反相器電路之第2PMOS電晶體與第2NMOS電晶 體之間，連接第2耐壓緩和用NMOS電晶體；對上述第1及第2耐壓緩和用NMOS電晶體之閘極端子施加第1控制電壓，藉此將經箝位之電壓作為耐壓緩和用電壓而輸入至上述閂鎖電路；於第1模式中，上述第1控制電壓比施加於上述電流電壓控制用MOS電晶體之閘極之第2控制電壓高，於第2模式中，上述第1控制電壓比施加於上述電流電壓控制用MOS電晶體之閘極之第2控制電壓低。
  2. 如請求項1之位準移位電路，其中上述位準移位電路於上述閂鎖電路之閂鎖反轉動作時輸入閾值以下之上述第2控制電壓，於上述閂鎖電路之保存期間輸入成為閾值以上之上述第2控制電壓。
  3. 如請求項1之位準移位電路，其中上述位準移位電路係於上述閂鎖電路之保存期間，將對上述第1電壓端子供給之電壓設為特定之電壓位準，藉此自上述電流電壓控制用MOS電晶體對上述閂鎖電路施加耐壓緩和電壓。
  4. 如請求項1之位準移位電路，其中上述第1模式係對於記憶體單元之資料寫入模式，上述第2模式係對於記憶體單元之資料抹除模式。
  5. 如請求項1之位準移位電路，其中於上述第2模式中，上述第1控制電壓為負電壓。
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