CN100553144C - 移位缓存器驱动电路及其电平移位器 - Google Patents

Abstract

一种电平移位器包括第一开关、第二开关、储能组件、负载组件、第三开关、二极管、第四开关、晶体管以及第五开关。第一开关由输入讯号控制，并耦接第一电压。第二开关耦接第一开关，并控制讯号所控制。储能组件的第一端用以接收移位暂存讯号，且其第二端耦接第一开关与第二开关之间的第一节点。负载组件耦接储能组件的第二端。第三开关耦接负载组件，且由移位暂存反相讯号所控制。二极管的负端耦接负载组件与第三开关之间的第二节点，其正端耦接第四开关。第四开关由移位暂存反相讯号所控制。晶体管的栅极耦接二极管的正端，其第一源极/漏极输出一输出讯号，且其第二源极/漏极耦接第二电压。第五开关耦接晶体管的第一源极/漏极，且第五开关由移位暂存反相讯号所控制。

Description

移位缓存器驱动电路及其电平移位器

技术领域

本发明涉及一种移位缓存器(Shift Register)驱动电路及其电平移位器(Level Shifter)，特别是涉及一种使用单一类型金属氧化物半导体(MetalOxide Semiconductor，MOS)场效应晶体管设计的移位缓存器驱动电路及其电平移位器。

背景技术

低温多晶硅(Low Temperature Polysilicon，LTPS)液晶显示器是目前消费性电子产品开发的主流，且主要应用于高度整合特性与高画质显示器。传统上，液晶驱动电路中的移位缓存器以及电平移位电路皆是使用互补式金属氧化物半导体(Complementary MOS，CMOS)场效应晶体管来设计。然而，利用CMOS晶体管所设计的移位缓存器驱动电路及电平移位器在制作上需要较多的光罩数，而且制造流程也比较繁复，大大提高了整个液晶显示器的成本。

发明内容

有鉴于此，本发明的目的是提供一种移位缓存器驱动电路及其电平移位器。使用单一类型MOS晶体管以及低功率消耗的设计结构，来设计移位缓存器驱动电路及其电平移位器，可达到降低液晶显示器制造成本以及功率消耗的目的。

根据本发明的目的，提出一种电平移位器，包括第一开关、第二开关、储能组件、负载组件、第三开关、二极管、第四开关、晶体管以及第五开关。第一开关由输入讯号所控制，并耦接至第一电压。第二开关耦接至第一开关，且第二开关由第一控制讯号所控制。储能组件具有第一端及第二端。第一端用以接收移位暂存讯号，且第二端耦接至位于第一开关与第二开关之间的第一节点。负载组件耦接至储能组件的第二端。第三开关耦接至负载组件，且第三开关由移位暂存反相讯号所控制。移位暂存反相讯号为该移位暂存讯号的反相讯号。二极管具有正端及负端。负端耦接于负载组件与第三开关之间的第二节点。第四开关耦接至二极管的正端，且第四开关由移位暂存反相讯号所控制。晶体管具有栅极、第一源极/漏极及第二源极/漏极。栅极耦接至二极管的正端。第一源极/漏极用以输出一输出讯号，而第二源极/漏极用以耦接至第二电压。第五开关耦接至第一源极/漏极，且第五开关由移位暂存反相讯号所控制。

根据本发明的目的，提出一种移位缓存器驱动电路，包括移位缓存器以及电平移位器。移位缓存器用以接收输入讯号，并输出移位暂存讯号。电平移位器包括第一开关、第二开关、储能组件、负载组件、第三开关、二极管、第四开关、晶体管以及第五开关。第一开关由输入讯号所控制，并耦接至第一电压。第二开关耦接至第一开关，且第二开关由第一控制讯号所控制。储能组件具有第一端及第二端。第一端用以接收移位暂存讯号，且第二端耦接至位于第一开关与第二开关之间的第一节点。负载组件耦接至储能组件的第二端。第三开关耦接至负载组件，且第三开关由移位暂存反相讯号所控制。移位暂存反相讯号为该移位暂存讯号的反相讯号。二极管具有正端及负端。负端耦接于负载组件与第三开关之间的第二节点。第四开关耦接至二极管的正端，且第四开关由移位暂存反相讯号所控制。晶体管具有栅极、第一源极/漏极及第二源极/漏极。栅极耦接至二极管的正端。第一源极/漏极用以输出一输出讯号，而第二源极/漏极用以耦接至第二电压。第五开关耦接至晶体管的第一源极/漏极，且第五开关由移位暂存反相讯号所控制。

为使本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。

附图说明

图1示出了依照本发明一较佳实施例的一种移位缓存器驱动电路结构图。

图2示出了图1中电平移位器于第一周期内各晶体管导通或关闭状态以及电容的正负端与节点D3、C3与D4的电压电位示意图。

图3示出了图1中电平移位器于第二周期内晶体管导通或关闭状态以及电容的正负端与节点D3、C3与D4的电压电位示意图。

图4A示出了图1的移位缓存器驱动电路中移位缓存器的输入讯号VST、控制讯号C1及C2以及节点D2讯号的时序图。

图4B示出了图1中电平移位器对应时钟讯号CLK的移位暂存讯号SR、移位暂存反相讯号XSR、输入讯号VST、控制讯号C2、节点D3、C3及D4以及输出讯号LS的时序图。

附图符号说明

100：移位缓存器驱动电路

110：移位缓存器

120：电平移位器

具体实施方式

请参照图1，其示出了依照本发明一较佳实施例的一种移位缓存器驱动电路结构图。移位缓存器驱动电路100，例如是使用于液晶显示器，其包括移位缓存器110以及电平移位器120。移位缓存器110用以接收输入讯号VST，并根据时钟讯号CLK，输出移位暂存讯号SR、移位暂存反相讯号XSR以及控制讯号C2至电平移位器120。移位缓存器110中作为讯号锁存功能的P型MOS(PMOS)晶体管M01接收输入讯号VST，并根据时钟讯号CLK的控制，以输出控制讯号C1。控制讯号C1再经由PMOS晶体管M03及M04所组成的反相器，而输出与控制讯号C1反相的控制讯号C2。控制讯号C2输入PMOS晶体管M07的栅极，并于晶体管M07的漏极输出移位暂存讯号SR。移位暂存讯号SR再经由PMOS晶体管M09及M10组成的反相器输出移位暂存反相讯号XSR。其中移位暂存反相讯号XSR为移位暂存讯号SR的反相讯号。

电平移位器120包括PMOS晶体管M11及M12、电容C、PMOS晶体管M13及M14、二极管耦接(Diode Connected)PMOS晶体管M15以及PMOS晶体管M16、M17及M18。晶体管M12的栅极由输入讯号VST所控制，且晶体管M12的漏极耦接至接地电压GND。晶体管M11的漏极耦接至晶体管M12的源极，晶体管M11的栅极由控制讯号C2所控制，且晶体管M11的源极耦接至操作电压VDD，例如是9V。电容C的正端(+)用以接收移位暂存讯号SR，而电容C的负端(-)耦接至位于晶体管M11与M12之间的第一节点D3。晶体管M14的栅极耦接至电容C的负端，且晶体管M14的漏极耦接至操作电压VSS，例如是-6V。晶体管M13的漏极耦接至晶体管M14的源极，晶体管M13的栅极由移位暂存反相讯号XSR所控制，且晶体管M13的源极耦接至操作电压VDD。

此外，二极管耦接晶体管M15的负端(栅极与漏极耦接端)耦接于晶体管M14与M13之间的第二节点C3，而晶体管M16的漏极耦接至晶体管M15的正端(源极)。晶体管M16的栅极由移位暂存反相讯号XSR所控制，且晶体管M16的源极耦接至操作电压VDD。晶体管M18的栅极耦接至晶体管M15的正端(源极)，晶体管M18的源极用以输出一输出讯号LS，且晶体管M18的漏极耦接至操作电压VSS。晶体管M17的漏极耦接至晶体管M18的源极，晶体管M17的栅极由移位暂存反相讯号XSR所控制，且晶体管M17的源极耦接至操作电压VDD。

图2示出了图1中移位缓存器驱动电路100于第一周期T1内晶体管M01、M03～M18导通(ON)或不导通(OFF)状态以及电容C的正负端与节点D3、C3与D4的电压电位示意图。图3系示出了图1中移位缓存器驱动电路100于第二周期T2内晶体管M01、M03～M18导通(ON)或不导通(OFF)状态以及电容C的正负端与节点D3、C3与D4的电压电位示意图。图4A示出了图1的移位缓存器驱动电路100中移位缓存器110的输入讯号VST、控制讯号C1及C2以及节点D2讯号的时序图。图4B示出了图1的移位缓存器驱动电路100中电平移位器120对应时钟讯号CLK的移位暂存讯号SR、移位暂存反相讯号XSR、输入讯号VST、控制讯号C2、节点D3、C3及D4讯号以及输出讯号LS的时序图。

请同时参照图2以及图4A，于第一周期T1内，输入讯号VST具有GND电位，CLK讯号具有GND电位晶体管M01导通，使得节点C1具有接近于GND的电位，其中Vth晶体管M01的阈值电压(Threshold Voltage)。控制讯号C2与控制讯号C1反相，因此控制讯号C2具有VDD电位。由于二极管耦接晶体管M05的作用，节点D2电压比讯号VST电位高一个阈值电压值Vth，亦即VD2＝GND+Vth。此时，晶体管M07不导通，而晶体管M08导通，使得移位暂存讯号SR具有XCK讯号的电位(＝VDD)。

接着，请同时参照图2以及图4B，于第一周期内，输入讯号VST具有GND电位，使得晶体管M12导通，且控制讯号C2具有VDD电位，使得晶体管M11不导通。由于晶体管M12导通，电容C的负端电压VD3(亦即晶体管M12的源极电压)比晶体管M12的栅极电压(GND)高出一个阈值电压值Vth(约为2.5V)。亦即VD3＝GND+Vth。另外，移位暂存讯号SR具有VDD电位并输入电容C的正端，使得电容C充电而具有(VDD-Vth)的跨压。此时，由于晶体管M14的栅极电压(GND+Vth～2.5V)高于漏极电压(VSS～-6V)，因此晶体管M14不导通。而且移位暂存反相讯号XSR具有GND电位，使得晶体管M13、M16以及M17皆导通，并分别将操作电压VDD(9V)输入至节点C3与D4以及晶体管M17的漏极。由于二极管耦接晶体管M15的作用，节点C3的电位会略低于节点D4的电位VDD。同时由于晶体管M18的栅极电压(＝VDD～9V)高于漏极电压(VSS～-6V)，因此晶体管M18不导通。此时，晶体管M17的漏极输出具有VDD电位的输出讯号LS。

请同时参照图3以及图4A，于第二周期T2内，输入讯号VST具有VDD电位，且CLK讯号亦具有VDD电位。此时，晶体管M01不导通，控制讯号C1的电位保持于近于GND的电位，且控制讯号C2的电位仍为VDD，使得晶体管M07不导通。晶体管M08的源极电压由原先的VDD电位改变为浮接状态。由于晶体管M08源极与栅极的寄生电容Cgs关系，当XCK讯号电位由VDD下降至GND时，节点D2的电压亦被往下拉至低于GND电位，导致晶体管M08完全导通，且移位暂存讯号SR具有GND电位。

请同时参照图3以及图4B，于第二周期T2内，输入讯号VST具有VDD电位，控制讯号C2具有VDD电位，且移位暂存反相讯号XSR亦具有VDD电位，使得晶体管M11、M12、M13、M16以及M17皆不导通。此时，移位暂存讯号SR具有GND电位，使得电容C的正端电压由原先的VDD下降至GND，并导致电容C放电，同时电容C的负端电压VD3也由原先的(GND+Vth)下降至(Vth-VDD)(～2.5V-9V＝-6.5V)。此时，由于晶体管M14的栅极电压(～-6.5V)仅略低于其漏极电压(-6V)，因此晶体管M14并未完全导通。

本发明的特点是于第二周期内，电平移位器120的晶体管M17不导通，使得晶体管M18的源极电压由原先的VDD(9V)电位改变为浮置(Floating)状态(亦即源极电流为零)，而且由于晶体管M18的栅极与源极间存在的寄生电容Cgs’效应，使得节点D4的电位由原先的VDD(9V)电位往下拉至低于晶体管M18的漏极电压VSS(-6V)，导致晶体管M18完全导通，并由晶体管M18的源极输出具有VSS电位的输出讯号LS。此时，节点C3的电位也随着节点D4电位往下拉，导致晶体管M14也完全导通，且节点C3电位约为VSS。因此，输入讯号VST(GND/VDD)便可利用电平移位器120而输出不同电位(VDD/VSS)的输出讯号LS，达到电平移位的目的。

如上所述，本发明虽以电平移位器120包括PMOS晶体管M11～M18以及电容C为例作说明，然本发明的电平移位器也可以使用其它同一类型的晶体管，例如是NMOS晶体管来设计，甚至晶体管M11、M12、M13、M16及M17也可以是其它的开关组件，例如分别是第一开关～第五开关。第一及第二开关分别接受控制讯号C2及输入讯号VST的控制，且第三～第五开关接受移位暂存反相讯号XSR的控制。晶体管M14也可以是其它的负载组件，耦接于节点C3以及D3之间，且晶体管M15也可以是其它的二极管，耦接于节点C3以及D4之间。而且电容C也可以是其它的储能组件。只要是于第一周期T1内，第一开关导通，第二开关不导通，第三开关、第四开关及第五开关皆导通，储能组件充电，且晶体管M18不导通，而于第二周期内，第一开关、第二开关、第三开关、第四开关及第五开关皆不导通，储能组件放电而产生电位改变，以使晶体管M18导通，便可如上述达到电平移位的目的。因此，皆不脱离本发明的技术范围。

如上所述，本发明的移位缓存器驱动电路虽以具有P型移位缓存器(全使用PMOS晶体管设计)为例作说明，然本发明的移位缓存器驱动电路中移位缓存器以及电平移位器亦可以皆使用其它单一类型晶体管，例如NMOS晶体管来加以设计。而且电平移位器120也可以是使用其它的控制讯号C2来控制晶体管M11。只要是在上述的第一周期以及第二周期内，控制讯号C2皆使得晶体管M11不导通，便可达到上述输出讯号电平移位的目的。因此，亦不脱离本发明的技术范围。

本发明上述实施例所揭露的移位缓存器驱动电路及其电平移位器的优点在于使用单一类型薄膜晶体管(例如是PMOS晶体管)的制程设计，可以简化移位缓存器驱动电路的制程步骤，并降低操作功率的损耗，有效节省整个液晶显示器的制造成本。

综上所述，虽然本发明已以一较佳实施例披露如上，然其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围的前提下可作各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (18)

1.一种电平移位器，包括：

一第一开关，由一输入信号所控制，并耦接至一第一电压；

一第二开关，耦接至该第一开关，该第二开关系由一控制信号所控制；

一储能组件，具有一第一端及一第二端，该第一端用以接收一移位暂存信号，该第二端耦接至位于该第一开关与该第二开关之间的一第一节点；

一负载组件，耦接至该储能组件的该第二端；

一第三开关，耦接至该负载组件，该第三开关由一移位暂存反相信号所控制，其中该移位暂存反相信号为该移位暂存信号的反相信号；

一二极管，具有一正端及一负端，所述负端耦接于该负载组件与该第三开关之间的一第二节点；

一第四开关，耦接至该二极管的所述正端，该第四开关由该移位暂存反相信号所控制；

一晶体管，具有一栅极、一第一源极/漏极及一第二源极/漏极，该栅极耦接至该二极管的所述正端，该第一源极/漏极用以输出一输出信号，而该第二源极/漏极用以耦接至一第二电压；以及

一第五开关，耦接至该晶体管的该第一源极/漏极，该第五开关由该移位暂存反相信号所控制。

2.如权利要求1所述的电平移位器，其中于一第一周期内，该第一开关导通，该第二开关不导通，该第三开关、该第四开关及该第五开关皆导通，该储能组件的该第二端系经由该第一开关耦接至该第一电压，该移位暂存信号具有一第一电位，使得该储能组件充电，一第三电压由该第三开关、该第四开关及该第五开关分别输入至该二极管的所述负端、所述正端及该第一源极/漏极，且该晶体管不导通，该输出信号的电位实质上为第三电压；于一第二周期内，该第一开关、该第二开关、该第三开关、该第四开关及该第五开关皆不导通，该移位暂存信号具有一第二电位，使得该储能组件的该第二端的电位改变，以使该晶体管导通，该输出信号的电位为该第二电压。

3.如权利要求2所述的电平移位器，其中该第一开关、该第二开关、该第三开关、该第四开关、该第五开关、该二极管以及该晶体管皆由PMOS晶体管所构成。

4.如权利要求3所述的电平移位器，其中于该第一周期内，该输入信号的电位为该第一电压，且该控制信号具有该第一电位。

5.如权利要求4所述的电平移位器，其中于该第二周期内，该输入信号的电位为该第三电压，且该控制信号具有该第一电位。

6.如权利要求5所述的电平移位器，其中该第一电压为一第一低电压，该第二电压为一第二低电压，该第三电压为一高电压，该第一电位为一高电位，且该第二电位为一低电位。

7.如权利要求1所述的电平移位器，其中该负载组件为一MOS晶体管，该MOS晶体管的栅极耦接至该储能组件的该第二端，该MOS晶体管的一第一源极/漏极耦接至该第三开关，且该MOS晶体管的一第二源极/漏极耦接至该第二电压。

8.如权利要求1所述的电平移位器，其中该储能组件为一电容。

9.一种移位缓存器驱动电路，包括：

一移位缓存器，用以接收一输入信号，并输出一移位暂存信号；以及

一电平移位器，包括：

一第一开关，由该输入信号所控制，并耦接至一第一电压；

一第二开关，耦接至该第一开关，该第二开关系由一控制信号所控制；

一储能组件，具有一第一端及一第二端，该第一端用以接收该移位暂存信号，该第二端耦接至位于该第一开关与该第二开关之间的一第一节点；

一负载组件，耦接至该储能组件的该第二端；

一第三开关，耦接至该负载组件，该第三开关由一移位暂存反相信号所控制，其中该移位暂存反相信号为该移位暂存信号的反相信号；

一二极管，具有一正端及一负端，所述负端耦接于该负载组件与该第三开关之间的一第二节点；

一第四开关，耦接至该二极管的所述正端，该第四开关由该移位暂存反相信号所控制；

一晶体管，具有一栅极、一第一源极/漏极及一第二源极/漏极，该栅极系耦接至该二极管的所述正端，该第一源极/漏极用以输出一输出信号，而该第二源极/漏极用以耦接至一第二电压；以及

一第五开关，耦接至该第一源极/漏极，该第五开关由该移位暂存反相信号所控制。

10.如权利要求9所述的移位缓存器驱动电路，其中于一第一周期内，该第一开关导通，该第二开关不导通，该第三开关、该第四开关及该第五开关皆导通，该储能组件的该第二端经由该第一开关耦接至该第一电压，该移位暂存信号具有一第一电位，使得该储能组件充电，一第三电压由该第三开关、该第四开关及该第五开关分别输入至该二极管的所述负端、所述正端及该第一源极/漏极，且该晶体管不导通，该输出信号的电位为该第三电压；于一第二周期内，该第一开关、该第二开关、该第三开关、该第四开关及该第五开关皆不导通，该移位暂存信号具有一第二电位，使得该储能组件的该第二端的电位改变，以使该晶体管导通，该输出信号的电位为该第二电压。

11.如权利要求10所述的移位缓存器驱动电路，其中该第一开关、该第二开关、该第三开关、该第四开关、该第五开关、该二极管以及该晶体管皆由PMOS晶体管所构成。

12.如权利要求11所述的移位缓存器驱动电路，其中于该第一周期内，该输入信号的电位为该第一电压，且该控制信号具有该第一电位。

13.如权利要求12所述的移位缓存器驱动电路，其中该输入信号的电位为该第三电压，且该控制信号具有该第一电位。

14.如权利要求13所述的移位缓存器驱动电路，其中该第一电压为一第一低电压，该第二电压为一第二低电压，该第三电压为一高电压，该第一电位为一高电位，且该第二电位为一低电位。

15.如权利要求11所述的移位缓存器驱动电路，其中该移位缓存器为一P型移位缓存器。

16.如权利要求9所述的移位缓存器驱动电路，其中该负载组件为一MOS晶体管，该MOS晶体管的栅极耦接至该储能组件的该第二端，该MOS晶体管的一第一源极/漏极耦接至该第三开关，且该MOS晶体管的一第二源极/漏极耦接至该第二电压。

17.如权利要求9所述的移位缓存器驱动电路，其中该储能组件为一电容。

18.如权利要求9所述的移位缓存器驱动电路，其中该移位缓存器还包括一锁存开关，用以接收该输入信号，并输出一内部信号，且该控制信号为该内部信号的反相信号。

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