CN1889363B - 电平移动电路 - Google Patents

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Abstract

一种电平移动电路包括第一级电平移动单元，其具有第一晶体管、第二晶体管第一二极管、第一电容、第二二极管与第二电容。第一晶体管具有第一栅极、第一源极/漏极与第二源极/漏极，第一源极/漏极耦接至第一电压。第二晶体管具有一第二栅极、第三源极/漏极与第四源极/漏极，第二栅极耦接至第二源极/漏极，第三源极/漏极耦接至第一电压，而第四源极/漏极耦接至第一栅极。第一二极管的第一端耦接至第二源极/漏极，第一二极管的第二端接收反相时钟信号。第一电容以并联的方式与第一二极管耦接。第二二极管的第一端耦接至第四源极/漏极，第二二极管的第二端接收时钟信号。第二电容以并联的方式与第二二极管耦接。

Description

电平移动电路
技术领域
本发明有关于一种电平移动电路，且特别是有关于一种使用单一型的场应效晶体管的电平移动电路。
背景技术
低温多晶硅(Low Temperature Polysilicon，LTPS)液晶显示器是目前消费性电子产品开发的主流，且主要应用于具有高度集成特性的显示器与高画质显示器。传统上，液晶驱动电路中的电平移动电路是使用互补式金属氧化物半导体(Complementary MOS，CMOS)场应效晶体管来设计。然而，利用CMOS晶体管所设计的电平移动电路在制作上需要较多的光掩模，且制造流程也较为繁复，大大的提高了整个液晶显示器的成本。
因此，如何提出一种能够有效地简化制造工艺，且能够达到低消耗功率的电平移动电路是一亟待解决的问题。
发明内容
有鉴于此，本发明的目的就是在提供一种电平移动电路，采用单一型的金属氧化物半导体晶体管的电路设计结构，可达到降低液晶显示器制造成本以及低功率消耗的目的。
根据本发明的目的，提出一种电平移动电路包括第一级电平移动单元，其具有第一晶体管、第二晶体管第一二极管、第一电容、第二二极管与第二电容。第一晶体管具有第一栅极、第一源极/漏极与第二源极/漏极，第一源极/漏极耦接至第一电压。第二晶体管具有一第二栅极、第三源极/漏极与第四源极/漏极，第二栅极耦接至第二源极/漏极，第三源极/漏极耦接至第一电压，而第四源极/漏极耦接至第一栅极。第一二极管的第一端耦接至第二源极/漏极，第一二极管的第二端接收反相时钟信号。第一电容以并联的方式与第一二极管耦接。第二二极管的第一端耦接至第四源极/漏极，第二二极管的第二端接收时钟信号。第二电容以并联的方式与第二二极管耦接。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下：
附图说明
图1表示依照本发明一较佳实施例的利用PMOS设计的电平移动电路的电路示意图。
图2表示依照本发明较佳实施例的利用PMOS设计的电平移动电路的详细电路图。
图3A表示依照本发明较佳实施例的时钟信号、反相时钟信号、第一级电平移动单元的输出端及第二节点的仿真结果的波形图。
图3B表示依照本发明较佳实施例的第三节点、第二级电平移动单元的输出端、第五节点与输出级单元的输出端的仿真结果的波形图。
图4A表示依照本发明较佳实施例的电平移动电路于时间点t1之前各晶体管的状态的示意图。
图4B表示依照本发明较佳实施例的电平移动电路于时间点t1之后各晶体管的状态的示意图。
图5A表示依照本发明较佳实施例的利用NMOS设计的电平移动电路的电路示意图。
图5B表示依照本发明较佳实施例的利用NMOS设计的电平移动电路的详细电路图。
主要组件符号说明
100、500：电平移动电路
110：第一级电平移动单元
120：第二级电平移动单元
130：输出级单元
具体实施方式
请参照图1，其表示依照本发明一较佳实施例的利用P型金属氧化物半导体(P type Metal Oxide Semiconductor，PMOS)晶体管设计的电平移动电路的电路示意图。电平移动电路100以PMOS晶体管的电路设计结构为例，其包括第一级电平移动单元110与第二级电平移动单元120。第一级电平移动单元110包括第一晶体管M1、第二晶体管M2、第一二极管D1、第一电容C1、第二二极管D2与第二电容C2。第一晶体管M1具有第一源极S1、第一栅极G1与第一漏极D1，其中，第一源极S1耦接至第一电压VDD。第二晶体管M2具有第二源极S2、第二栅极G2、第二漏极D2，其中，第二栅极G2耦接至第一漏极D1，第二源极S2耦接至第一电压VDD，第二漏极D2耦接至第一栅极G1。第一二极管DD1的一端耦接至第一漏极D1，而另一端接收反相时钟信号XCK。第一电容C1，以并联的方式与第一二极管DD1耦接。第二二极管DD2的一端耦接至第二漏极D2，而另一端接收时钟信号CLK。第二电容C2以并联的方式与第二二极管DD2耦接。
第二电平移动单元120包括第三晶体管M3、第三二极管D3、第四晶体管M4与第五晶体管M5。第三晶体管具有第三源极S3、第三栅极G3与第三漏极D3，其中，第三栅极G3耦接至第二栅极G2，第三源极S3耦接至第一电压VDD。第三二极管DD3的一端耦接至第三漏极D3，而另一端耦接至第二电压VSS。第四晶体管M4具有第四源极S4、第四栅极G4与第四漏极D4，其中，第四栅极G4耦接至第二栅极G2，第四源极S4耦接至第一电压VDD。第五晶体管M5具有第五源极S5、第五栅极G5与第五漏极D5，其中，第五栅极G5耦接至第三漏极D3，第五源极S5耦接至第四漏极D4，第五漏极D5耦接至第二电压VSS。较佳地，第五源极S5输出对应至时钟信号CLK的第一电平调整后的时钟信号。
此外，电平移动电路100较佳地还包括输出级单元130，其包括第四二极管DD4、第六晶体管M6、第七晶体管M7与第八晶体管M8。第四二极管DD4的一端耦接至第四漏极D4。第六晶体管M6具有第六源极S6、第六栅极G6与第六漏极D6，其中，第六栅极G6耦接至第二栅极G2，第六源极S6耦接至第一电压VDD，第六漏极D6耦接至第四二极管DD4的另一端。第七晶体管M7具有第七源极S7、第七栅极G7与第七漏极D7，其中，第七栅极G7耦接至第二栅极G2，第七源极S7耦接至第一电压VDD。第八晶体管M8具有第八源极S8、第八栅极G8与第八漏极D8，其中，第八栅极G8耦接至第四二极管DD4的另一端，第八源极S8耦接至第七漏极D7，第八漏极D8耦接至第二电压VSS。较佳地，第八源极S8输出对应至第一电平调整后的时钟信号的第二电平调整后的时钟信号。
请参考图2，其表示依照本发明较佳实施例的利用PMOS设计的电平移动电路的详细电路图。第一至第四二极管DD1-DD4分别由第十晶体管M10、第十一晶体管M11、第十二晶体管M12与第十三晶体管M13构成，而第一电容C1与第二电容C2分别由第十四晶体管M14与第十五晶体管M15构成。其中，第十至第十三晶体管M10-M13中，各晶体管的栅极与漏极电连接，且第十晶体管M10的漏极接收反相时钟信号XCK，第十一晶体管M11的漏极接收时钟信号CLK，第十二晶体管M12的漏极D12耦接至第二电压VSS，第十三晶体管M13的漏极D13耦接至第四漏极D4。第十四与第十五晶体管M14-M15中，各晶体管的源极与漏极电连接，第十四晶体管M14的栅极耦接至第十晶体管M10的栅极，第十五晶体管M15的栅极G15耦接至第十一晶体管M11的栅极G11。
请参考图3A，其表示依照本发明较佳实施例的时钟信号CLK、反相时钟信号XCK、第一级电平移动单元的输出端X1及节点X2的仿真结果的波形图。请同时参考图3B，其表示依照本发明较佳实施例的节点X3、第二级电平移动单元的输出端X4、节点X5与输出级单元的输出端Vout的仿真结果的波形图。图3A及3B以时钟信号于0V和5V之间切换，所有晶体管的阈值电压Vth约为2.5V为例说明的。于时间点t1之前，时钟信号维持于高电平电压(约5V)，反相时钟信号维持于低电平电压(约0V)。较佳地，第一电压VDD为高电压，且大于时钟信号CLK的高电平电压(约5V)，例如为9V；而第二电压VSS为低电压，且小于时钟信号CLK的低电平电压(约0V)，例如为-6V。
请参考图4A，其表示依照本发明较佳实施例的电平移动电路于时间点t1之前各晶体管的状态的示意图。第一级电平移动单元110中，第十一晶体管M11与第十五晶体管M15接收高电平电压的时钟信号CLK，以将第二晶体管M2与第十一晶体管M11之间的第二节点X2的电压电平提高至等于第一电压VDD(约9V)，且第二节点X2的电压电平被输出至第一晶体管M1的栅极，以关断第一晶体管M1；反之，第十晶体管M10与第十四晶体管M14接收低电平电压的反相时钟信号XCK，以将第一电压M1与第十晶体管M10之间的第一节点X1的电压电平降低至等于晶体管的阈值电压(约2.5V)，且第一节点X1的电压电平被输出至第二晶体管M2的栅极，以导通第二晶体管M2。之后，第三晶体管M3、第四晶体管M4、第六晶体管M6与第七晶体管M7也随之导通。
然后，于第二级电平移动单元120中，第三晶体管M3与第十二晶体管M12之间的第三节点X3的电压电平受到正偏置的二极管(第十二晶体管M12)的影响降低至小于第一电压VDD的电压电平(约5V)。由于第四晶体管M4与第五晶体管M5皆为导通的状态，故第四晶体管M4与第五晶体管M5之间的第四节点X4等于第一电压VDD(约9V)，而第十三晶体管M13与第八晶体管M8之间的第五节点X5亦等于第一电压VDD(约9V)。其中，第四节点X4的电压电平为第五源极S5所输出的对应至时钟信号CLK的第一电平调整后的时钟信号。由图3B可知，时钟信号CLK的高电压电平提升至更高的第一电压VDD(约9V)。接着，第七晶体管M7与第八晶体管M8之间的第六节点X6的电压电平等于第八源极S8所输出的对应至第四节点X4的电压电平调整后的时钟信号，其值等于第一电压VDD(约9V)。第六节点X6的电压电平经由电阻R与第三电容C3所组成的滤波电路输出此电平移动电路100，且输出级电压Vout等于第一电压VDD(约9V)。
之后，如图3A所示，于时间点t1之后，时钟信号CLK由高电平电压(约5V)切换至低电平电压(约0V)，而反相时钟信号由低电平电压(约0V)切换至高电平电压(约5V)。请同时参考图4B，其表示依照本发明较佳实施例的电平移动电路于时间点t1之后，各晶体管的状态的示意图。第十一晶体管M11与第十五晶体管M15接收低电平电压的时钟信号CLK，以使第二节点X2的电压电平降低至等于晶体管的阈值电压(约2.5V)，且第二节点X2的电压电平被输出至第一晶体管M1的栅极，以导通第一晶体管M1；反之，第十晶体管M10与第十四晶体管M14接收高电平电压的反相时钟信号XCK，以使第一节点X1的电压电平增加至等于第一电压VDD(约9V)，且第一节点X1的电压电平被输出至第二晶体管M2的栅极，以关断第二晶体管M2。之后，第三晶体管M3、第四晶体管M4、第六晶体管M6与第七晶体管M7也随之关断。
然后，于第二级电平移动单元120中，作为二极管的第十二晶体管M12由正偏置改变至反偏置，使得第三节点X3的电压电平切换至小于第二电压VSS一晶体管的阈值电压(约-6V-2.5V，即-8.5V)，进而使得第五晶体管M5导通，且第四节点X4的电压电平等于第二电压VSS(约-6V)。此时，通过正偏置的二极管(第十三晶体管M13)，第五节点X5的电压电平调整至高于第二电压VSS一晶体管的阈值电压(约-6V+2.5V)，以导通第八晶体管M8。导通后第八晶体管M8将使得节点X6的电压由第一电压VDD(约9V)切换至某低电压压VT。而第八晶体管M8的源极与栅极间的寄生电容C将使得第五节点X5的电压电平随者节点X6电压切换至低电压VT而切换至更低的电压，例如为-10V。此时，作为二极管的第十三晶体管M13反偏置而使得节点X5为浮接(floating)。当第五节点的电压切换至-10V时，第八晶体管M8将因其源极与栅极的电压大于阈值电压而得以更进入线性区而完全导通，使得输出级电压Vout降低至几乎等于第二电压VSS(约-6V)。因此，本发明实施例的电平移动电路100具有全范围电平(第一电压VDD至第二电压VSS)的输出。
如上所述，本发明的电平移动电路以全使用PMOS晶体管的电路设计结构举例说明的，然而本发明的电平移动电路亦可皆以其它单一型晶体管，例如NMOS晶体管来加以设计。请参考图5A，其表示依照本发明较佳实施例的利用NMOS设计的电平移动电路的电路示意图。请同时参考图5B，其表示依照本发明较佳实施例的利用NMOS设计的电平移动电路的详细电路图。电平移动电路500的详细的电路操作与上述利用PMOS设计的电平移动电路类似，故在此不再赘述。
本发明上述实施例所公开的电平移动电路的优点在于使用单一型的金属氧化物半导体晶体管(例如为PMOS晶体管)的制造工艺设计，可以简化移动缓存器驱动电路的制造工艺步骤，更可以降低操作功率的损耗，有效地节省液晶显示器的制造成本。本发明的使用单一型的金属氧化物半导体晶体管(例如为PMOS晶体管)的电平移动电路特别适于集成在使用PMOS制造工艺来完成薄膜晶体管的制造工艺的低温多晶硅液晶显示面板中。此外，本发明的电平移动电路更能有效克服以往PMOS晶体管反相器不能有效产生最低电平的缺点，而于输出级单元中获得增强全范围电平的输出。
综上所述，本发明虽以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。

Claims (10)

1.一种电平移动电路，包括：
一第一级电平移动单元，包括：
一第一晶体管，具有一第一栅极、一第一源极与一第一漏极，该第一源极耦接至一第一电压；
一第二晶体管，具有一第二栅极、一第二源极与一第二漏极，该第二栅极耦接至该第一漏极，该第二源极耦接至该第一电压，而该第二漏极耦接至该第一栅极；
一第一二极管，该第一二极管的第一端耦接至该第一漏极，该第一二极管的第二端接收一反相时钟信号；
一第一电容，以并联的方式与该第一二极管耦接；
一第二二极管，该第二二极管的第一端耦接至该第二漏极，该第二二极管的第二端接收一时钟信号；
一第二电容，以并联的方式与该第二二极管耦接；
一第二级电平移动单元，包括：
一第三晶体管，具有一第三栅极、一第三源极与一第三漏极，该第三栅极耦接至该第二栅极，该第三源极耦接至该第一电压；
一第三二极管，该第三二极管的第一端耦接至该第三漏极，该第三二极管的第二端耦接至一第二电压；
一第四晶体管，具有一第四栅极、一第四源极与一第四漏极，该第四栅极耦接至该第二栅极，该第四源极耦接至该第一电压；以及
一第五晶体管，具有一第五栅极、一第五源极与一第五漏极，该第五栅极耦接至该第三漏极，该第五源极耦接至该第四漏极，该第五漏极耦接至该第二电压；
其中，该第五源极输出对应至该时钟信号的一第一电平调整后的时钟信号。
2.如权利要求1所述的电平移动电路，其中，该电平移动电路还包括一输出级单元，包括：
一第四二极管，该第四二极管的第一端耦接至该第四漏极；
一第六晶体管，具有一第六栅极、一第六源极与一第六漏极，该第六栅极耦接至该第二栅极，该第六源极耦接至该第一电压，该第六漏极耦接至该第四二极管的第二端；
一第七晶体管，具有一第七栅极、一第七源极与一第七漏极，该第七栅极耦接至该第二栅极，该第七源极耦接至该第一电压；
一第八晶体管，具有一第八栅极、一第八源极与一第八漏极，该第八栅极耦接至该第四二极管的第二端，该第八源极耦接至该第七漏极，该第八漏极耦接至该第二电压；
其中，该第八源极输出对应至该第一电平调整后的时钟信号的一第二电平调整后的时钟信号。
3.如权利要求2所述的电平移动电路，其中，该第一至该第四二极管分别是一第十晶体管、一第十一晶体管、一第十二晶体管与一第十三晶体管，而该第一电容与该第二电容分别是一第十四晶体管与一第十五晶体管，该第十四晶体管与该第十五晶体管中，各晶体管的源极与漏极电连接，第十四晶体管的栅极连接至该第十晶体管的栅极，第十五晶体管的栅极连接至该第十一晶体管的栅极。
4.如权利要求3所述的电平移动电路，其中，该第十至该第十三晶体管中各个晶体管的栅极与漏极电连接，且该第十晶体管的漏极接收该反相时钟信号，该第十一晶体管的漏极接收该时钟信号，该十二晶体管的漏极耦接至该第二电压，该第十三晶体管的漏极耦接至该第四漏极。
5.如权利要求3所述的电平移动电路，其中，该第一电压为一高电压，该第二电压为一低电压，该高电压大于该时钟信号的高电平电压，该低电压小于该时钟信号的低电平电压。
6.一种电平移动电路，包括：
一第一级电平移动单元，包括：
一第一晶体管，具有一第一栅极、一第一漏极与一第一源极，该第一漏极耦接至一第一电压；
一第二晶体管，具有一第二栅极、一第二漏极与一第二源极，该第二栅极耦接至该第一源极，该第二漏极耦接至该第一电压，而该第二源极耦接至该第一栅极；
一第一二极管，该第一二极管的第一端耦接至该第一源极，该第一二极管的第二端接收一反相时钟信号；
一第一电容，以并联的方式与该第一二极管耦接；
一第二二极管，该第二二极管的第一端耦接至该第二源极，该第二二极管的第二端接收一时钟信号；
一第二电容，以并联的方式与该第二二极管耦接；
一第二级电平移动单元，包括：
一第三晶体管，具有一第三栅极、一第三漏极与一第三源极，该第三栅极耦接至该第一栅极，该第三漏极耦接至该第一电压；
一第三二极管，该第三二极管的第一端耦接至该第三源极，该第三二极管的第二端耦接至一第二电压；
一第四晶体管，具有一第四栅极、一第四漏极与一第四源极，该第四栅极耦接至该第一栅极，该第四漏极耦接至该第一电压；以及
一第五晶体管，具有一第五栅极、一第五漏极与一第五源极，该第五栅极耦接至该第三源极，该第五漏极耦接至该第四源极，该第五源极耦接至该第二电压；
其中，该第五漏极输出对应至该时钟信号的一第一电平调整后的时钟信号。
7.如权利要求6所述的电平移动电路，其中，该电平移动电路还包括一输出级单元，包括：
一第四二极管，该第四二极管的第一端耦接至该第四源极；
一第六晶体管，具有一第六栅极、一第六漏极与一第六源极，该第六栅极耦接至该第一栅极，该第六漏极耦接至该第一电压，该第六源极耦接至该第四二极管的第二端；
一第七晶体管，具有一第七栅极、一第七漏极与一第七源极，该第七栅极耦接至该第一栅极，该第七漏极耦接至该第一电压；
一第八晶体管，具有一第八栅极、一第八漏极与一第八源极，该第八栅极耦接至该第四二极管的第二端，该第八漏极耦接至该第七源极，该第八源极耦接至该第二电压；
其中，该第八漏极输出对应至该第一电平调整后的时钟信号的一第二电平调整后的时钟信号。
8.如权利要求7所述的电平移动电路，其中，该第一至该第四二极管分别是一第十晶体管、一第十一晶体管、一第十二晶体管与一第十三晶体管，而该第一电容与该第二电容分别是一第十四晶体管与一第十五晶体管，该第十四晶体管与该第十五晶体管中，各晶体管的源极与漏极电连接，第十四晶体管的栅极连接至该第十晶体管的栅极，第十五晶体管的栅极连接至该第十一晶体管的栅极。
9.如权利要求8所述的电平移动电路，其中，该第十至该第十三晶体管中的各个晶体管的栅极与源极电连接，且该第十晶体管的源极接收该反相时钟信号，该第十一晶体管的源极接收该时钟信号，该十二晶体管的源极耦接至该第二电压，该第十三晶体管的漏极耦接至该第八栅极。
10.如权利要求8所述的电平移动电路，其中，该第一电压为一低电压，该第二电压为一高电压，该高电压大于该时钟信号的高电平电压，该低电压小于该时钟信号的低电平电压。
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* Cited by examiner, † Cited by third party
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551502A (zh) * 2003-05-15 2004-12-01 松下电器产业株式会社 电平位移电路
CN1716780A (zh) * 2005-07-22 2006-01-04 友达光电股份有限公司 移位缓存器驱动电路及其电平移位器
CN1805286A (zh) * 2004-12-03 2006-07-19 株式会社半导体能源研究所 半导体器件、显示装置及电子设备

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1551502A (zh) * 2003-05-15 2004-12-01 松下电器产业株式会社 电平位移电路
CN1805286A (zh) * 2004-12-03 2006-07-19 株式会社半导体能源研究所 半导体器件、显示装置及电子设备
CN1716780A (zh) * 2005-07-22 2006-01-04 友达光电股份有限公司 移位缓存器驱动电路及其电平移位器

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* Cited by examiner, † Cited by third party
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