CN1551502A - 电平位移电路 - Google Patents

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Abstract

本发明公开了一种电平位移电路，其目的在于：抑制在CMOS结构的电平位移电路中产生贯通电流。在由4个晶体管M1～M4构成的CMOS结构的电平移位基本电路10中，加了用以抑制其贯通电流的控制电路20。在使控制输入VS1为低电平而让控制用N型MOS晶体管M7、M8截止的那一时间段(开关断开期间)，让互补数据输入Vin1、Vin2迁移。在该开关断开期间，N型MOS晶体管M1、M2的各自的源极从VSS上分离。而且，在该开关断开期间内，通过控制输入VS2为低电平而让控制用P型MOS晶体管M5、M6接通。在这些控制用P型MOS晶体管M5、M6接通的那段时间，数据输出Vout1和Vout2都预充电到VDD(预充电期间)。

Description

电平位移电路
技术领域
本发明涉及一种作为在不同的电源电压下工作的电路之间的接口而工作的电平位移电路。
背景技术
在CMOS结构的现有的电平位移电路中，因为在电源和地之间串联的P型MOS晶体管和N型MOS晶体管无法避免数据输入迁移时同时接通这一现象的发生，所以这时会产生贯通电流(参照专利文件1)。
(专利文件1)
日本公开特许公报 特开平11-136120号公报。
发明内容
液晶驱动器中需要其数量是与输出数乘以比特数而得到的那个数那么多的电平位移电路。例如，各自8比特输出数为384的液晶驱动器中使用3072个电平位移电路。在这样大量使用电平位移电路的用途中，存在的问题是：由于每一个电平位移电路中的贯通电流而带来的功耗的增加，同时，由于贯通电流而引起的接地电位的上升作为噪声输出到晶片外部，而引起作为一个系统的误操作。
本发明的目的，在于：抑制在COMS结构的电平位移电路中产生贯通电流。
为达成上述目的，本发明采用了这样的电平位移电路，其将输入信号变换为具有第1电源和比所述第1电源还低的电压的第2电源间之电位差的输出信号。它除了包括将作为第一输入信号及成为所述第一输入信号的互补数据的第二输入信号输入的所述输入信号变换为拥有所述第一电源和所述第二电源之间的电位差的所述输出信号的电平移位基本电路以外，还包括：根据第一控制输入切断所述电平移位基本电路中的所述第一电源和所述第二电源之间的电流经路的第一电路、和根据第二控制输入将所述电平移位基本电路中输出所述输出信号的输出节点的电位固定好的第二电路。
所述控制电路，包括：切断所述第一电源和所述第二电源之间的电流经路的第一电路、和在由所述第一电路将所述电流经路切断的状态下将所述输出节点的电位固定好的第二电路；在由所述第二电路进行的电位固定结束之后，解除由所述第一电路进行的对所述电流经路的切断，且在由所述第一电路进行的所述电流经路的切断的那一段时间内所述输入信号迁移。
发明的效果
根据本发明，能够抑制在CMOS结构的电平位移电路中产生贯通电流。
附图的简单说明
图1为电路图，示出了本发明所涉及的电平位移电路的一个结构。
图2为时序图，示出了图1中的电平位移电路的一种工作情况。
图3为电路图，示出了图1中的电平位移电路的变形例。
图4为电路图，示出了本发明所涉及的电平位移电路的又一个结构。
图5为时序图，示出了图4中的电平位移电路的一种工作情况。
图6为方框图，示出了图4中的电平位移电路的变形例。
符号说明
10-电平移位基本电路；20，21，22-控制电路；M1～M8-MOS晶体管；N1，N2-“或非”电路；VDD-第1电源；Vin1，Vin2-互补数据输入；Vout1，Vout2-数据输出；VS1，VS2-控制输入；VSS-第2电源(接地)。
具体实施方式
下面，参照附图，说明本发明的实施例。
图1示出了本发明所涉及的电平位移电路的一个结构。图1中，10为COMS结构的电平移位基本电路，20为用以抑制贯通电流的控制电路。电平移位基本电路10，包含：2个N型MOS晶体管M1、M2和2个P型MOS晶体管M3、M4。控制电路20，包含：2个P型MOS晶体管M5、M6和2个N型MOS晶体管M7、M8。Vin1、Vin2为互补数据输入，VS1、VS2分别为控制输入，Vout1、Vout2分别为数据输出，VDD为第1电源，VSS为电压低于VDD的第2电源(接地为0V)。
图1中，Vin1接在N型MOS晶体管M1的栅极上；Vin2接在N型MOS晶体管M2的栅极上。N型MOS晶体管M1的源极和栅极上连接着VS1的N型MOS晶体管M7的漏极相连，后者的N型MOS晶体管M7的源极连接到VSS上。同样，N型MOS晶体管M2的源极和栅极上连接着VS1的N型MOS晶体管M8的漏极相连，后者N型MOS晶体管M8的源极连接到VSS上。N型MOS晶体管M1的漏极与P型MOS晶体管M3的漏极相连，N型MOS晶体管M2的漏极与P型MOS晶体管M4的漏极相连。P型MOS晶体管M3、M4的源极分别接在VDD上。P型MOS晶体管M3的栅极与P型MOS晶体管M4的漏极相连，以其连接点作为第1数据输出节点Vout1。另外，P型MOS晶体管M4的栅极与P型MOS晶体管M3的漏极相连，以其连接点作为第2数据输出节点Vout2。另外，各自的栅极与VS2相连的P型MOS晶体管M5、M6的各个源极接在VDD上，其中之一个P型MOS晶体管M5的漏极与Vout1相连，另一个P型MOS晶体管M6的漏极与Vout2相连。
图2示出了图1中的电平位移电路的一个工作例。首先，作为开始状态，设VS1、VS2为高电平，Vin1为低电平，Vin2为高电平。在这一状态(输出期间)下，Vout1输出VSS、Vout2输出VDD。因为N型MOS晶体管M1和P型MOS晶体管M4断开，所以VDD与VSS之间无贯通电流在流。
接着，为切换电平移位输出，使Vin1及Vin2在设VS1为低电平而使控制用N型MOS晶体管M7、M8切断的那一段时间内(开关断开期间)迁移。在该开关断开的那一段时间内，N型MOS晶体管M1、M2的各自的源极从VSS分离开来。并且，在开关断开的那一段时间内，借助将VS2设定为低电平而使控制用P型MOS晶体管M5、M6接通。在这些控制用P型MOS晶体管M5、M6的接通期间，Vout1及Vout2都被预充电到VDD(预充电期间)。因此，Vout1在预充电开始时刻从VSS向VDD迁移。
在图示的例中，Vin1从低电平向高电平迁移，Vin2从高电平向低电平迁移，通过使VS2回到高电平而使预充电期间结束后，使VS1回到高电平而解除由N型MOS晶体管M7、M8进行的分离的那一时刻，Vout2从VDD向VSS迁移。
在以上的电平移位输出的切换中，N型MOS晶体管M1和P型MOS晶体管M3不会同时接通，N型MOS晶体管M2和P型MOS晶体管M4也不会同时接通。因此，在这些晶体管中就不会有贯通电流在流动。而且，因为通过使控制用P型MOS晶体管M5、M6接通而向Vout1、Vout2输出VDD时，N型MOS晶体管M1、M2的各自的源极便借助控制用N型MOS晶体管M7、M8而与VSS分离，所以贯通电流不会通过控制用P型MOS晶体管M5、M6在流动。
假想一个在图1的电平移位电路中不包含控制电路20那样的情况，当Vin1从低电平向高电平迁移，Vin2从高电平向低电平迁移时，N型MOS晶体管M1由截止状态成为接通状态，N型MOS晶体管M2从接通状态变为截止状态。因为这时N型MOS晶体管M1和P型MOS晶体管M3皆为接通状态，所以在VDD和VSS之间产生贯通电流。到现在为止，为能通过N型MOS晶体管M1将Vout2的电位慢慢地降下来而遮断贯通电流，设计时，使N型MOS晶体管M1的接通状态的电流能力(栅宽)大于P型MOS晶体管M3的接通状态的电流能力(栅宽)。同样，设计时，使N型MOS晶体管M2的接通状态的电流能力(栅宽)大于P型MOS晶体管M4的接通状态的电流能力(栅宽)。然而，根据包括为抑制贯通电流的控制电路20的图1的电平移位电路，由于不再需要靠N型MOS晶体管M1、M2来切断贯通电流，也就不再需要进行使这些N型MOS晶体管M1、M2的电流能力(栅宽)大于P型MOS晶体管M3、M4的电流能力(栅宽)那样的设计了。因此而能够缩小电平移位电路10的电路面积。
需提一下，图1中是这样的结构，即由P型MOS晶体管M5、M6根据VS2将Vout1和Vout2固定在VDD上，不仅如此，使其为一根据必要的输出节点的极性将Vout1和Vout2固定在VSS上的结构也是可以的。只不过是，因为固定在VDD上时，无论是Vout1下降时还是Vout2下降时，P型MOS晶体管M3、M4皆截止，所以有一可使N型MOS晶体管M1、M2的尺寸小一些这样的优点。
另外，图1中的控制用N型MOS晶体管M7、M8可由1个N型MOS晶体管来置换。但是，从平面布置的角度来看，采用2个N型MOS晶体管M7、M8这样的方案较合适。
图3示出了图1中的电平位移电路的变形例。根据图3，当n为2以上的整数时，对n个电平移位基本电路10设置1个为控制贯通电流的控制电路20。由此而可通过设置控制电路20抑制面积增加。
图4示出了本发明所涉及的电平位移电路的另一结构。图4中，10是CMOS结构的电平移位基本电路。21是为抑制贯通电流的控制电路。电平移位基本电路10，包含：2个N型MOS晶体管M1、M2和2个P型MOS晶体管M3、M4。控制电路21，包含：2个二输入的“或非”电路N1、N2和2个P型MOS晶体管M5、M6。Vin1、Vin2为互补数据输入，VS1、VS2分别为控制输入，Vout1、Vout2分别为数据输出，VDD为第1电源，VSS为电压低于VDD的第2电源(接地：0V)。
图4中，一个“或非”电路N1具有Vin1和VS1为输入，另一个“或非”电路具有Vin2和VS1为输入。在N型MOS晶体管M1的栅极上连接“或非”电路N1的输出V1，在N型MOS晶体管M2的栅极上连接“或非”电路N2的输出V2。N型MOS晶体管M1、M2的源极分别与VSS相连。N型MOS晶体管M1的漏极与P型MOS晶体管M3的漏极相连，N型MOS晶体管M2的漏极与P型MOS晶体管M4的漏极相连。P型MOS晶体管M3、M4的源极分别与VDD相连。P型MOS晶体管M3的栅极与P型MOS晶体管M4的漏极相连，其连接点作为第1数据输出节点Vout1。另外，P型MOS晶体管M4的栅极与P型MOS晶体管M3的漏极相连，其连接点作为第2数据输出节点Vout2。另外，各自的栅极接在VS2上的P型MOS晶体管M5、M6的各自的源极连接到VDD上，一个P型MOS晶体管M5的漏极连接到Vout1上，另一个P型MOS晶体管M6的漏极与Vout2相连。
图5示出了图4的电平位移电路的工作例。首先，作为初期状态设VS1为低电平，VS2为高电平，Vin1为低电平，Vin2为高电平。在这一状态(输出期间)下，V1为高电平，V2为低电平，Vout1输出VDD，Vout2输出VSS。因为N型MOS晶体管M2和P型MOS晶体管M3截止，所以在VDD和VSS之间无贯通电流在流动。
接着，切换电平移位的输出时，使Vin1及Vin2在通过将VS1定为高电平而使N型MOS晶体管M1、M2的栅极电压V1、V2都降到低电平，从而强制地让N型MOS晶体管M1、M2截止的那一段时间内(开关切断的那一段时间)迁移。而且，在开关切断的那一段时间内，使VS2为低电平而使控制用P型MOS晶体管M5、M6接通。在这些控制用P型MOS晶体管M5、M6接通的那一段时间内，Vout1、Vout2皆被预充电到VDD(预充电期间)。因此，Vout2在充电开始的时刻从VSS向VDD迁移。
在图示的例中，Vin1从低电平向高电平迁移，Vin2从高电平向低电平迁移，通过使VS2复原到高电平而使预充电期间结束之后，通过使VS1复原到低电平而解除N型MOS晶体管M1、M2的强制截止的那一时刻，V2从低电平向高电平迁移，Vout1从VDD向VSS迁移。
在以上的电平移位输出的切换过程中，N型MOS晶体管M1和P型MOS晶体管M3不会同时接通，N型MOS晶体管M2和P型MOS晶体管M4也不会同时接通。因此，这些晶体管中就不会有贯通电流在流动。另外，因为在通过使控制用P型MOS晶体管M5、M6接通而向Vout1及Vout2输出VDD时，N型MOS晶体管M1、M2处于强制断开状态，所以不会有流过控制用P型MOS晶体管M5、M6的贯通电流。
根据图4中的包括为控制贯通电流的控制电路21的电平移位电路，也没有必要将N型MOS晶体管M1、M2的电流能力(栅宽)设计得大于P型MOS晶体管M3、M4的电流能力，所以能够使电平移位基本电路10的电路面积小一些。
图6示出了图4中的电平移位电路的变形例。根据图6，当n为2以上的整数时，对n个电平移位基本电路10设置1个为控制贯通电流的控制电路22。由此而可通过设置控制电路22抑制面积增加。
需提一下，可根据后续电路是P沟道型晶体管还是N沟道型晶体管，在上述各实施例中的电位移位基本电路10的输出级适当地加上反相器。而且，在以上的说明中，设第2电源为VSS(＝0V)，不仅如此，还可将它变换为正电源或者负电源。
实用性
综上所述，根据本发明的电平位移电路，能够抑制在CMOS结构的电平位移电路中产生贯通电流，作为在不同的电源电压下工作的电路间的接口工作的电平位移电路用途很大。

Claims (11)

1、一种电平位移电路，其特征在于：
其为一将输入信号变换为具有第1电源和比所述第1电源还低的电压的第2电源之电位差的输出信号的电平位移电路；
其包括：将所述输入信号变换为具有所述第1电源和所述第2电源之间的电位差的所述输出信号的电平移位基本电路，以及控制电路，其包括：根据第一控制输入切断所述电平移位基本电路中的所述第一电源和所述第二电源之间的电流经路的第一电路、和根据第二控制输入将所述电平移位基本电路中输出所述输出信号的输出节点的电位固定好的第二电路。
2、根据权利要求1所述的电平位移电路，其中：
所述电平移位基本电路，拥有：设在所述第一电源和所述第一节点之间并具有栅极端子上接着第二节点的第一导电型沟道的第一晶体管、设在所述第一电源和所述第二节点之间并具有栅极端子上接着所述第一节点的的第一导电型沟道的第二晶体管、设在所述第二节点和第三节点之间并具有根据所述第一输入信号控制栅极端子的第二导电型沟道的第三晶体管、以及设在所述第一节点和第四节点之间并具有根据第二输入信号控制栅极端子的第二导电型沟道的第四晶体管；
所述第一电路，根据所述第一控制输入将所述第一节点、所述第二节点与所述第二电源之间的电流经路切断；
所述第一节点或者所述第二节点中之至少一个节点作为所述输出节点输出。
3、根据权利要求2所述的电平位移电路，其中：
所述第一导电型沟道为P型导电型沟道，所述第二导电型沟道为N型导电型沟道。
4、根据权利要求2所述的电平位移电路，其中：
所述第一电路，包括：设在所述第三节点和所述第四节点的连接点与所述第二电源之间，栅极端子上接着所述第一控制输入的N型晶体管。
5、根据权利要求2所述的电平位移电路，其中：
所述第一电路，包括：分别设在所述第三节点和所述第二电源之间、所述第四节点和所述第二电源之间，各自的栅极端子上接着所述第一控制输入的两个N型晶体管。
6、根据权利要求2所述的电平位移电路，其中：
所述第三节点和所述第四节点接在所述第二电源上；
所述第一电路，包括：以所述第一控制输入和所述第一输入信号为输入，输出接在所述第三晶体管的栅极端子上的第一2输入“或非”，以及以所述第一控制输入和所述第二输入信号为输入，输出接在所述第四晶体管的栅极端子上的第二2输入“或非”。
7、根据权利要求2所述的电平位移电路，其中：
所述第二电路，根据所述第二控制输入对所述第一节点或者所述第二节点中之至少一个节点预充电。
8、根据权利要求2所述的电平位移电路，其中：
所述第二电路，包括：分别设在所述第一电源和所述第一节点之间及所述第一电源和所述第二节点之间，各自的栅极端子接着所述第二控制输入的两个P型晶体管。
9、根据权利要求8所述的电平位移电路，其中：
在所述第一及第二输入信号变化的时候，所述第一控制输入被控制而将所述电流经路切断。
10、根据权利要求9所述的电平位移电路，其中：
在为切断所述电流经路而控制所述第一控制输入的那一段时间内，所述第二控制输入被控制而由所述第二电路将所述第一节点和所述第二节点的电位固定好。
11、根据权利要求1～10中之任一项权利要求所述的电平位移电路，其中：
多个所述电平移位基本电路拥有一个所述控制电路。
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