CN101222223B - 电平移位电路与其控制脉冲整形单元 - Google Patents

Abstract

本发明提供一种电平移位电路与其控制脉冲整形单元。将一低电压输入信号转换为一高电压输出信号的电平移位电路，其包含两对晶体管与一控制单元。其中两对晶体管的其中一对的两个晶体管依据一输入信号而导通，使得在参考电压节点上的电压耦合至另一对中一个晶体管的栅极；而控制单元在第一周期从参考电压节点电性隔离参考电压，并且个别地在第二及第三周期部分耦合与完全耦合参考电压至参考电压节点。

Description

电平移位电路与其控制脉冲整形单元

技术领域

本发明涉及一种电平移位电路(level shift circuit)与控制脉冲整形单元(control pulse shaping unit)，且特别涉及一种液晶显示器的源极驱动器(source driver)中的电平移位电路与控制脉冲整形单元。

背景技术

图1示出了一现有电平移位电路100的电路图。请参考图1，此电平移位电路100包含多个晶体管101-105。晶体管104的栅极输入一低电压信号IN1，晶体管105的栅极输入一反向低电压信号INB1；晶体管104及晶体管105的漏极个别地电性连接至晶体管102及晶体管103的漏极，并且此二晶体管104、105的源极共同耦合至一电压VSSA。

晶体管102与晶体管103的栅极是互相交叉耦合至对方的漏极，并形成为相似于钳位晶体管(clamping transistor)，且各自输出一信号(晶体管102输出一反向高电压信号ODB51，晶体管103输出一高电压信号OD51)，而此二晶体管102、103的源极则共同耦合至节点n1。晶体管101的栅极输入一控制信号CTRL0，其源极耦合至一电压VDDA，而其漏极则耦接至节点n1。在此，节点n1的电位为电压V1。

图2显示了当输入信号IN1自一高逻辑状态转换为一低逻辑状态时电平移位电路100中的信号波形。请参考图2，信号的转换是从时间T21开始。在时间T21时，控制信号CTRL0升高，使晶体管101断开，以致使电压V1下降。此时，晶体管102导通，并将电压V1耦合至其漏极。

由于信号ODB51的电压电平够高，应该可以促使晶体管103断开，但是控制信号CTRL0在时间T22时轻微的下降而使晶体管101处于部分导通状态，以致使电压V1与信号ODB51的电平在时间T22时开始上升。然而，如果输入信号IN1的电平过低，则在转变结束时(在时间T23处)，信号ODB51的电平将无法上升到足以使晶体管103完全断开。对于此一低输入信号而言，当控制信号CTRL0导通晶体管101时，处于部分导通状态的晶体管103会耦合一高电压至其漏极，促使晶体管102断开，并且让信号ODB51保持在相对较低的电平。因此，晶体管103导通且信号OD51拉高，此意谓着转态失败。

发明内容

有鉴于此，本发明的目的就是提供一种用以将一低电压输入信号转换为一高电压输出信号的电平移位电路，其防止了归因于低输入电压而导致的转换失败。

本发明的另一目的就是提供一种用于产生一控制脉冲的控制脉冲整形单元，其防止了归因于低输入电压而导致的转换失败。

本发明的再一目的就是提供一种用于产生一控制脉冲的控制脉冲整形单元，其防止了归因于低输入电压而导致的转换失败。

本发明的又一目的就是提供一种用于将一低电压输入信号转换为一高电压输出信号的方法，其防止了归因于低输入电压而导致的转换失败。

本发明提供一种电平移位电路，其包含：两对晶体管，其中一对的两个晶体管是依据一输入信号而导通，使得一参考电压节点上的电压耦合至另一对中一个晶体管的栅极；以及控制单元，包括控制脉冲整形单元以及第一晶体管，所述控制脉冲整形单元产生一控制信号，所述第一晶体管的源极电性连接至一第一电压，其栅极接收该控制信号，其漏极电性连接至该参考电压节点，其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通，所述两对晶体管包含：第二晶体管与一第三晶体管，其中该第二与该第三晶体管的源极共同电性连接至该参考电压节点，该第二晶体管的栅极电性连接至该第三晶体管的漏极，该第三晶体管的栅极电性连接至该第二晶体管的漏极；以及第四晶体管与一第五晶体管，其中，该第四与该第五晶体管的源极共同电性连接至一第二电压，该第四晶体管的漏极电性连接至该第二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极，第四晶体管的栅极连接一输入信号，第五晶体管的栅极连接该输入信号的反相信号，且第二晶体管和第三晶体管的栅极各自输出一信号，所述控制脉冲整形单元包括：第六晶体管，其源极电性连接至一第三电压，其栅极电性连接至一第四电压；第七晶体管，其漏极电性连接至该第六晶体管的漏极，其栅极接收一第一使能信号；第八晶体管，其源极电性连接至该第一电压，其漏极电性连接至该第七晶体管的源极，其中，该第八晶体管的栅极与漏极互相电性连接；第九晶体管，其漏极电性连接至该第八晶体管的栅极，其栅极接收一第一使能信号；第十晶体管，其源极电性连接至该第一电压，其栅极接收一第二使能信号，其漏极电性连接至该第九晶体管的源极；以及第十一晶体管，其源极电性连接至该第二电压，其栅极接收一第三使能信号，其漏极电性连接至该第十晶体管的漏极，其中，从该第十一晶体管的漏极输出该控制信号。

本发明再提供一种电平移位电路：用于将低电压输入信号转换为高电压输出信号的电平移位电路，该电路包含：两对晶体管，其中一对的两个晶体管是依据一输入信号而导通，使得一参考电压节点上的电压耦合至另一对中一个晶体管的栅极；以及控制单元，包括控制脉冲整形单元以及第一晶体管，所述控制脉冲整形单元产生一控制信号，所述第一晶体管的源极电性连接至一第一电压，其栅极接收该控制信号，其漏极电性连接至该参考电压节点，其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通，所述两对晶体管包含：第二晶体管与一第三晶体管，其中该第二与该第三晶体管的源极共同电性连接至该参考电压节点，该第二晶体管的栅极电性连接至该第三晶体管的漏极，该第三晶体管的栅极电性连接至该第二晶体管的漏极；以及第四晶体管与一第五晶体管，其中，该第四与该第五晶体管的源极共同电性连接至一第二电压，该第四晶体管的漏极电性连接至该第二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极，第四晶体管的栅极连接一输入信号，第五晶体管的栅极连接该输入信号的反相信号，且第二晶体管和第三晶体管的栅极各自输出一信号，

所述控制脉冲整形单元包含：第十二晶体管，其源极电性连接至一第二电压，其栅极接收一第四使能信号；第十三晶体管，其漏极电性连接至该第十二晶体管的漏极，该源极端电性连接至一第一电压；第十四晶体管，其源极电性连接至该第一电压，其漏极电性连接至该第十三晶体管的栅极，其栅极接收一第五使能信号；第十五晶体管，其漏极电性连接至该第十三晶体管的栅极，其栅极接收一第六使能信号，其源极电性连接至该第十三晶体管的漏极；第十六晶体管，其源极电性连接至该第一电压，其栅极接收一第七使能信号，其漏极电性连接至该第十五晶体管的源极；以及第十七晶体管，其源极电性连接至该第二电压，其栅极接收一第八使能信号，其漏极电性连接至该第十六晶体管的漏极，其中，从该第十七晶体管的漏极输出该控制信号。

本发明再提供一种控制脉冲整形单元，包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管。其中，第一晶体管的源极电性连接至第一电压，而其栅极电性连接至第二电压。第二晶体管的漏极电性连接至第一晶体管的漏极，而其栅极接收第一使能信号。第三晶体管的源极电性连接至第三电压，而其漏极电性连接至第二晶体管的源极，并且第三晶体管的栅极与漏极互相电性连接。第四晶体管的漏极电性连接至第三晶体管的栅极，而其栅极接收第一使能信号。第五晶体管的栅极接收第二使能信号，而其漏极电性连接至第四晶体管的源极。第六晶体管的源极电性连接至第四电压，其栅极接收第三使能信号，而其漏极电性连接至第五晶体管的漏极端，并且从此漏极输出控制信号，其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通。

本发明又提供一种控制脉冲整形单元，包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管及第六晶体管。其中，第一晶体管的源极电性连接至第一电压，而其栅极接收第一使能信号。第二晶体管的漏极电性连接至第一晶体管的漏极，而其源极电性连接至第二电压。第三晶体管的源极电性连接至第二电压，其漏极电性连接至第二晶体管的栅极，而其栅极接收第二使能信号。第四晶体管的漏极电性连接至第三晶体管的栅极，其栅极接收第三使能信号，而其源极连接至第二晶体管的漏极。第五晶体管的源极电性连接至第二电压，其栅极接收第四使能信号，而其漏极电性连接至第四晶体管的源极。第六晶体管的源极电性连接至第一电压，其栅极接收第五使能信号，而其漏极电性连接至第五晶体管的漏极，并且从此漏极输出控制信号，其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通。

本发明更提供一种使用至少两对晶体管将一低电压输入信号转换为一高电压输出信号的方法。其中两对晶体管的其中一对的两个晶体管依据一输入信号而导通，以致使在参考电压节点上的电压耦合至另一对中一个晶体管的栅极，其方法包含以下步骤：在第一周期从参考电压节点电性隔离参考电压，并且个别地在第二及第三周期部分耦合与完全耦合参考电压至参考电压节点。

在本发明中，当控制单元在第一周期从参考电压节点电性隔离参考电压，并且个别地在第二及第三周期部分耦合与完全耦合参考电压至参考电压节点的时候，此电平移位电路可以防止归因于低输入电压而导致的转换失败。

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合附图，作详细说明如下。

附图说明

图1示出了一现有电平移位电路100的电路图。

图2显示了当输入信号IN1自一高逻辑状态转换为一低逻辑状态时电平移位电路100中的信号波形。

图3示出了依据本发明一实施例的电平移位电路的电路图。

图4显示了当输入信号IN自一高逻辑状态转换至一低逻辑状态时电平移位电路300中的信号波形。

图5示出了图3中控制脉冲整形单元311依据本发明的实施例的电路图。

图6显示了图5控制脉冲整形单元311中的信号波形。

图7示出了图3中控制脉冲整形单元依据本发明的实施例的另一电路图。

图8显示了图7控制脉冲整形单元311中的信号波形。

图9示出了依据本发明另一实施例的电平移位电路的电路图。

附图符号说明

100、300：电平移位电路

31、91：控制单元

311、911：控制脉冲整形单元

92-1-92-n：输出单元

101-105、312、321-324、501-506、701-704、706、707、912、921、922、924、925、926、928、929：晶体管

VDDA、VSSA、VSSB、VDDD：参考电压

CTRL0-CTRL2：控制信号

OD5、OD51、ODB5、ODB51、DDB、DDX：输出信号

IN、IN1、INB、INB1、OUT、OUTB：输入信号

ENLSB0-ENLSB2、ENLSB2B、ENWT：使能信号

n1、n2：参考电压节点

V1、V2：电压

T20-T23、T40-T44、T60-T63、T80-T83：时间

具体实施方式

请参看附图以描述本发明，其中，图示具有本发明的作为范例的实施例。然而，本发明以多种不同形式呈现且不应被理解为仅限定于本文中所提出的实施例。此外，本发明所提供的实施例可让揭露更为周密、更为完善，并且能完整表达本发明的精神所在。在附图中，在后续附图中再次出现相同组件，则其以相同的参考数字来表示。

图3示出了一依据本发明一实施例的电平移位电路的电路图。此电平移位电路300把一低电压输入信号转换为一高电压输出信号。例如，低电压输入信号参考一动态范围为0-2.3伏特(volt)的信号，而高电压输出信号参考一动态范围为0-20伏特的信号。熟习此技艺者应当了解，低电压输入信号与高电压输出信号的动态范围并不局限于以上所述。

电平移位电路300，其包含控制单元31、第一对晶体管(321与324)以及第二对晶体管(322与323)。其中，控制单元31包含控制脉冲整形单元311及晶体管312。晶体管312、321及322是PMOS晶体管，晶体管323及324是NMOS晶体管。此两对晶体管的其中一对的两个晶体管依据输入信号IN而导通，以致使参考电压节点n2上的电压耦合至另一对中的一晶体管(331或332)的栅极。更具体地说，当低电压输入信号IN是高电平(high)且反向低电压输入信号INB是低电平(low)时，晶体管322与323皆导通，以致使参考电压节点n2上的电压V2耦合至晶体管321的栅极；当低电压输入信号IN是低电平(low)且反向低电压输入信号INB是高电平(high)时，晶体管321与324皆导通，以致使参考电压节点n2上的电压V2耦合至晶体管322的栅极。

控制脉冲整形单元311，其用以产生一控制信号。此外，晶体管312的源极电性连接至第一参考电压VDDA，其栅极接收此控制信号，而其漏极电性连接至参考电压节点n2。晶体管312，其源极电性连接至参考电压VDDA，栅极接收控制信号ctrl，且漏极电性连接至参考电压节点n2。晶体管321与322的源极共同电性连接至晶体管312的漏极，且晶体管321的栅极电性连接至晶体管322的漏极，晶体管322的栅极电性连接至晶体管321的漏极。晶体管323与324的源极共同电性连接至参考电压VSSA，且晶体管323的漏极电性连接至晶体管321的漏极，晶体管324的漏极电性连接至晶体管322的漏极。

图4显示了当输入信号IN自一高逻辑状态转换至一低逻辑状态时电平移位电路300中的信号波形。请合并参考图3与图4，控制单元31在第一周期从参考电压节点电性隔离参考电压，并且个别地在第二及第三周期部分耦合与完全耦合参考电压至参考电压节点。因此，控制信号ctrl在第一、第二以及第三周期个别地有其第一、第二及第三电压电平，以致使晶体管312在第一、第二以及第三周期个别地会断开、部分导通及完全导通。举例来说，当控制信号ctrl为高逻辑状态(high)时，第一阶段可能是持续期间，而时间T41至时间T42这段时期就是第一阶段的持续期间；当第一控制信号ctrl为中间(middle)电压时，第二阶段可能是持续期间，而时间T42至时间T43这段时期就是第二阶段的持续期间；当第一控制信号ctrl为高逻辑状态(high)时，第三阶段可能是持续期间，而时间T43至时间T44这段时期就是第三阶段的持续期间。

图4显示了当输入信号IN自一高逻辑状态转换至一低逻辑状态时电平移位电路300中的信号波形。在图4中，信号的转换是从时间T41开始。在时间T41-T42这段转变阶段，控制单元31响应充电控制脉冲整形单元产生的高态(high)信号ctrl，从参考电压节点n2电性隔离参考电压VDDA，并且在转变阶段外的驱动阶段，响应充电控制脉冲整形单元产生的低逻辑状态(low)信号ctrl，从参考电压节点n2耦合参考电压VDDA。在时间T42时，控制信号CTRL轻微的下降，导致晶体管312被部分导通。更具体地说，控制电压作为一种整形曲线，从时间T42至T43慢慢地部分导通晶体管312。于是，从时间T43至T44时，反向高电压输出信号ODB5的电压是增加的。因此，在时间T44之后，反向高电压输出信号ODB5升高，而反向高电压输出信号OD5降低。做为一个结果，一低电压输入信号转换至一高电压输出信号是成功的。

图5示出了图3中控制脉冲整形单元311依据本发明的实施例的电路图。控制脉冲整形单元311为了从时间T42至T43时部分导通晶体管312，而产生一个控制信号。这里，这里的控制脉冲整形单元包含多个晶体管501-506。晶体管501的源极电性连接至第三参考电压VSSB，而其栅极电性连接至第四参考电压VDDD。晶体管502的漏极电性连接至晶体管501的漏极，而其栅极接收第一使能信号ENLSB2。晶体管503的源极电性连接至第二参考电压，而其漏极电性连接至晶体管502的源极，且晶体管503的栅极与漏极互相电性连接。晶体管504的漏极电性连接至晶体管503的栅极，而其栅极接收第一使能信号ENLSB2。晶体管505的源极电性连接至第二参考电压VDDA，其栅极接收第二使能信号ENLSB1，而其漏极电性连接至晶体管504的源极。晶体管506的源极电性连接至第一参考电压VSSA，其栅极接收第三使能信号ENLSB0，而其漏极电性连接至晶体管505的漏极，且从晶体管506的漏极输出控制信号CTRL。

图6显示了图5控制脉冲整形单元311中的信号波形。请合并参考图5与图6，使能信号ENLSB0、ENLSB1与ENLSB2从时间T60至T61时皆维持在高逻辑状态(high)。在时间T61时，使能信号ENLSB1降低以导通晶体管505，且使能信号ENLSB0降低去断开晶体管506。因此，控制信号ctrl升高，并且断开图3中的晶体管312。在时间T62至T63时，使能信号ENLSB1降低去断开晶体管505，且使能信号ENLSB2导通晶体管502与504。因此，藉由晶体管505与506，控制信号ctrl是不被影响的。于是，控制信号ctrl部分导通图3中的晶体管312。在时间T63时，使能信号ENLSB0为高逻辑状态(high)去导通晶体管506，于是控制信号ctrl降低去完全导通图3中的晶体管312。做为一个结果，一低电压输入信号转换至一高电压输出信号是成功的。

图7示出了图3中控制脉冲整形单元依据本发明的实施例的另一电路图。不同于图5，图7提供另一种结构去构成控制脉冲整形单元311。控制脉冲整形单元311包含晶体管701-706。晶体管701的源极电性连接至电压VSSA，而其栅极接收使能信号ENWT。晶体管702的漏极电性连接至晶体管701的漏极，而其源极电性连接至第六参考电压(VDDA)。晶体管703的源极电性连接至参考电压VDDA，其漏极电性连接至晶体管702的栅极，而其栅极接收使能信号ENLSB2B。晶体管704的漏极电性连接至晶体管702的栅极，其栅极接收使能信号ENLSB2，而其源极电性连接至晶体管703的漏极。晶体管706的源极电性连接至电压VSSA，其栅极接收使能信号ENLSB0，而其漏极电性连接至晶体管707的漏极，且从晶体管706的漏极输出控制信号CTRL2。晶体管707的源极电性连接至第六参考电压VDDA，其栅极接收使能信号ENLSB1，而其漏极电性连接至晶体管704的源极。这里，晶体管701、706是NMOS晶体管，702-704、707是PMOS晶体管，且电压VDDA是高于电压VSSA。

图8显示了图7控制脉冲整形单元311中的信号波形。请合并参考图7与图8，从时间T80至T81时，使能信号ENLSB0、ENLSB1及ENLSB2维持在高逻辑状态(high)。在时间T81时，使能信号ENLSB1降低去导通晶体管707，且使能信号ENLSB0降低去断开晶体管706。因此，控制信号ctrl2升高，并且断开图3中的晶体管312。在时间T82至T83时，使能信号ENLSB1降低去断开晶体管707，且使能信号ENLSB2导通晶体管502与504。因此，藉由晶体管505与506，控制信号ctrl2是不被影响的。于是，使能信号ENLSB2B导通晶体管703，且使能信号ENWT部分导通晶体管701。因此，控制信号ctrl2部分导通图3中的晶体管312。在时间T83时，使能信号ENLSB0为高逻辑状态去导通晶体管706，于是控制信号ctrl2降低去完全导通图3中的晶体管312。结果成功地将一低电压输入信号转换至一高电压输出信号。

图9示出了依据本发明另一实施例的电平移位电路的电路图。请参考图9，电平移位电路包含控制单元91以及多个输出单元92-1-92-n。其中控制单元91包含控制脉冲整形单元911及晶体管912，并且控制多个输出单元92-1-92-n。晶体管921与922构成一钳位对，且晶体管925与926构成钳位晶体管对。晶体管929接收输入信号OUT，而晶体管924与928接收低电压输入信号OUTB。于是，输出单元92-1-92-n产生高电压输出信号DDB与DDX。此控制单元91是被输出单元92-1-92-n共享，因此缩小了芯片面积。

综上所述，当控制单元在第一周期从参考电压节点电性隔离参考电压，并且个别地在第二及第三周期部分耦合与完全耦合参考电压至参考电压节点的时候，此电平移位电路可以防止归因于低输入电压而导致的转换失败。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视本发明的申请专利范围所界定者为准。

Claims (8)

1.一种用于将低电压输入信号转换为高电压输出信号的电平移位电路，该电路包含：

两对晶体管，其中一对的两个晶体管是依据一输入信号而导通，使得一参考电压节点上的电压耦合至另一对中一个晶体管的栅极；以及

控制单元，包括控制脉冲整形单元以及第一晶体管，所述控制脉冲整形单元产生一控制信号，所述第一晶体管的源极电性连接至一第一电压，其栅极接收该控制信号，其漏极电性连接至该参考电压节点，

其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通，

所述两对晶体管包含：

第二晶体管与一第三晶体管，其中该第二与该第三晶体管的源极共同电性连接至该参考电压节点，该第二晶体管的栅极电性连接至该第三晶体管的漏极，该第三晶体管的栅极电性连接至该第二晶体管的漏极；以及

第四晶体管与一第五晶体管，其中，该第四与该第五晶体管的源极共同电性连接至一第二电压，该第四晶体管的漏极电性连接至该第二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极，

第四晶体管的栅极连接一输入信号，第五晶体管的栅极连接该输入信号的反相信号，且第二晶体管和第三晶体管的栅极各自输出一信号，

所述控制脉冲整形单元包括：

第六晶体管，其源极电性连接至一第三参考电压，其栅极电性连接至一第四参考电压；

第七晶体管，其漏极电性连接至该第六晶体管的漏极，其栅极接收一第一使能信号；

第八晶体管，其源极电性连接至该第一参考电压，其漏极电性连接至该第七晶体管的源极，其中，该第八晶体管的栅极与漏极互相电性连接；

第九晶体管，其漏极电性连接至该第八晶体管的栅极，其栅极接收一第一使能信号；

第十晶体管，其源极电性连接至该第一电压，其栅极接收一第二使能信号，其漏极电性连接至该第九晶体管的源极；以及

第十一晶体管，其源极电性连接至该第二电压，其栅极接收一第三使能信号，其漏极电性连接至该第十晶体管的漏极，其中，从该第十一晶体管的漏极输出该控制信号。

2.如权利要求1所述的电平移位电路，其中，该第四、第五、第六及第十一晶体管是NMOS晶体管，该第一、第二、第三、第七、第八、第九及第十晶体管是PMOS晶体管。

3.如权利要求1所述的电平移位电路，其中，该第一电压高于该第二电压。

4.一种用于将低电压输入信号转换为高电压输出信号的电平移位电路，该电路包含：

两对晶体管，其中一对的两个晶体管是依据一输入信号而导通，使得一参考电压节点上的电压耦合至另一对中一个晶体管的栅极；以及

控制单元，包括控制脉冲整形单元以及第一晶体管，所述控制脉冲整形单元产生一控制信号，所述第一晶体管的源极电性连接至一第一电压，其栅极接收该控制信号，其漏极电性连接至该参考电压节点，

其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通，

所述两对晶体管包含：

第二晶体管与一第三晶体管，其中该第二与该第三晶体管的源极共同电性连接至该参考电压节点，该第二晶体管的栅极电性连接至该第三晶体管的漏极，该第三晶体管的栅极电性连接至该第二晶体管的漏极；以及

第四晶体管与一第五晶体管，其中，该第四与该第五晶体管的源极共同电性连接至一第二电压，该第四晶体管的漏极电性连接至该第二晶体管的漏极，该第五晶体管的漏极电性连接至该第三晶体管的漏极，

第四晶体管的栅极连接一输入信号，第五晶体管的栅极连接该输入信号的反相信号，且第二晶体管和第三晶体管的栅极各自输出一信号，

所述控制脉冲整形单元包含：

第十二晶体管，其源极电性连接至一第二电压，其栅极接收一第四使能信号；

第十三晶体管，其漏极电性连接至该第十二晶体管的漏极，该源极端电性连接至一第一电压；

第十四晶体管，其源极电性连接至该第一电压，其漏极电性连接至该第十三晶体管的栅极，其栅极接收一第五使能信号；

第十五晶体管，其漏极电性连接至该第十三晶体管的栅极，其栅极接收一第六使能信号，其源极电性连接至该第十三晶体管的漏极；

第十六晶体管，其源极电性连接至该第一电压，其栅极接收一第七使能信号，其漏极电性连接至该第十五晶体管的源极；以及第十七晶体管，其源极电性连接至该第二电压，其栅极接收一第八使能信号，其漏极电性连接至该第十六晶体管的漏极，其中，从该第十七晶体管的漏极输出该控制信号。

5.如权利要求4所述的电平移位电路，其中，该第四、第五、第十二及第十七晶体管是NMOS晶体管，该第一、第二、第三、第十三、第十四、第十五及第十六晶体管是PMOS晶体管。

6.如权利要求4所述的电平移位电路，其中，该第一电压高于该第二电压。

7.一种控制脉冲整形单元，包含：

第一晶体管，其源极电性连接至一第一电压，其栅极电性连接至一第二电压；

第二晶体管，其漏极电性连接至该第一晶体管的漏极，其栅极接收一第一使能信号；

第三晶体管，其源极电性连接至一第三电压，其漏极电性连接至该第二晶体管的源极，其中该第三晶体管的栅极与漏极互相电性连接；

第四晶体管，其漏极电性连接至该第三晶体管的栅极，其栅极接收该第一使能信号；

第五晶体管，其源极电性连接至该第三电压，其栅极接收一第二使能信号，其漏极电性连接至该第四晶体管的源极；以及

第六晶体管，其源极电性连接至一第四电压，其栅极接收一第三使能信号，其漏极电性连接至该第五晶体管的漏极，其中，从该第六晶体管的漏极输出一控制信号，

其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通。

8.一种控制脉冲整形单元，包含：

第一晶体管，其源极电性连接至一第一电压，其栅极接收一第一使能信号；

第二晶体管，其漏极电性连接至该第一晶体管的漏极，该源极端电性连接至一第二电压；

第三晶体管，其源极电性连接至该第二电压，其漏极电性连接至该第二晶体管的栅极，其栅极接收一第二使能信号；

第四晶体管，其漏极电性连接至该第二晶体管的栅极，其栅极接收一第三使能信号，其源极电性连接至该第二晶体管的漏极；

第五晶体管，其源极电性连接至该第二电压，其栅极接收一第四使能信号，其漏极电性连接至该第四晶体管的源极；以及

第六晶体管，其源极电性连接至该第一电压，其栅极接收一第五使能信号，其漏极电性连接至该第五晶体管的漏极，其中，从该第六晶体管的漏极输出一控制信号，

其中，该控制信号在该第一、第二及第三周期分别地有第一、第二及第三电压电平，以致使该第一晶体管在该第一、第二以及第三周期分别地断开、部分导通及完全导通。

Images