CN107317578A - 电压准位移位电路 - Google Patents

Abstract

本发明公开一种电压准位移位电路，包含一操作于一第一系统电源之最高准位电压至第一低准位电压之间的电压箝位单元、一耦接至该第一系统电源的第二低准位电压的限流电路，以及一耦接于该电压箝位单元及该限流电路的单一功率开关晶体管，该第一低准位电压高于该二低准位电压。当该单一功率开关晶体管不导通，输出电压会上拉至该第一系统电源的最高准位电压；当导通时，该限流电路限制该单一功率开关晶体管的导通电流不超过一电流上限值，确保该电压箝位单元不必设置另一个高耐受功率晶体管，而使输出电压箝住于该第一低准位电压。

Description

电压准位移位电路

技术领域

本发明涉及一种电压准位移位电路，尤其涉及一种电压准位移位电路。

背景技术

对于不同电源工作环境下的集成电路，其逻辑数值的判断并不相同。以使用0V～5V的系统电源电压范围的集成电路来说，其于判断逻辑数值时，当信号电压准位为0V，则判断逻辑数值为0；当信号电压准位为5V，则判断逻辑数值为1。再以应用于电源管理的模拟集成电路所使用0V至60V系统电源电压范围为例，其于判断逻辑数值时，当信号电压准位为0V，则判断逻辑数值为0；当信号电压准位为60V，则判断逻辑数值为1。当此两者集成电路合并使用，如图8所示，其间必须串接有一电压准位移位电路52，以将前级电路50所输出其系统电源电压范围中的输出信号的电压准位，移位至下级电路51所使用系统电源电压范围的电压准位，才能让下级电路51正确地判断出相同的逻辑数值。

详言之，当使用较低压系统电源的集成电路作为上级电路50且输出一电压准位为5V的输出信号(逻辑数值为1)至使用较高压系统电源的下级电路51时，先由该电压准位移位电路将其电压准位移位至60V，如此该较高压集成电路即可判断为相同逻辑数值1。请参阅图9所示，为一种既有电压准位移位电路52，其包含有一第一及第二上功率开关M1、M2、一第一及第二下功率开关M3、M4及一反向器INV。该第一及第二上功率开关M1、M2源极连接至下级电路51使用的工作电压的高准位电压端(60V)，其漏极则分别连接至对应第一及第二下功率开关M3、M4的漏极，而其栅极则分别连接至第二及第一下功率开关M4、M3的漏极；又该第一及第二下功率开关M3、M4源极则连接至该工作电压的低准位电压端(0V)；其中该第二上及下功率开关M2、M4连接节点node1为该电压准位移位电路52的输出端Vout。该反向器INV连接至较低压系统电源，以接收其输出的电压信号(0V或5V)，其输入端Vin与该第一下功率开关M3的栅极连接，而输出端Vout则与该第二下功率开关M4的栅极连接。

当较低压集成电路输出的电压信号准位为5V(为该较低压集成电路的逻辑数值1)，则该第一下功率开关M3导通，但第二下功率开关M4不导通；因为该第一下功率开关M3导通，故使得该第二上功率开关M2导通，令输出端Vout所输出的信号电压准位为60V(为该高压集成电路的逻辑数值1)；又当较低压集成电路输出的电压信号准位为0V(为该较低压集成电路的逻辑数值0)，则该第一下功率开关M3不导通，但第二下功率开关导通M4；因为该第二下功率开关M4导通，故使得输出端Vout所输出信号的电压准位为0V(为该高压集成电路的逻辑数值1)；如此，该电压准位移位电路52确实可将使用较低压系统电源的上级电路50所输出的电压信号准位0V、5V移位至使用较高压系统的电压范围0V、60V，如图8所示。

由于前揭电压准位移位电路52连接至该高压系统电源，其第一及第二上功率开关M1、M2与第一及第二下功率开关M3、M4必须使用高耐受电压的功率晶体管，才能正常使用于较高压系统电源的电压范围(0V至60V)。然而，高耐受电压的功率晶体管不仅需要大集成电路的布局面积，其半导体工艺成本高，并非最佳的选择。

前揭电压准位移位电路52是使用于共地的前、后级电路50、51之间，即较低压集成电路的逻辑数值0的电压准位，与高压集成电路的逻辑数值1的电压准相同。尚有另一种全电压的电压准位移位的应用，如图10所示，即下级电路使用全工作电压范围(如-20V至40V)，即其逻辑数值1的电压准位为40V，而逻辑数值0的电压准位为-20V；因此，必须使用二组图9所示的电压准位移位电路51才能符合全电压准位移位的应用，如此一来必须增加一倍的高耐受电压的功率晶体管，不论制作成本或布局面积均会面临挑战。

因此，中国台湾公告第号TWI458260号发明专利揭露一种电压准位移位电路60，是用以进行全电压的电压准位移位；如图10所示，其包含有一输出级64、一输入级61及一箝位模块；其中该输出级64包含有一第一及第二功率晶体管Ma、Mb，该第一功率晶体管Ma连接至高输准位(+40V)的电压源，第二功率晶体管Mb则耦接至低输出准位(-20V)的电压源；该输入级61依据输入信号IN选择地由第一或第二功率晶体管Q1、Q2产生输出信号，箝位模块中的第一箝位单元62用以将第一功率晶体管Ma的栅极的操作电压V1箝位于高输出准位VH与第一箝位电压之间，其第二箝位单元63用以将第二功率晶体管Q2的栅极的操作电压V2箝位于低输出准位与第二箝位电压之间。

请配合参阅图11所示，该输入级61的输入信号IN的电压准位为低电压准位范围(0至5V)，当输入信号IN的电压准位为5V(前级较低压集成电路的逻辑数位1)，该输入级61的第一切换晶体管Q1导通，将第一箝位单元62的升压晶体管Mup连接至低电压准位范围中的低电压准位端Vss，该升压晶体管Mup会使第一功率晶体管Ma的栅极的电压提升并箝位于35V，由于配合使用5V栅极电压的第一功率晶体管Ma，此时该第一功率晶体管Ma即导通，使该电压准位移位电路60的输出端OUT通过导通的第一功率晶体管Ma连接至全电压准位范围中的高电压准位端(40V)，故输出端的输出信号的电压准位为40V。

当输入信号IN的电压准位为0V(前级较低压集成电路的逻辑数位0)，则换该输入级61的第二切换晶体管Q2导通，将第二箝位单元63的降压晶体管Mdown连接至全电压准位范围中的高电压准位端(+40V)，该降压晶体管Mdown会使第二功率晶体管Mb栅极的电压降低并箝位于-15V，由于配合使用5V栅极电压的第二功率晶体管Mb，此时该第二功率晶体管Mb即导通，使该电压准位移位电路60的输出端OUT通过导通的第二功率晶体管Mb连接至全电压准位范围中的低电压准位端(-20V)，故输出端OUT的输出信号的电压准位为-20V。因此，此一发明专利所揭露的电压准位移位电路60中，该输入级61的第一及第二切换晶体管Q1、Q2、升压及降压晶体管Mup、Mdown及输出级的第一及第二功率晶体Ma、Mb为高耐受电压的功率晶体管，相较使用二组如图9所示的电压准位移位电路60需要八颗高耐受电压的功率晶体管，可减少工艺成本，且布局面积也可相对减缩。

由上述说明可知，此一发明专利藉由第一及第二箝位单元来减少功率晶体管的使用，该发明专利为确保箝住电压在一定准位上，各该第一及第二箝位单元仍需使用高耐受电压的升压晶体管及降压晶体管。随着集成电路的元件密度愈高，已不利于布局面积过大的元件使用，对于常见于集成电路的电压准位移位电路来说，也面临同样的挑战，必须进一步加以改善之。

发明内容

有鉴于前揭现有电压准位移位电路的技术缺陷，本发明主要目的在于提供一种电压准位移位电路。

欲达上述目的所使用的主要技术手段是令该电压准位移位电路包含有：

一电压箝位单元，耦接至一第一系统电源的一第一准位电压，该电压箝位单元系操作于该第一系统电源的该第一准位电压与一第二准位电压之间的电压范围内；

一限流电路，耦接至该第一系统电源的一第三准位电压；其中该第二准位电压落在该第一至第三准位电压的电压范围内；以及

一单一功率开关晶体管，耦接于该电压箝位单元及该限流电路之间，其与该电压箝位单元的一串接节点为一输出端；其中该单一功率开关晶体管的栅极为一输入端，以接收一第二系统电源的一第五及第六准位电压，其漏源极电压匹配于该第一系统电源的第一至第三准位电压的电压范围；又该第一系统电源的第一至第三准位电压的电压范围大于该第二系统电源的第五至第六准位电压的电压范围；

上述单一功率开关晶体管是依据所接收的第二系统电源的该第五或第六准位电压呈导通或不导通状态；其中：

当单一功率开关晶体管不导通时，该输出端的电压调整至该第一系统电源的第一准位电压；

当单一功率开关晶体管导通时，该限流电路限制该单一功率开关晶体管的导通电流不超过一电流上限值，同时该输出端的电压自该第一系统电源的第一准位电压调整至该第一系统电源的第二准位电压。

由上述说明可知，本发明的电压准位移位电路主要藉由限流电路在单一功率开关晶体管导通时，限制该单一功率开关晶体管的导通电流不超过一电流上限值，使得该电压箝位单元不必设置另一个高耐受功率晶体管即可箝住其电压准位；因此，本发明的电压准位移位电路仅使用单一功率开关晶体管，即可将输入信号的电压准位移位至符合高压集成电路使用的电压范围，相较既有电压准位移位电路于集成电路实现时，布局面积可有效地缩小，降低制作成本。

欲达上述目的所使用的主要技术手段是令另一全电压的电压准位移位电路包含有：

一上电压准位移位单元，包含有：

一第一电压箝位单元，耦接至一第一系统电源的一最高准位电压，该第一电压箝位单元操作于该第一系统电源的该最高准位电压与一第一低准位电压之间的电压范围内；

一第一限流电路，耦接至该第一系统电源的一第二低准位电压；其中该第一低准位电压高于该第二低准位电压；及

一第一单一功率开关晶体管，耦接于该第一电压箝位单元及该第一限流电路之间，其与该第一电压箝位单元的一串接节点为一第一输出端；该第一单一功率开关晶体管的漏源极电压匹配于该第一系统电源的最高准位电压至第二低准位电压的电压范围；又该第一系统电源的该最高准位电压至该第二低准位电压的电压范围大于一第二系统电源的该最高准位电压至该最低准位电压的电压范围；

一下电压准位移位单元，包含有：

一第二电压箝位单元，耦接至一第一系统电源的一最低准位电压，该第二电压箝位单元操作于该第一系统电源的该最低准位电压与一第一高准位电压之间的电压范围内；

一第二限流电路，耦接至该第一系统电源的一第二高准位电压；其中该第一高准位电压低于该第二高准位电压；及

一第二单一功率开关晶体管，耦接于该第二电压箝位单元及该第二限流电路之间，其与该第二电压箝位单元的一串接节点为一第二输出端；其中该第一及第二单一功率开关晶体管的栅极相互连接作为一输入端，以接收该第二系统电源的该最高及最低准位电压，该第二单一功率开关晶体管的漏源极电压匹配于该第一系统电源的最低准位电压至第二高准位电压的电压范围；又该第一系统电源的该最低准位电压至该第二高准位电压的电压范围大于该第二系统电源的该最高准位电压至该最低准位电压的电压范围；以及

一反向器，包含有：

一上功率晶体管，其栅极连接至该上电压准位移位单元的第一输出端，其源极连接至该第一系统电源的最高准位电压；以及

一下功率晶体管，其栅极连接至该下电压准位移位单元的第二输出端，其漏极连接至该上功率晶体管的漏极作为一输出端，其源极连接至该第一系统电源的最低准位电压；

上述第一及第二单一功率开关晶体管依据所接收的第二系统电源的该最高或最低准位电压交替呈导通或不导通状态；其中：

当第一单一功率开关晶体管不导通而第二单一功率开关晶体管导通时，该下电压准位移位单元的输出端控制该下功率晶体管导通，该反向器的该输出端的电压为该第一系统电源的最低准位电压；其中该第二限流电路限制该第二单一功率开关晶体管的导通电流不超过一第二电流上限值；

当第一单一功率开关晶体管导通而第二单一功率开关晶体管不导通时，该上电压准位移位单元的输出端控制该上功率晶体管导通，该反向器的输出端电压为该第一系统电源的最高准位电压；其中该第一限流电路限制该第一单一功率开关晶体管的导通电流不超过一第一电流上限值。

由上述说明可知，本发明全电压的电压准位移位电路主要包含有上及下电压准位移位单元与该反向器，其中各该上及下电压准位移位单元可依据落在较低电压范围的高、低准位的输入信号，控制该反向器输出落在较高电压范围的高、低准位的同相输出信号，以符合全电压的电压准位移位的应用，而本发明仅使用二颗功率开关晶体管，相较既有全电压的电压准位移位电路，同样具有较小的布局面积，减低制作成本。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1：本发明电压准位移位电路的第一较佳实施例的方框图；

图2A：图1应用于正电压范围的一个较佳实施例的电路图；

图2B：图1应用于负电压范围的一个较佳实施例的电路图；

图3A：图2A的输入电压及输出电压的波形图；

图3B：图2B的输入电压及输出电压的波形图；

图4：图1应用于正电压范围的另一个较佳实施例的电路图；

图5：本发明电压准位移位电路的第二较佳实施例的方框图；

图6：图5的一个较佳实施例的电路图；

图7：图6输入电压及输出电压的波形图；

图8：既有一电压准位移位电路串接于一前、后级电路之间的方框图；

图9：图8电压准位移位电路的电路图；

图10：中国台湾公告第号TWI458260号发明专利的第2图；

图11：图10输入电压及输出电压波形图。

其中，附图标记

10、10’电压准位移位电路 10a上电压准位移位电路

10b下电压准位移位电路 11、11’电压箝位单元

111电阻性元件 112限压单元

12、12’功率开关晶体管 12a第一功率开关晶体管

12b第二功率开关晶体管 13、13’限流电路

20电压准位移位电路 21反向器

211上功率晶体管 212下功率晶体管

50前级电路 51后级电路

52电压准位移位电路 60电压准位移位电路

61输入级 62第一箝位单元

63第二箝位单元 64输出级

具体实施方式

本发明提出一种可节省集成电路的布局面积的电压准位移位电路的改良，以下谨以多个实施例加以说明。

首先请参阅图1所示，为本发明电压准位移位电路10主要包含有一电压箝位单元11、一单一功率开关晶体管12及一限流电路13。该电压箝位单元11耦接至一第一系统电源的一第一准位电压VDDH/VSSL，该电压箝位单元11操作于该第一系统电源的该第一准位电压VDDH/VSSL与一第二准位电压VSSH/VDDL之间的电压范围内；该限流电路13耦接至该第一系统电源的一第三准位电压，而该单一功率开关晶体管，耦接于该电压箝位单元及该限流电路之间；其中该第二准位电压VSSH/VDDL落在该第一至第三准位电压VDDH/VSSL、VSS/VDD的电压范围内。

上述电压箝位单元11包含有一限压电路112及一电阻性元件111，该电阻元件111连接于该第一系统电源的该第一准位电压VDDH/VSSL与该开关暨限流单元12之间，而该限压电路112串接于该第一系统电源的该第一、第二准位电压VDDH/VSSL、VSSH/VDDL及该开关暨限流单元12之间。

上述单一功率开关晶体管12的栅极为一输入端Vin，以接收一第二系统电源的一第五或第六准位电压VDD、VSS，其漏极连接至该电压箝位单元11，且此一连接节点为一输出端Vout。该单一功率开关晶体管12的漏源极电压系匹配于该第一系统电源的的第一至第三准位电压VDDH/VSSL、VSS/VDD的电压范围，而该第一系统电源的第一至第三准位电压VDDH/VSSL、VSS/VDD的电压范围大于该第二系统电源的第五至第六准位电压VDD、VSS的电压范围。

上述限流电路13则串接在该单一功率开关晶体管12的源极与该第一系统电源的第三准位电压VSS/VDD之间；较佳者，该第一系统电源的该第三准位电压VSS/VDD可等于该第二系统电源的该第六准位电压VSS、VDD，但不以此为限。

上述单一功率开关晶体管12依据所接收的第二系统电源的该最高准位电压VDD或最低准位电压VSS而呈导通或不导通状态；当该单一功率开关晶体管12不导通时，该输出端Vout的电压调整至该第一系统电源的第一准位电压VDDH/VSSL；当该单一功率开关晶体管12导通时，该限流电路13限制该单一功率开关晶体管12的导通电流不超过一电流上限值，同时该输出端Vout的电压自该第一系统电源的第一准位电压VDDH/VSSL调整至该第一系统电源的第二准位电压VSSH/VDDL。

上述电压准位移位电路10可应用于正电压范围的第一及第二系统电源，如图2A所示，即该第一系统电源的第一准位电压为第一系统电源的最高准位电压VDDH、该第二准位电压为一第一低准位电压VSSH及该第三准位电压为一第二低准位电压；其中该第二低准位电压低于该第一低准位电压VSSH。该第二系统电源的第五准位电压为该第二系统电源的最高准位电压VDD，而该第六准位电压为该第二系统电源的的最低准位电压VSS。其中该第二系统电源的最高准位电压VDD系低于该第一系统电源的该最高准位电压VDDH；在本实施例中，较佳地可令该第二低准位电压与该第二系统电源的最低准位电压相同，故该第二低准位电压与该第二系统电源的最低准位电压标示为相同的标号VSS；因此，于本实施例中该第一系统电源的电压范围为VDDH～VSS，该第二系统电源的电压范围为VDD～VSS。

再同时参阅图2A及图3A所示，在此一正电压范围的应用中，当该输入端Vin接收该第二系统电源的最低准位电压(如0V)的输入信号，该单一功率开关晶体管12不导通，此时该电压箝位单元11调整该输出端Vout电压为该第一系统电源的该最高准位电压VDDH。当该输入端Vin接收该第二系统电源的最高准位电压(如5V)的输入信号，该单一功率开关晶体管12导通，此时该电压箝位单元11调整该输出端Vou的电压会通过该单一功率开关晶体管12调整至该第一系统电源的该第一低准位电压VSSH。因此，该输出端Vout即依据输入端Vin所接收该第二系统电源的最高、最低准位电压VDD、VSS的输入信号，输出该第一系统电源的第一低、最高准位电压VSSH、VDDH的输出信号。

同理，如图2B所示，本发明电压准位移位电路10’可应用于负电压范围的第一及第二系统电源，即该第一系统电源的第一准位电压为该第一系统电源的最低准位电压VSSL、该第二准位压电为一第一高准位电压VDDL及该第三准位电压为一第二高准位电压VDD；其中该第二高准位电压VDD高于该第一高准位电压VDDL；该第二系统电源的第五准位电压为该第二系统电源的低准位电压VSS及该第六准位电压为该第二系统电源的最高准位电压VDD；其中该第二系统电源的最低准位电压VSS系高于该第一系统电源的该最低准位电压VSSL；于本实施例中，较佳地可令该第二高准位电压与该第二系统电源的最高准位电压相同，故该第二低准位电压与该第二系统电源的最低准位电压标示为相同的标号VDD；因此，该第一系统电源的电压范围为VSSL～VDD，该第二系统电源的电压范围为VSS～VDD。

再同时参阅图2B及图3B所示，在此一负电压范围的应用中，当该输入端Vin接收该第二系统电源的最高准位电压VDD(如5V)的输入信号，该单一功率开关晶体管12’不导通，此时该电压箝位单元11调整该输出端Vout电压为该第一系统电源的该最低准位电压VSSL。当该输入端Vin接收该第二系统电源的最低准位电压VSS(如0V)的输入信号，该单一功率开关晶体管12’导通，此时该电压箝位单元11调整该输出端Vout的电压会通过该单一功率开关晶体管12’调整至该第一系统电源的该第一低准位电压VDDL。因此，该输出端Vout即依据输入端Vin所接收该第二系统电源的最高、最低准位电压VDD、VSS的输入信号，输出该第一系统电源的最低、第一高准位电压VSSL、VDDL的输出信号。

再请参阅图2A所示，因应用于正电压范围，故该单一功率开关晶体管12为一N型MOS功率晶体管。该电压箝位单元11的电阻性元件111可为一第一定电流电路；该限压电路112可为一第二定电流电路；而该限流电路13可为一第三定电流电路。该第一定电流电路111包含有二个P型MOS晶体管M1、M2，该第二及第三定电流电路分别包含有二个N型MOS晶体管M3、M4、M5、M6，第一及第二定电流电路的各该P型MOS晶体管M1、M2及N型MOS晶体管M3、M4操作在第一系统电源的最高准位电压VDDH至第一低准位电压VSSH之间，该第三定电流电路的N型MOS晶体管M5、M6则操作在第二系统电源的最高及最低准位电压VDD、VSS之间。

由于本实施例的单一功率开关晶体管12为N型MOS功率晶体管，配合图3A所示，当该输入端Vin所接的输入信号的电压准位为VSS(如0V)，N型MOS功率晶体管不导通，此时该电压箝位单元的该第一定电流单元会将该输出端Vout的电压上拉至该第一系统电源的最高准位电压VDDH；也由于该N型MOS功率晶体管不导通，可为限流电路13阻挡第一系统电源的高压。反之，当输入信号为第二系统电源的最高准位电压VDD(如5V)，则该N型MOS功率晶体管导通，此时该第二及第三定电流电路的N型MOS晶体管会一并导通，而分别提供一第二定电流(1I)及第三定电流(2I)；由于第三定电流(2I)为第一定电流(1I)及第二定电流(1I)的总和，故此时的电压箝位单元11即输出与该限流电路13相同的电流，达到平衡，以确保该输出端Vout的电压箝住于该第一系统电源的第一低准位电压VSSH，如图3A所示。

再请参阅图2B所示，因应用于负电压范围，故该单一功率开关晶体管12’为一P型MOS功率晶体管，该第一定电流电路包含有二个N型MOS晶体管M1’、M2’，该第二及第三定电流电路分别包含有二个P型MOS晶体管M3’、M4’、M5’、M6’。该第一及第二定电流电路的各该N型MOS晶体管M1’、M2’及P型MOS晶体管M3’、M4’操作在第一系统电源的最低准位电压VSSL至第一高准位电压VDDL之间，该第三定电流电路的P型MOS晶体管M5’、M6’则操作在第二系统电源的最高及最低准位电压VDD、VSS之间。

由于本实施例的单一功率开关晶体管12’为P型MOS功率晶体管，如图3B所示，当该输入端Vin所接收的输入信号的电压准位为VDD(如5V)，N型MOS功率晶体管不导通，此时该电压箝位单元11’的该第一定电流单元会将该输出端Vout的电压下拉至该第一系统电源的最低准位电压VSSL；当输入信号为第二电源系统的最低准位电压VSS(如0V)，则该P型MOS功率晶体管导通，此时该第二及第三定电流电路的P型MOS晶体管会一并导通，使电压箝位单元11’即输出与该限流电路13’相同的电流，确保该输出端Vout的电压箝住于该第一系统电源的第一高准位电压VDDL，如图3B所示。

再请参阅图4所示，该电阻性元件111及该限流电路13可分别为一电阻元件，以达到与图2A及图2B相同的电路控制效果；同理，该电阻性元件111可为电阻元件，而该限流电路13仍为定电流电路；或者该电阻性元件111可为定电流电路，而该限流电路13仍为一电阻元件。

请参阅图5所示，为本发明电压准位移位电路20的另一实施例，其主要包含如图1所示的二组电压准位移位电路，即一上电压准位移位电路10a(如图2A所示)及一下电压准位移位电路10b(如图2B所示)。该上电压准位移位电路10a应用于正电压范围，下电压准位移位电路10b应用于负电压范围，如此构成一全电压的电压准位移位电路20，即该上电压准位移位电路10a的第一单一功率开关晶体管12a的栅极与该下电压准位移位电路10b的第二单一功率开关晶体管12b的栅极连接作为该全电压电压准位移位电路20输入端Vin。又为使该全电压的电压准位移位电路20输出端的输出信号与该输入信号同相，可进一步包含有一反向器21，即该反向器21的输入端分别连接至该上及下电压准位移位电路10a、10b的第一输出端Vout1及第二输出端Vout2，该反向器21的输入端则为本实施例全电压的电压准位移位电路20的输出端Vout。

再配合图6所示，该反向器21包含有一上功率晶体管211及一下功率晶体管212；其中该上功率晶体管211的栅极连接至该上电压准位移位单元10a的第一输出端Vout1，其源极连接至该第一系统电源的最高准位电压VDDH；该下功率晶体管212的栅极连接至该下电压准位移位单元10b的输出端Vout2，其漏极连接至该上功率晶体管211的漏极，其源极连接至该第一系统电源的最低准位电压VSSL。

再配合图7所示，当该输入端Vin接收该第二系统电源的最低准位电压VSS(如0V)的输入信号，该上电压准位移位电路10a的第一单一功率开关晶体管12a不导通，其输出端Vout1电压上拉至该第一系统电源的最高准位电压VDDH(如+40V)，使该反向器21的上功率晶体管211不导通。同时，该下电压准位移位电路10b的第二单一功率开关晶体管12b导通，其输出端Vout2电压下拉至该第一系统电源的第一高准位电压VDDL(如-15V)，使该反向器21的下功率晶体管212导通；因此，该全电压的电压准位移位电路20的输出端Vout电压将因导通的下功率晶体管212，而下拉至该第一系统电源的第二低准位电压VSSL(如-20V)。

反之，当该输入端Vin接收该第二系统电源的最高准位电压VDD(如5V)的输入信号，该上电压准位移位电路10a的第一单一功率开关晶体管12a导通，其输出端Vout1电压下拉至该第一系统电源的第一低准位电压VSSH(如+35V)，使该反向器21的上功率晶体管211导通。同时，该下电压准位移位电路10b的第二单一功率开关晶体管12b不导通，其输出端Vout2电压下拉至该第一系统电源的最低准位电压VSSL(如-20V)，该反向器21的下功率晶体管212不导通；因此，该全电压的电压准位移位电路20的输出端Vout电压将因导通的上功率晶体管211，而上拉至该第一系统电源的第二低准位电压VDDH(如+40V)。

综上所述，本发明提出可应用于正、负及全电压范围的电压准位移位电路；其中应用于该正、负电压范围的电压准位移位电路的单颗功率开关晶体管于导通时，藉由限流电路及限压单元设置，提供了平衡电流，使该输出端可箝位在特定的第一低准位电压及第一高准位压上，由于第一系统电源的最高准位电压至第一低准位电压的电压范围为低压范围，且第一系统电源的最低准位电压至第一高准位电压的电压范围也为低压范围，因此其电压箝位单元可使用低耐受电压的晶体管，不必使用高耐受电压的功率晶体管。因此，本发明应用于该正、负电压范围的电压准位移位电路均仅需要单颗功率开关晶体管即可将第二系统电源的高、低准位的输入信号，转换至该第二系统电源的特定最高、最低准位的输出信号或最低、最高准位的输出信号。同理，本发明的全压范围的电压准位移位电路也仅需要二颗的功率开关晶体管，相较现有全电压准位移位电路确实节省更多的布局面积，由于减少功率晶体管的使用，半导体制作成本亦可相对减少。

当然，本发明还可有其它多种实施例，在不背离本发明精神及其实质的情况下，熟悉本领域的技术人员当可根据本发明作出各种相应的改变和变形，但这些相应的改变和变形都应属于本发明所附的权利要求的保护范围。

Claims (27)

1.一种电压准位移位电路，其特征在于，包括：

一电压箝位单元，耦接至一第一系统电源的一第一准位电压，该电压箝位单元操作于该第一系统电源的该第一准位电压与一第二准位电压之间的电压范围内；

一限流电路，耦接至该第一系统电源的一第三准位电压；其中该第二准位电压落在该第一至第三准位电压的电压范围内；以及

一单一功率开关晶体管，耦接于该电压箝位单元及该限流电路之间，其与该电压箝位单元的一串接节点为一输出端；其中该单一功率开关晶体管的栅极为一输入端，以接收一第二系统电源的一第五及第六准位电压，其漏源极电压匹配于该第一系统电源的第一至第三准位电压的电压范围；又该第一系统电源的第一至第三准位电压的电压范围大于该第二系统电源的第五至第六准位电压的电压范围；

上述单一功率开关晶体管依据所接收的第二系统电源的该第五或第六准位电压呈导通或不导通状态；其中：

当单一功率开关晶体管不导通时，该输出端的电压调整至该第一系统电源的第一准位电压；

当单一功率开关晶体管导通时，该限流电路限制该单一功率开关晶体管的导通电流不超过一电流上限值，同时该输出端的电压自该第一系统电源的第一准位电压调整至该第一系统电源的第二准位电压。

2.根据权利要求1所述电压准位移位电路，其特征在于，该单一功率开关晶体管的漏极及源极串接于该电压箝位单元及该限流电路之间。

3.根据权利要求2所述电压准位移位电路，其特征在于，该电压箝位单元包括：

一电阻性元件，耦接于该第一系统电源的第一准位电压及该单一功率开关晶体管的漏极之间；及

一限压电路，耦接于该第一系统电源的第一及第二准位电压间，并与该单一功率开关晶体管的漏极连接。

4.根据权利要求3所述电压准位移位电路，其特征在于：

该电阻性元件为一第一定电流电路，并于该单一功率开关晶体管不导通时，该输出端的电压上拉至该第一系统电源的第一准位电压；于该单一功率开关晶体管导通时，输出一第一定电流至导通的该单一功率开关晶体管；

该限压电路为一第二定电流电路，并于该单一功率开关晶体管导通时，输出一第二定电流至导通的该单一功率开关晶体管；其中该第一及第二定电流总合与该限流电路的电流上限值相同。

5.根据权利要求4所述电压准位移位电路，其特征在于，各该第一及第二定电流电路包含有二栅极对接的晶体管元件，各该晶体管元件的漏源极电压匹配于该第一系统电源的第一至第二准位电压的电压范围，且其漏源极的耐受电压小于该单一功率开关晶体管漏源极的耐受电压。

6.根据权利要求3所述电压准位移位电路，其特征在于，该电阻性元件为一第一电阻元件。

7.根据权利要求4或5所述电压准位移位电路，其特征在于，该限流电路为一第三定电流电路。

8.根据权利要求6所述电压准位移位电路，其特征在于，该限流电路为一第三定电流电路或一第二电阻元件。

9.根据权利要求7所述电压准位移位电路，其特征在于：

该第一系统电源的第一准位电压为该第一系统电源的最高准位电压、该第二准位压电为一第一低准位电压及该第三准位电压为一第二低准位电压；其中该第二低准位电压低于该第一低准位电压；

该第二系统电源的第五准位电压为该第二系统电源的最高准位电压及该第六准位电压为该第一系统电源的最低准位电压。

10.根据权利要求9所述电压准位移位电路，其特征在于：

该单一功率开关晶体管为一N型MOS功率晶体管；

该第一定电流电路包含二个P型MOS晶体管，各P型MOS晶体管的漏源极电压匹配于该第一系统电源的该最高准位电压与该第一低准位电压之间的电压范围；

该第二定电流电路包含二个N型MOS晶体管，各N型MOS晶体管的漏源极电压匹配于该第一系统电源的该最高准位电压与该第一低准位电压之间的电压范围。

11.根据权利要求10所述电压准位移位电路，其特征在于，该第三定电流电路包含二个N型MOS晶体管，各N型MOS晶体管的漏源极电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围。

12.根据权利要求11所述电压准位移位电路，其特征在于，该第二系统电源的最低准位电压与该第一系统电源的该第二低准位电压相同。

13.根据权利要求7所述电压准位移位电路，其特征在于：

该第一系统电源的第一准位电压为该第一系统电源的最低准位电压、该第二准位压电为一第一高准位电压及该第三准位电压为一第二高准位电压；其中该第二高准位电压高于该第一高准位电压；

该第二系统电源的第五准位电压为该第二系统电源的最低准位电压及该第六准位电压为该第二系统电源的最高准位电压。

14.根据权利要求13所述电压准位移位电路，其特征在于：

该单一功率开关晶体管为一P型MOS功率晶体管；

该第一定电流电路包含二个N型MOS晶体管，各N型MOS晶体管的漏源极电压匹配于该第一系统电源的该最低准位电压与该第一高准位电压之间的电压范围；

该第二定电流电路包含二个P型MOS晶体管，各P型MOS晶体管的漏源极电压匹配于该第一系统电源的该最低准位电压与该该第一高准位电压之间的电压范围。

15.根据权利要求14所述电压准位移位电路，其特征在于，该第三定电流电路包含二个P型MOS晶体管，各P型MOS晶体管的漏源极电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围。

16.根据权利要求15所述电压准位移位电路，其特征在于，该第二系统电源的高准位电压与该第一系统电源的该第二高准位电压相同。

17.一种电压准位移位电路，其特征在于，包括：

一上电压准位移位单元，包含有：

一第一电压箝位单元，耦接至一第一系统电源的一最高准位电压，该第一电压箝位单元操作于该第一系统电源的该最高准位电压与一第一低准位电压之间的电压范围内；

一第一限流电路，耦接至该第一系统电源的一第二低准位电压；其中该第一低准位电压高于该第二低准位电压；及

一第一单一功率开关晶体管，耦接于该第一电压箝位单元及该第一限流电路之间，其与该第一电压箝位单元的一串接节点为一第一输出端；该第一单一功率开关晶体管的漏源极电压匹配于该第一系统电源的最高准位电压至第二低准位电压的电压范围；又该第一系统电源的该最高准位电压至该第二低准位电压的电压范围大于一第二系统电源的该最高准位电压至该最低准位电压的电压范围；

一下电压准位移位单元，包含有：

一第二电压箝位单元，耦接至一第一系统电源的一最低准位电压，该第二电压箝位单元操作于该第一系统电源的该最低准位电压与一第一高准位电压之间的电压范围内；

一第二限流电路，耦接至该第一系统电源的一第二高准位电压；其中该第一高准位电压低于该第二高准位电压；及

一第二单一功率开关晶体管，耦接于该第二电压箝位单元及该第二限流电路之间，其与该第二电压箝位单元的一串接节点为一第二输出端；其中该第一及第二单一功率开关晶体管的栅极相互连接作为一输入端，以接收该第二系统电源的该最高及最低准位电压，该第二单一功率开关晶体管的漏源极电压匹配于该第一系统电源的最低准位电压至第二高准位电压的电压范围；又该第一系统电源的该最低准位电压至该第二高准位电压的电压范围大于该第二系统电源的该最高准位电压至该最低准位电压的电压范围；以及

一反向器，包含有：

一上功率晶体管，其栅极连接至该上电压准位移位单元的第一输出端，其源极系连接至该第一系统电源的最高准位电压；以及

一下功率晶体管，其栅极连接至该下电压准位移位单元的第二输出端，其漏极连接至该上功率晶体管的漏极作为一输出端，其源极连接至该第一系统电源的最低准位电压；

上述第一及第二单一功率开关晶体管依据所接收的第二系统电源的该最高或最低准位电压交替呈导通或不导通状态；其中：

当第一单一功率开关晶体管不导通而第二单一功率开关晶体管导通时，该下电压准位移位单元的输出端控制该下功率晶体管导通，该反向器的该输出端的电压为该第一系统电源的最低准位电压；其中该第二限流电路限制该第二单一功率开关晶体管的导通电流不超过一第二电流上限值；

当第一单一功率开关晶体管导通而第二单一功率开关晶体管不导通时，该上电压准位移位单元的输出端控制该上功率晶体管导通，该反向器的输出端电压为该第一系统电源的最高准位电压；其中该第一限流电路限制该第一单一功率开关晶体管的导通电流不超过一第一电流上限值。

18.根据权利要求17所述电压准位移位电路，其特征在于：

该第一单一功率开关晶体管的漏极及源极串接于该第一电压箝位单元及该第一限流电路之间；以及

该第二单一功率开关晶体管的漏极及源极串接于该第二电压箝位单元及该第二限流电路之间。

19.根据权利要求18所述电压准位移位电路，其特征在于：

该上电压准位移位电路的该第一电压箝位单元包括：

一第一电阻性元件，耦接于该第一系统电源的最高准位电压及该第一单一功率开关晶体管的漏极之间；及

一第一限压电路，耦接于该第一系统电源的最高准位电压及第一低准位电压间，并与该第一单一功率开关晶体管的漏极连接；

该下电压准位移位电路的该第二电压箝位单元包括：

一第二电阻性元件，耦接于该第一系统电源的最低准位电压及该第二单一功率开关晶体管的漏极之间；及

一第二限压电路，耦接于该第一系统电源的最低准位电压及第一高准位电压间，并与该第二单一功率开关晶体管的漏极连接。

20.根据权利要求19所述电压准位移位电路，其特征在于：

该第一电阻性元件为一第一定电流电路，并于该第一单一功率开关晶体管不导通时，该上电压准位移位电路的第一输出端的电压上拉至该第一系统电源的最高准位电压；于该第一单一功率开关晶体管导通时，输出一第一定电流至导通的该第一单一功率开关晶体管；以及

该第一限压电路为一第二定电流电路，并于该第一单一功率开关晶体管导通时，输出一第二定电流至导通的该第一单一功率开关晶体管；其中该第一及第二定电流总合与该第一限流电路的第一电流上限值相同；

该第二电阻性元件为一第三定电流电路，并于该第二单一功率开关晶体管不导通时，该下电压准位移位电路的第二输出端的电压下拉至该第一系统电源的最低准位电压；于该第二单一功率开关晶体管导通时，输出一第三定电流至导通的该第二单一功率开关晶体管；以及

该第二限压电路为一第四定电流电路，并于该第二单一功率开关晶体管导通时，输出一第四定电流至导通的该第二单一功率开关晶体管；其中该第三及第四定电流总合与该第二限流电路的第二电流上限值相同。

21.根据权利要求20所述电压准位移位电路，其特征在于，各该第一至第四定电流电路系包含有二栅极对接的晶体管元件，各该晶体管元件的漏源极电压匹配于该第一系统电源的第一至第二准位电压的电压范围，且其漏源极耐受电压小于该第一及第二单一功率开关晶体管的漏源极耐受电压。

22.根据权利要求19所述电压准位移位电路，其特征在于，各该第一及第二电阻性元件为一电阻元件。

23.根据权利要求20或21所述电压准位移位电路，其特征在于：

该第一限流电路为一第五定电流电路，并包含有二栅极对接的晶体管元件；

该第二限流电路为一第六定电流电路，并包含有二栅极对接的晶体管元件；

各该第五及第六定电流电路的各晶体管元件漏源极的电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围，且其漏源极耐受电压小于该第一及第二单一功率开关晶体管的漏源极耐受电压。

24.根据权利要求22所述电压准位移位电路，其特征在于：

该第一限流电路系为一第五定电流电路，并包含有二栅极对接的晶体管元件；

该第二限流电路为一第六定电流电路，并包含有二栅极对接的晶体管元件；

各该第五及第六定电流电路的各晶体管元件漏源极的电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围，且其漏源极耐受电压小于该第一及第二单一功率开关晶体管的漏源极耐受电压。

25.根据权利要求23所述电压准位移位电路，其特征在于：

该上电压准位移位单元的该第一单一功率开关晶体管为一N型MOS功率晶体管；该第一定电流电路包含二个P型MOS晶体管；该第二定电流电路包含二个N型MOS晶体管；

该下电压准位移位单元的该第二单一功率开关晶体管为一P型MOS功率晶体管；该第三定电流电路包含二个N型MOS晶体管；该第四定电流电路包含二个P型MOS晶体管。

26.根据权利要求25所述电压准位移位电路，其特征在于：

该上电压准位移位单元的该第五定电流电路包含二个N型MOS晶体管，各N型MOS晶体管的漏源极电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围；

该下电压准位移位单元的该第六定电流电路包含二个P型MOS晶体管，各P型MOS晶体管的漏源极电压匹配于该第二系统电源的该最高准位电压与该最低准位电压之间的电压范围。

27.根据权利要求26所述电压准位移位电路，其特征在于，该第二系统电源的最低准位电压与该第一系统电源的该第二低准位电压相同，且该第二系统电源的最高准位电压与该第一系统电源的该第二高准位电压相同。