KR100849209B1 - 스택 구조의 부하 트랜지스터 쌍들을 구비하는 레벨 쉬프터및 이를 구비하는 장치 - Google Patents

스택 구조의 부하 트랜지스터 쌍들을 구비하는 레벨 쉬프터및 이를 구비하는 장치 Download PDF

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Abstract

디지털 영상 신호의 전압 레벨을 상기 디지털 영상 신호의 전압 레벨보다 높은 전압 레벨로 상승시키는 레벨 쉬프터가 개시된다. 상기 레벨 쉬프터는 상기 디지털 영상 신호를 증폭하여 출력하는 차동 증폭기, 다수의 트랜지스터 쌍들을 구비하는 부하 유닛, 및 상기 차동 증폭기와 상기 부하 유닛 사이에 접속되고, 상기 차동 증폭기의 출력 신호를 래칭하기 위한 래치 유닛을 구비한다. 상기 다수의 트랜지스터 쌍들 각각은 상기 레벨 쉬프터의 소모 전류의 피크 값을 감소시키기 위하여 단일 부하 트랜지스터 쌍이 구현된 면적과 동일한 면적 내에 서로 스택 구조로 형성된다.
소스 드라이버, 레벨 쉬프터, 스택 구조, 피크 전류, 몸체 효과

Description

스택 구조의 부하 트랜지스터 쌍들을 구비하는 레벨 쉬프터 및 이를 구비하는 장치{Level shifter having stack structure's load transistor pairs and devices having the same}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 디스플레이 장치의 블럭도이다.
도 2는 일반적인 소스 드라이버의 블럭도이다.
도 3은 일반적인 레벨 쉬프터의 회로도이다.
도 4는 본 발명의 실시예에 따른 레벨 쉬프터의 회로도이다.
도 5a는 일반적인 레벨 쉬프터의 단일 부하 트랜지스터의 레이-아웃을 나타낸다.
도 5b는 본 발명의 실시예에 따른 레벨 쉬프터의 스택 구조로 형성된 부하 트랜지스터들의 레이-아웃을 나타낸다.
본 발명은 레벨 쉬프터에 관한 것으로, 보다 상세하게는 소모 전류의 피크 값을 감소시키기 위하여 단일 부하 트랜지스터 쌍과 동일한 면적 내에 서로 스택 구조로 형성된 다수의 부하 트랜지스터 쌍들을 구비함으로써 그 크기를 감소시킬 수 있는 레벨 쉬프터에 관한 것이다.
레벨 쉬프터는 평판 디스플레이 장치인 LCD(Liquid Crystal Display) 장치의 소스 드라이버로 입력되는 디지털 영상 신호의 전압 레벨을 소정의 전압 레벨로 상승시키는데 이용된다.
도 1은 일반적인 디스플레이 장치(1)의 블럭도이다. 도 1을 참조하면, 상기 디스플레이 장치(1)는 패널(100), 게이트 드라이버(200), 및 소스 드라이버(300)를 구비한다. 상기 패널(100)은 다수의 게이트 라인들(G1~Gm), 다수의 소스 라인들(S1~Sn), 및 다수의 화소들(미도시)을 구비한다.
상기 게이트 드라이버(200)는 상기 다수의 게이트 라인들(G1~Gm)을 구동시키고, 상기 소스 드라이버(300)는 상기 다수의 소스 라인들(S1~Sn)을 구동시키며, 상기 다수의 화소들은 상기 게이트 드라이버(200)와 상기 소스 드라이버(300)의 구동에 기초하여 영상 신호를 디스플레이한다.
도 2는 일반적인 소스 드라이버(300)의 블럭도이다. 도 2를 참조하면, 상기 소스 드라이버(300)는 래치 회로(310), 레벨 쉬프터(320), 및 디지털-아날로그 변환기(Digital-Analog Converter, 이하 DAC이라 함, 330)을 구비한다.
상기 래치 회로(310)는 래칭 신호(LS)에 응답하여 디지털 영상 신호를 래칭하고, 상기 레벨 쉬프터(320)는 상기 래칭된 디지털 영상 신호의 전압 레벨을 소정의 전압 레벨로 상승시킨다. 이는 상기 DAC(330)이 상기 디지털 영상 신호보다 높 은 전압 레벨에서 구동되기 때문이다.
상기 DAC(330)은 디지털 영상 신호의 비트 수에 대응하는 다수의 아날로그 전압들(VG[2n:1])을 수신하고, 상기 다수의 아날로그 전압들(VG[2n:1]) 중에서 상기 전압 레벨이 상승된 디지털 영상 신호에 상응하는 아날로그 전압을 선택하여 출력한다.
도 3은 일반적인 레벨 쉬프터(320)의 회로도이다. 도 3을 참조하면, 상기 레벨 쉬프터(320)는 부하 트랜지스터 쌍(322), 차동 증폭기(324), 및 래치 유닛(326)을 구비한다. 상기 차동 증폭기(324)는 디지털 영상 신호(IN1)와 위상이 반전된 디지털 영상 신호(IN2)의 차이를 증폭하고, 증폭 결과에 상응하는 출력 신호들을 출력한다.
상기 래치 유닛(326)은 상기 부하 트랜지스터 쌍(322)과 상기 차동 증폭기(324) 사이에 접속되고, 상기 차동 증폭기(324)로부터 출력된 상기 출력 신호들을 래칭한다.
일반적인 소스 드라이버(300)에서 저전력 레벨 쉬프터(320)를 구현하기 위하여 상기 차동 증폭기(324)의 입력 트랜지스터들(MN1과 MN2)의 채널 폭을 감소시키고, 이에 대응하여 상기 부하 트랜지스터 쌍(LTr)의 채널 길이를 증가시킬 수 있다.
이 경우, 상기 부하 트랜지스터 쌍(322)의 크기가 증가하고, 쉬프팅 레벨이 증가할수록 상기 부하 트랜지스터 쌍(322)의 크기는 더욱 증가하므로, 상기 부하 트랜지스터 쌍(322)의 크기를 감소시키기 위한 필요성이 증가하고 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 소모 전류의 피크 값을 감소시키기 위하여 단일 부하 트랜지스터 쌍과 동일한 면적 내에 서로 스택 구조로 형성된 다수의 부하 트랜지스터 쌍들을 구비함으로써 그 크기를 감소시킬 수 있는 저전력 레벨 쉬프터를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 디스플레이 장치는 다수의 소스 라인들, 다수의 게이트 라인들, 및 다수의 화소들을 구비하는 디스플레이 패널 및 상기 다수의 소스 라인들을 구동하기 위한 소스 드라이버를 구비한다.
상기 소스 드라이버는 래치 회로, 레벨 쉬프터, 및 DAC을 구비한다. 상기 래치 회로는 래칭 신호에 응답하여 디지털 영상 신호를 래칭한다. 상기 DAC은 상기 디지털 영상 신호의 전압 레벨보다 높은 전압 레벨에서 구동한다.
그러므로 상기 레벨 쉬프터는 상기 래칭된 디지털 영상 신호의 전압 레벨을 상기 디지털 영상 신호의 전압 레벨보다 높은 전압 레벨로 상승시키며, 소모 전류의 피크 값을 감소시키기 위하여 스택 구조로 형성된 다수의 부하 트랜지스터 쌍들을 구비한다. 상기 DAC은 상기 전압 레벨이 상승된 디지털 영상 신호에 상응하는 아날로그 전압을 발생시킨다.
상기 기술적 과제를 달성하기 위한 레벨 쉬프터는 부하 유닛, 차동 증폭기, 및 래치 유닛을 구비한다. 상기 부하 유닛은 다수의 트랜지스터 쌍들을 구비하고, 상기 다수의 트랜지스터 쌍들 각각은 몸체 효과에 기초하여 상기 레벨 쉬프터의 소모 전류의 피크 값을 감소시키기 위하여 서로 스택 구조로 형성된다.
상기 차동 증폭기는 제1입력 신호와 제2입력 신호의 차이를 증폭하고, 증폭 결과에 상응하는 출력 신호들을 출력하고, 상기 래치 유닛은 상기 부하 유닛과 상기 차동 증폭기 사이에 접속되고, 상기 차동 증폭기로부터 출력된 상기 출력 신호들을 래칭한다.
상기 기술적 과제를 달성하기 위한 레벨 쉬프터는 제1도전형의 차동 트랜지스터 쌍, 제2도전형의 제1트랜지스터 쌍, 다수의 제2도전형의 제1부하 트랜지스터들, 및 다수의 제2도전형의 제2부하 트랜지스터들을 구비한다.
상기 차동 트랜지스터 쌍은 디지털 영상 신호를 수신하는 제1입력 단자, 위상이 반전된 디지털 영상 신호를 수신하는 제2입력 단자, 및 접지 전압 라인에 접속되는 테일을 구비한다.
상기 제1트랜지스터 쌍은 제1노드와 제2노드, 및 상기 차동 트랜지스터 쌍의 출력 단자들 사이에 접속되고, 상기 제1트랜지스터 쌍 각각의 게이트는 상기 차동 트랜지스터 쌍의 출력단자들에 크로스-커플된다.
상기 제1부하 트랜지스터들은 전원 전압 라인과 상기 제1노드 사이에 직렬로 접속되고, 상기 제1부하 트랜지스터들 각각의 게이트는 상기 제1입력 단자에 접속된다. 상기 제2부하 트랜지스터들은 상기 전원 전압 라인과 상기 제2노드 사이에 직렬로 접속되고, 상기 제2부하 트랜지스터들 각각의 게이트는 상기 제2입력 단자에 접속된다.
상기 제1도전형의 트랜지스터들 각각은 N 채널 형과 P 채널 형 중에서 어느 하나의 채널 형의 트랜지스터이고, 상기 제2도전형의 트랜지스터들 각각은 N 채널 형과 P 채널 형 중에서 다른 하나의 다른 채널 형의 트랜지스터일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 실시예에 따른 레벨 쉬프터(420)의 회로도를 나타낸다. 도 4를 참조하면, 상기 레벨 쉬프터(420)는 부하 유닛(422), 차동 증폭기(424), 및 래치 유닛(426)을 구비한다.
상기 부하 유닛(422)은 다수의 트랜지스터 쌍들(LTr1~LTrm)을 구비하고, 상기 다수의 트랜지스터 쌍들(LTr1~LTrm) 각각은 서로 스택 구조로 형성된다. 도 4를 참조하면, 상기 다수의 트랜지스터 쌍들(LTr1~LTrm)은 제2도전형의 제1부하 트랜지스터들(LTr1~LTrm) 및 제2도전형의 제2부하 트랜지스터들(LTr1~LTrm)을 구비한다.
상기 제1부하 트랜지스터들(LTr1~LTrm)은 전원 전압(VDD) 라인과 제1노드(N1) 사이에 직렬로 접속되고, 상기 제1부하 트랜지스터들(LTr1~LTrm) 각각의 게이트는 디지털 영상 신호가 입력되는 제1입력 단자(IN1)에 접속된다.
상기 제2부하 트랜지스터들(LTr1~LTrm)은 상기 전원 전압(VDD) 라인과 제2노드(N2) 사이에 직렬로 접속되고, 상기 제2부하 트랜지스터들(LTr1~LTrm) 각각의 게이트는 위상이 반전된 디지털 영상 신호가 입력되는 제2입력 단자(IN2)에 접속된 다.
상기 차동 증폭기(424)는 상기 제1입력 단자(IN1)와 상기 제2입력 단자(IN2) 각각을 통하여 입력되는 디지털 영상 신호와 위상이 반전된 디지털 영상 신호의 차이를 증폭하고, 증폭 결과에 상응하는 출력 신호들을 출력 단자들(OUT1과 OUT2)을 통하여 출력한다. 상기 차동 증폭기(424)의 차동 트랜지스터 쌍(MN1과 MN2)의 테일은 접지 전원 라인에 접속된다.
상기 래치 유닛(426)은 상기 부하 유닛(422)과 상기 차동 증폭기(424) 사이에 접속되고, 상기 차동 증폭기(424)로부터 출력된 상기 출력 신호들을 래칭한다. 상기 래치 유닛(426)은 상기 제1노드(N1)와 상기 제2노드(N2), 및 상기 차동 트랜지스터 쌍(MN1과 MN2)의 출력 단자들(OUT1과 OUT2) 사이에 접속된다.
상기 래치 유닛(426)은 제2도전형의 제1트랜지스터 쌍(MP1과 MP2)을 구비하며, 상기 제1트랜지스터 쌍(MP1과 MP2) 각각의 게이트는 상기 차동 트랜지스터 쌍(MN1과 MN2)의 출력 단자들(OUT1과 OUT2)에 크로스-커플된다.
상기 제1도전형의 트랜지스터들 각각은 N 채널 형과 P 채널 형 중에서 어느 하나의 채널 형의 트랜지스터이고, 상기 제2도전형의 트랜지스터들 각각은 상기 N 채널 형과 상기 P 채널 형 중에서 다른 하나의 채널 형의 트랜지스터일 수 있다.
이하에서는, 상기 차동 증폭기(424)의 입력 트랜지스터 쌍(MN1과 MN2) 각각의 채널 폭을 감소시는 것에 대응하여 상기 부하 트랜지스터 쌍들(LTr1~LTrm)을 스택 구조로 형상함으로써 상기 레벨 쉬프터(420)의 소모 전류(ID)의 피크 값을 감소시키는 과정을 설명한다.
우선, 스택 구조로 형성된 상기 다수의 부하 트랜지스터 쌍들(LTr1~LTrm) 각각에서 발생하는 몸체 효과(body effect)에 기초하여 상기 레벨 쉬프터(420)의 소모 전류(ID)의 피크 값이 감소되는 과정을 살펴본다.
몸체 효과란 트랜지스터(제1도전형 또는 제2도전형)에서 기판과 소스 사이의 P-N 접합이 도통되는 것을 방지하기 위하여 상기 트랜지스터의 소스와 벌크 사이에 가해지는 역방향 전압에 기초하여 상기 트랜지스터의 문턱 전압이 변화되는 현상을 말한다.
상기 제1부하 트랜지스터들(LTr1~LTrm) 중에서 제1트랜지스터(LTr1)의 소스(S1)와 상기 제1트랜지스터(LTr1)의 벌크(미도시)는 상기 전원 전압(VDD) 라인에 공통으로 접속되기 때문에 상기 제1트랜지스터(LTr1)에서는 몸체 효과가 발생하지 않는다.
그러나 제1부하 트랜지스터들(LTr1~LTrm) 중에서 제2트랜지스터(LTr2)의 소스(S2)는 상기 제1트랜지스터(LTr1)의 드레인에 접속되고, 상기 제2트랜지스터(LTr2)의 벌크는 상기 전원 전압(VDD) 라인에 접속된다.
그러므로 상기 제2트랜지스터(LTr2)에서는 몸체 효과가 발생하고, 몸체 효과에 기초하여 상기 제2트랜지스터(LTr2)의 문턱 전압은 음의 방향으로 상승하게 되며, 문턱 전압의 상승에 기초하여 상기 제2트랜지스터(LTr2)의 드레인 전류, 즉, 상기 레벨 쉬프터(420)의 소모 전류(ID)는 감소한다.
다음으로, 스택 구조로 형성된 상기 다수의 부하 트랜지스터 쌍들(LTr1~LTrm)의 소스-드레인 전압의 변화에 기초하여 상기 레벨 쉬프터(420)의 소 모 전류(ID)가 감소하는 과정을 살펴본다.
상기 제1트랜지스터(LTr1)의 게이트(G1)는 상기 제1입력 단자(IN1)에 접속되고, 상기 제1트랜지스터(LTr1)의 소스(S1)는 상기 전원 전압(VDD) 라인에 접속된다. 그러므로 상기 제1트랜지스터(LTr1)의 소스-게이트 전압은 상기 전원 전압(VDD)에서 상기 제1입력 단자(IN1)의 전압을 뺀 전압이다.
그러나 상기 제2트랜지스터(LTr2)의 게이트(G2)는 상기 제1입력 단자(IN1)에 접속되고, 상기 제2트랜지스터(LTr2)의 소스(S2)는 상기 제1트랜지스터(LTr1)의 드레인에 접속된다.
그러므로 상기 제2트랜지스터(LTr2)의 소스-게이트 전압은 상기 제1트랜지스터(LTr1)의 소스-게이트 전압보다 상기 제1트랜지스터(LTr1)의 소스-드레인 전압(ΔV)만큼 낮아진다.
이와 같은 과정에 의하여 상기 제1부하 트랜지스터들(LTr1~LTrm) 각각의 소스-게이트 전압은 직렬로 연결되는 부하 트랜지스터의 개수에 비례하여 점점 낮아진다. 도 4를 참조하면, 상기 제1부하 트랜지스터들(LTr1~LTrm) 각각은 P 채널 형 트랜지스터이다.
P 채널 형 트랜지스터의 드레인 전류는 소스-드레인 전압이 감소할수록 감소하므로 직렬로 연결되는 부하 트랜지스터의 개수가 증가할수록 상기 레벨 쉬프터(420)의 소모 전류는 감소하게 된다.
이상에서 설명한 바와 같이, 스택 구조로 형성된 부하 트랜지스터 쌍들(LTr1~LTrm)을 구비하는 레벨 쉬프터(420)는 동일 면적의 단일 부하 트랜지스터 쌍을 구비하는 레벨 쉬프터에 비하여 더 효과적으로 소모 전류를 감소시킬 수 있기 때문에 저전력 구동이 가능하다.
이하에서는 레벨 쉬프터의 부하 유닛이 스택 구조로 형성된 다수의 부하 트랜지스터 쌍들을 구비하는 경우와 동일 면적의 단일 부하 트랜지스터 쌍을 구비하는 경우의 레이-아웃을 비교한다.
도 5a는 일반적인 레벨 쉬프터(320)의 단일 부하 트랜지스터의 레이-아웃을 나타내고, 도 5b는 본 발명의 실시예에 따른 레벨 쉬프터(420)의 스택 구조로 형성된 다수의 부하 트랜지스터들의 레이-아웃을 나타낸다.
도 5a와 도 5b를 참조하면, 단일 부하 트랜지스터와 스택 구조로 형성된 트랜지스터들은 동일한 폴리 폭(L)을 가지며 동일한 폭(W) 내에서 채널을 형성한다. 그러나 단일 부하 트랜지스터의 경우에는 하나의 채널이 형성되지만 스택 구조의 부하 트랜지스터들의 경우에는 두 개의 채널이 형성된다.
즉, 도 5b에 도시된 스택 구조로 형성되는 부하 트랜지스터들은 도 5a에 도시된 단일 부하 트랜지스터와 동일한 면적 내에서 구현되지만 두 배로 증가된 채널 길이를 가진다.
채널 길이가 증가할수록 채널의 저항은 증가하기 때문에 스택 구조로 형성된 부하 트랜지스터들의 채널에 흐르는 전류의 양은 감소한다. 그러므로 스택 구조의 부하 트랜지스터들은 동일한 면적의 부하 트랜지스터에 비하여 두 배의 소모 전류 감소 효과를 가진다. 도 5b에서는 두 개의 부하 트랜지스터들의 레이-아웃을 예로 들어 설명하였으나 이에 한정되는 것이 아니다.
이상에서 설명한 바와 같이, 본 발명에 따른 레벨 쉬프터(420)는 스택 구조의 부하 트랜지스터들을 구비함으로써 동일 면적의 단일 부하를 구비하는 레벨 쉬프터에 비하여 더 효과적으로 소모 전류를 감소시킬 수 있다.
본 발명에 따른 레벨 쉬프터(420) 또는 이와 유사한 구조 및 기능을 가지는 회로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), 또는 OLED(Organic Light Emitting Diodes)와 같은 평판 디스플레이 장치의 구동회로, 예컨대 소스 드라이버에 사용될 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 스택 구조로 형성된 부하 트랜지스터 쌍들을 구비하는 레벨 쉬프터는 소모 전류를 감소시킴으로써 저전력 구동이 가능하고 그 크기를 감소시킬 수 있는 효과가 있다.

Claims (8)

  1. 레벨 쉬프터에 있어서,
    다수의 트랜지스터 쌍들을 구비하는 부하 유닛;
    제1입력 신호와 제2입력 신호의 차이를 증폭하고, 증폭 결과에 상응하는 출력 신호들을 출력하기 위한 차동 증폭기; 및
    상기 부하 유닛과 상기 차동 증폭기 사이에 접속되고, 상기 차동 증폭기로부터 출력된 상기 출력 신호들을 래칭하기 위한 래치 유닛을 구비하며,
    상기 다수의 트랜지스터 쌍들 각각은 몸체 효과(body effect)에 기초하여 상기 레벨 쉬프터의 소모 전류의 피크 값을 감소시키기 위하여 서로 스택 구조로 형성되는 레벨 쉬프터.
  2. 제1항에 있어서, 상기 다수의 트랜지스터 쌍들 각각을 구성하는 제1트랜지스터들 각각의 게이트는 상기 제1입력 신호에 응답하여 게이팅되고 상기 다수의 트랜지스터 쌍들 각각을 구성하는 제2트랜지스터들 각각의 게이트는 상기 제2입력 신호에 응답하여 게이팅되는 레벨 쉬프터.
  3. 디지털 영상 신호를 수신하는 제1입력 단자, 위상이 반전된 디지털 영상 신호를 수신하는 제2입력 단자, 및 접지 전압 라인에 접속되는 테일을 구비하는 제1도전형의 차동 트랜지스터 쌍;
    제1노드와 제2노드, 및 상기 차동 트랜지스터 쌍의 출력 단자들 사이에 접속되고, 각각의 게이트는 상기 차동 트랜지스터 쌍의 출력단자들 각각에 크로스-커플되는 제2도전형의 제1트랜지스터 쌍;
    전원 전압 라인과 상기 제1노드 사이에 직렬로 접속되고, 각각의 게이트는 상기 제1입력 단자에 접속되는 다수의 제2도전형의 제1부하 트랜지스터들; 및
    상기 전원 전압 라인과 상기 제2노드 사이에 직렬로 접속되고, 각각의 게이트는 상기 제2입력 단자에 접속되는 다수의 제2도전형의 제2부하 트랜지스터들을 구비하는 레벨 쉬프터.
  4. 제3항에 있어서, 상기 제1도전형의 트랜지스터들 각각은 N 채널 형과 P 채널 형 중에서 어느 하나의 채널 형의 트랜지스터이고, 상기 제2도전형의 트랜지스터들 각각은 상기 N 채널 형과 상기 P 채널 형 중에서 다른 하나의 채널 형의 트랜지스터인 레벨 쉬프터.
  5. 래칭 신호에 응답하여 디지털 영상 신호를 래칭하는 래치 회로;
    상기 래칭된 디지털 영상 신호의 전압 레벨을 상기 래칭된 디지털 영상 신호의 전압 레벨보다 높은 전압 레벨로 상승시키는 레벨 쉬프터; 및
    상기 전압 레벨이 상승된 디지털 영상 신호에 상응하는 아날로그 전압을 발생시키는 디지털-아날로그 변환기를 구비하며,
    상기 레벨 쉬프터는 소모 전류의 피크 값을 감소시키기 위하여 스택 구조로 형성된 다수의 부하 트랜지스터 쌍들을 구비하는 소스 드라이버.
  6. 제5항에 있어서, 상기 레벨 쉬프터는,
    디지털 영상 신호를 수신하는 제1입력 단자, 위상이 반전된 디지털 영상 신호를 수신하는 제2입력 단자, 및 접지 전압 라인에 접속되는 테일을 구비하는 제1도전형의 차동 트랜지스터 쌍;
    제1노드와 제2노드, 및 상기 차동 트랜지스터 쌍의 출력 단자들 사이에 접속되고, 각각의 게이트는 상기 차동 트랜지스터 쌍의 출력단자들 각각에 크로스-커플되는 제2도전형의 제1트랜지스터 쌍;
    전원 전압 라인과 상기 제1노드 사이에 접속되고, 각각의 게이트는 상기 제1입력 단자에 접속되는 다수의 제2도전형의 제1부하 트랜지스터들; 및
    상기 전원 전압 라인과 상기 제2노드 사이에 접속되고, 각각의 게이트는 상기 제2입력 단자에 접속되는 다수의 제2도전형의 제2부하 트랜지스터들을 구비하는 소스 드라이버.
  7. 제6항에 있어서, 상기 제1도전형의 트랜지스터들 각각은 N 채널 형과 P 채널 형 중에서 어느 하나의 채널 형의 트랜지스터이고, 상기 제2도전형의 트랜지스터들 각각은 상기 N 채널 형과 상기 P 채널 형 중에서 다른 하나의 채널 형의 트랜지스터인 소스 드라이버.
  8. 다수의 소스 라인들, 다수의 게이트 라인들, 및 다수의 화소들을 구비하는 디스플레이 패널; 및
    상기 다수의 소스 라인들을 구동하기 위한 제5항에 기재된 소스 드라이버를 구비하는 디스플레이 장치.
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