CN105427799A - 移位寄存单元、移位寄存器、栅极驱动电路及显示装置 - Google Patents

移位寄存单元、移位寄存器、栅极驱动电路及显示装置 Download PDF

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Abstract

本发明提供一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置。所述移位寄存单元包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，信号输入端与输入模块的控制端相连，输入模块的输出端与上拉模块的控制端相连，上拉模块的输入端与时钟信号输入端相连，上拉模块的输出端与信号输出端相连，下拉模块的控制端与下拉控制模块的输出端相连，下拉控制模块的输入端与时钟信号输入端相连，存储模块的一端与上拉模块的控制端相连，存储模块的另一端与低电平输入端相连。上述移位寄存单元可以减少薄膜晶体管的数量，降低占用的面积，以减小边框的宽度；以及，对PU点和信号输出端的信号进行降噪。

Description

移位寄存单元、移位寄存器、栅极驱动电路及显示装置
技术领域
本发明涉及显示技术领域，具体地，涉及一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置。
背景技术
在TFT-LCD和OLED显示装置中，栅极驱动电路用于驱使各行像素依次打开，而在像素被打开时，写入数据信号，从而实现显示。栅极驱动电路主要通过移位寄存器使各行像素“依次”打开，而移位寄存器则包括依次级联的多个移位寄存单元。
图1为现有的移位寄存单元的电路图。在该移位寄存单元中，包括第一晶体管M1～第九晶体管M9，以及电容C，其连接方式如图1所示，所述第一晶体管M1～第九晶体管M9均为N型晶体管。图2为图1所示电路图中各信号的时序图。如图2所示，在将一行像素打开时，与该行像素对应的移位寄存单元中，首先，在t1阶段，第一输入信号IN1为低电平，第二输入信号IN2为低电平，时钟信号CLK在初段为低电平，之后变为高电平，且PU点维持低电平，基于该时序，第一晶体管M1、第二晶体管M2、第三晶体管M3和第四晶体管M4关闭，在时钟信号CLK变为高电平时，使第八晶体管M8和第五晶体管M5开启，继而PD点变为高电平，使第九晶体管M9开启，这样低电平输入端VSS与信号输出端OUTPUT连接，对信号输出端OUTPUT进行放噪。在t2阶段，第一输入信号IN1为高电平，第二输入信号IN2为低电平，时钟信号CLK为低电平，基于该时序，第一晶体管M1、第三晶体管M3开启，第二晶体管M2、第四晶体管M4关闭，PU点为高电平以及对电容C充电，时钟信号CLK输入至信号输出端OUTPUT，因此，信号输出端OUTPUT输出低电平信号。在t3阶段，第一输入信号IN1为低电平，第二输入信号IN2为低电平，时钟信号CLK为高电平，基于该时序，第一晶体管M1、第二晶体管M2、第四晶体管M4关闭，使PU点得以保持高电平，以维持第三晶体管M3的开启状态，使时钟信号CLK继续输入至输出端OUTPUT，因此，信号输出端OUTPUT输出高电平信号；而信号输出端OUTPUT为高电平，则使第六晶体管M6和第七晶体管M7开启，从而使第五晶体管M5关闭，以及使PD点为低电平，进而使第九晶体管M9关闭，从而使低电平输入端VSS不与信号输出端OUTPUT连接，保证信号输出端OUTPUT所输出高电平信号的稳定性。在t4阶段，第一输入信号IN1为低电平，第二输入信号IN2为高电平，时钟信号CLK为低电平，基于该时序，第一晶体管M1关闭，第二晶体管M2、第四晶体管M4开启，使PU点及电容C放电变为低电平，第三晶体管M3关闭，低电平输入端VSS与信号输出端OUTPUT连接，信号输出端OUTPUT输出低电平信号。通过上述过程，可以将该移位寄存单元对应的一行像素打开，在之后直到该行像素下一次开启的过程中，重复t1和t4阶段的过程。
在上述移位寄存单元中，如图2所示，PU点容易受到噪声的影响，其稳定性较差；另外，在PU点和时钟信号CLK同时为高电平时，需要第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8来设置PD点为低电平，这样每级移位寄存单元中薄膜晶体管的数量较大，从而会增加移位寄存器占用的面积，并在工作过程中功耗更高。
发明内容
本发明旨在至少解决现有技术中存在的技术问题之一，提出了一种移位寄存单元、移位寄存器、栅极驱动电路及显示装置，其可以减少薄膜晶体管的数量，简化电路结构，减少占用的面积，从而减小显示装置的边框的宽度；同时，还可以对PU点以及信号输出端的信号进行降噪。
为实现本发明的目的而提供一种移位寄存单元，其包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，所述信号输入端与所述输入模块的控制端相连，所述输入模块的输出端与所述上拉模块的控制端相连，所述输入模块用于根据信号输入端提供的信号控制上拉模块的开闭；所述上拉模块的输入端与所述时钟信号输入端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块用于在输入模块的输出信号的控制下将所述信号输出端的输出信号上拉；所述下拉模块的控制端与所述下拉控制模块的输出端相连，所述下拉控制模块的输入端与所述时钟信号输入端相连，所述下拉控制模块用于根据时钟信号输入端所提供的信号控制所述下拉模块的开闭；所述下拉模块用于将信号输出端的输出信号下拉；所述存储模块的一端与所述上拉模块的控制端相连，所述存储模块的另一端与所述低电平输入端相连。
其中，所述输入模块包括第一晶体管和第一电压输入端，所述第一晶体管的栅极形成为所述输入模块的控制端，所述第一晶体管的源极与所述第一电压输入端相连，所述第一晶体管的漏极形成为所述输入模块的输出端。
其中，所述移位寄存单元还包括复位模块，所述复位模块用于在充电开始前对所述上拉模块的控制端进行复位。
其中，所述复位模块包括复位信号输入端和第二晶体管；所述第二晶体管的栅极与所述复位信号输入端相连，漏极与所述上拉模块的控制端相连，源极与第二电压输入端相连，所述第二电压输入端能够输入低电平信号。
其中，所述上拉模块为第三晶体管，所述第三晶体管的栅极形成为上拉模块的控制端，源极形成为上拉模块的输入端，漏极形成为上拉模块的输出端。
其中，所述下拉模块包括第四晶体管，所述第四晶体管的栅极形成为所述下拉模块的控制端，漏极与所述信号输出端相连，源极与所述低电平输入端相连。
其中，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与所述第四晶体管的栅极相连，源极与所述低电平输入端相连，漏极与所述上拉模块的控制端相连。
其中，所述下拉控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极和源极相连，以形成为所述下拉控制模块的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极相连，并且，所述第五晶体管的漏极形成为所述下拉控制模块的输出端，所述第六晶体管的栅极与所述信号输出端相连，所述第六晶体管的源极与所述低电平输入端相连，所述第五晶体管的宽长比小于所述第六晶体管的宽长比。
其中，所述第五晶体管的宽长比与所述第六晶体管的宽长比之比为1：3至1：5。
其中，当所述第一电压输入端输入高电平电压时，所述第二电压输入端输入低电平电压；当所述第一电压输入端输入低电平电压时，所述第二电压输入端输入高电平电压。
其中，所述存储模块为存储电容，所述存储电容的第一端与所述上拉模块的控制端相连，所述存储电容的第二端与所述低电平输入端相连。
作为另一个技术方案，本发明还提供一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，所述移位寄存单元采用上述移位寄存单元。
作为另一个技术方案，本发明还提供一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，所述移位寄存器采用上述移位寄存器。
作为另一个技术方案，本发明还提供一种显示装置，所述显示装置包括栅极驱动电路，所述栅极驱动电路采用上述栅极驱动电路。
本发明具有以下有益效果：
本发明提供的移位寄存单元，在输入模块和上拉模块之间的节点，即PU点为低电平，时钟信号输入端输出的时钟信号为高电平时，下拉模块开启，使PU点和信号输出端与低电平输入端连接，对PU点以及对信号输出端进行降噪，从而可以使减少噪声对PU点电压的影响，使PU点的电压更加稳定，以及提高输出信号的稳定性；另外，在PU点，以及时钟信号输入端输出的时钟信号同时为高电平时，通过设置下拉控制模块中各晶体管的宽长比的比值，可以实现下拉模块与下拉控制模块之间的节点，即PD点为低电平，避免下拉模块与信号输出端连接，与现有技术相比，这样减少了薄膜晶体管的数量，从而可以简化电路结构，减小移位寄存单元所占用的面积，进而有助于减小显示装置的边框的宽度。
本发明提供的移位寄存器、栅极驱动电路和显示装置，其采用本发明提供的上述移位寄存单元，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
附图说明
附图是用来提供对本发明的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明，但并不构成对本发明的限制。在附图中：
图1为现有的移位寄存单元的电路图；
图2为图1所示电路图中各信号的时序图；
图3为本发明实施方式提供的移位寄存单元的电路示意图；
图4为图3所示移位寄存单元中各信号的时序图；
图5为本发明实施方式提供的移位寄存器的示意图。
其中，附图标记：
1：输入模块；2：上拉模块；3：下拉模块；4：下拉控制模块；5：存储模块；6：复位模块。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明，并不用于限制本发明。
本发明提供一种移位寄存单元的实施方式。图3为本发明实施方式提供的移位寄存单元的电路示意图。如图3所示，在本实施方式中，所述移位寄存单元包括信号输入端INPUT、输入模块1、上拉模块2、下拉模块3、下拉控制模块4、时钟信号输入端CLK、信号输出端OUTPUT和存储模块5。具体地，所述信号输入端INPUT与所述输入模块1的控制端相连，所述输入模块1的输出端与所述上拉模块2的控制端相连，所述输入模块1用于根据信号输入端INPUT提供的信号控制上拉模块2的开闭；所述上拉模块2的输入端与所述时钟信号输入端CLK相连，所述上拉模块2的输出端与所述信号输出端OUTPUT相连，所述上拉模块2用于在输入模块1的输出信号的控制下将所述信号输出端OUTPUT的输出信号上拉；所述下拉模块3的控制端与所述下拉控制模块4的输出端相连，所述下拉控制模块4的输入端与所述时钟信号输入端CLK相连，所述下拉控制模块4用于根据时钟信号输入端CLK所提供的信号控制所述下拉模块3的开闭；所述下拉模块3用于将信号输出端OUTPUT的输出信号下拉；所述存储模块5的一端与所述上拉模块2的控制端相连，所述存储模块5的另一端与所述低电平输入端VSS相连。
如图3所示，所述输入模块1包括第一晶体管M1和第一电压输入端FW，所述第一晶体管M1的栅极形成为所述输入模块1的控制端，所述第一晶体管M1的源极与所述第一电压输入端FW相连，所述第一晶体管M1的漏极形成为所述输入模块1的输出端。
所述移位寄存单元还包括复位模块6，所述复位模块6用于在充电开始前对所述上拉模块2的控制端进行复位。所述复位模块6包括复位信号输入端Reset和第二晶体管M2；所述第二晶体管M2的栅极与所述复位信号输入端Reset相连，漏极与所述上拉模块2的控制端相连，源极与第二电压输入端BW相连，所述第二电压输入端BW能够输入低电平信号。
所述上拉模块2为第三晶体管M3，所述第三晶体管M3的栅极形成为上拉模块2的控制端，源极形成为上拉模块2的输入端，漏极形成为上拉模块2的输出端。
所述下拉模块3包括第四晶体管M4，所述第四晶体管M4的栅极形成为所述下拉模块3的控制端，漏极与所述信号输出端OUTPUT相连，源极与所述低电平输入端VSS相连。
所述下拉模块3还包括第七晶体管M7，所述第七晶体管M7的栅极与所述第四晶体管M4的栅极相连，源极与所述低电平输入端VSS相连，漏极与所述上拉模块2的控制端相连。
所述下拉控制模块4包括第五晶体管M5和第六晶体管M6，所述第五晶体管M5的栅极和源极相连，以形成为所述下拉控制模块4的输入端，所述第五晶体管M5的漏极与所述第六晶体管M6的漏极相连，并且，所述第五晶体管M5的漏极形成为所述下拉控制模块4的输出端，所述第六晶体管M6的栅极与所述信号输出端OUTPUT相连，所述第六晶体管M6的源极与所述低电平输入端VSS相连，所述第五晶体管M5的宽长比小于所述第六晶体管M6的宽长比。优选地，所述第五晶体管M5的宽长比与所述第六晶体管M6的宽长比之比为1：3至1：5。
所述存储模块5为存储电容C，所述存储电容C的第一端与所述上拉模块2的控制端相连，所述存储电容C的第二端与所述低电平输入端VSS相连。
图4为图3所示移位寄存单元中各信号的时序图。如图4所示，在t1阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号在t1阶段的前段为低电平，在后段变为高电平；复位信号输入端Reset输出的Reset信号为低电平，PU点维持在低电平。基于上述信号的时序，第一晶体管M1～第三晶体管M3关闭；在CLK信号变为高电平时，第五晶体管M5开启，PD点为高电平，从而栅极与PD点连接的第四晶体管M4和第七晶体管M7开启，第四晶体管M4的开启使低电平输入端VSS与信号输出端OUTPUT连接，对信号输出端OUTPUT信号放噪；第七晶体管M7的开启使PU点与低电平输入端VSS连接，从而维持PU点的电位为低电平。
在t2阶段，信号输入端INPUT输出的INPUT信号为高电平，时钟信号输入端CLK输出的CLK信号为低电平，复位信号输入端Reset输出的Reset信号为低电平。基于上述信号的时序，第一晶体管M1开启，第二晶体管M2关闭，第五晶体管M5关闭，PD点的电位会变为低电平，使第四晶体管M4和第七晶体管M7关闭，而PU点的电位会变为高电平，使第三晶体管M3开启，这时，时钟信号输入端CLK与信号输出端OUTPUT连接，信号输出端OUTPUT输出低电平信号。CLK信号还会输入到第六晶体管M6的栅极，使第六晶体管M6关闭。同时，在该阶段，电容C被充电，其可以稳定PU点的电位，降低噪声对PU点的影响，进而使信号输出端OUTPUT输出的信号稳定。
在t3阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号为高电平，复位信号输入端Reset输出的Reset信号为低电平。基于上述信号的时序，第一晶体管M1关闭，第二晶体管M2关闭，第五晶体管M5开启；由于电容C在t2阶段被充电，PU点会维持高电平，以及使第三晶体管M3开启，即时钟信号输入端CLK与信号输出端OUTPUT连接。另外，CLK信号也会输入到第六晶体管M6的栅极，使第六晶体管M6开启。在本实施方式中，通过设置第五晶体管M5和第六晶体管M6的宽长比的比值，例如，第五晶体管M5的宽长比和第六晶体管M6的宽长比的比值为1：5，可以在第五晶体管M5和第六晶体管M6开启的情况下，使PD点为低电平，从而使第四晶体管M4和第七晶体管M7关闭。可见，信号输出端OUTPUT仅与时钟信号输入端CLK连接，而不会与低电平输入端VSS连接，因此，信号输出端OUTPUT输出高电平信号。
在t4阶段，信号输入端INPUT输出的INPUT信号为低电平，时钟信号输入端CLK输出的CLK信号为低电平，复位信号输入端Reset输出的Reset信号为高电平。基于上述信号的时序，第一晶体管M1关闭，第二晶体管M2开启，Reset信号被输至PU点和电容C，将PU点复位，变为低电平，以及电容C被放电；此时，信号输出端OUTPUT会输出低电平信号。
根据上述，当PU点和CLK信号同时为高电平时，即在t3阶段，通过设置第五晶体管M5的宽长比和第六晶体管M6的宽长比的比值，实现PD点为低电平，与现有技术相比，这样减少了薄膜晶体管的数量，从而可以简化电路结构，减小移位寄存单元所占用的面积，进而有助于减小显示装置的边框的宽度。另外，在PU点为低电平，CLK为高电平时，第四晶体管M4和第七晶体管M7开启，PU点和信号输出端OUTPUT与低电平输入端VSS连接，对PU点以及对信号输出端OUTPUT进行降噪，从而可以使减少噪声对PU点电压的影响，使PU点的电压更加稳定。
需要说明的是，在上述实施方式中，第一电压输入端FW输入高电平电压，第二电压输入端BW输入低电平电压，但需要说明的是，在实际中，还可以是：第一电压输入端FW输入低电平电压，第二电压输入端BW输入高电平电压，这时，移位寄存单元可以实现反向扫描。从而通过第一电压输入端FW和第二电压输入端BW之间的信号转换，就可以实现双向扫描。
本发明还提供一种移位寄存器的实施方式。图5为本发明实施方式提供的移位寄存器的示意图。如图5所示，在本实施方式中，所述移位寄存器包括级联的多级移位寄存单元，所述移位寄存单元为本发明上述实施方式提供的移位寄存单元。
如图5所示，每级移位寄存单元中的复位信号为其下一级移位寄存单元的信号输出端OUTPUT输出的信号。第一级移位寄存单元的信号输入端INPUT所输出的INPUT信号来自于STV信号，其后的移位寄存单元的信号输入端所输出的INPUT信号来自于上一级移位寄存单元的信号输出端OUTPUT的输出信号。
本发明实施方式提供的移位寄存器，其采用本发明上述实施方式提供的移位寄存单元，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
本发明还提供一种栅极驱动电路的实施方式。在本实施方式中，所述栅极驱动电路包括移位寄存器，所述移位寄存器采用本发明上述实施方式提供的移位寄存器。
本发明实施方式提供的栅极驱动电路，其采用本发明上述实施方式提供的移位寄存器，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
本发明还提供一种显示装置的实施方式。在本实施方式中，所述显示装置包括栅极驱动电路，所述栅极驱动电路采用本发明上述实施方式提供的栅极驱动电路。
本发明实施方式提供的显示装置，其采用本发明上述实施方式提供的栅极驱动电路，可以减少输出信号的噪声，提高输出信号的准确性；另一方面，还可以减少薄膜晶体管的数量，简化电路结构，减小占用的面积，从而有助于减小显示装置的边框的宽度。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (14)

1.一种移位寄存单元，包括信号输入端、输入模块、上拉模块、下拉模块、下拉控制模块、时钟信号输入端、信号输出端和存储模块，其特征在于，所述信号输入端与所述输入模块的控制端相连，所述输入模块的输出端与所述上拉模块的控制端相连，所述输入模块用于根据信号输入端提供的信号控制上拉模块的开闭；
所述上拉模块的输入端与所述时钟信号输入端相连，所述上拉模块的输出端与所述信号输出端相连，所述上拉模块用于在输入模块的输出信号的控制下将所述信号输出端的输出信号上拉；
所述下拉模块的控制端与所述下拉控制模块的输出端相连，所述下拉控制模块的输入端与所述时钟信号输入端相连，所述下拉控制模块用于根据时钟信号输入端所提供的信号控制所述下拉模块的开闭；所述下拉模块用于将信号输出端的输出信号下拉；
所述存储模块的一端与所述上拉模块的控制端相连，所述存储模块的另一端与低电平输入端相连。
2.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括第一晶体管和第一电压输入端，所述第一晶体管的栅极形成为所述输入模块的控制端，所述第一晶体管的源极与所述第一电压输入端相连，所述第一晶体管的漏极形成为所述输入模块的输出端。
3.根据权利要求2所述的移位寄存单元，其特征在于，所述移位寄存单元还包括复位模块，所述复位模块用于在充电开始前对所述上拉模块的控制端进行复位。
4.根据权利要求3所述的移位寄存单元，其特征在于，所述复位模块包括复位信号输入端和第二晶体管；
所述第二晶体管的栅极与所述复位信号输入端相连，漏极与所述上拉模块的控制端相连，源极与第二电压输入端相连，所述第二电压输入端能够输入低电平信号。
5.根据权利要求1所述的移位寄存单元，其特征在于，所述上拉模块为第三晶体管，所述第三晶体管的栅极形成为上拉模块的控制端，源极形成为上拉模块的输入端，漏极形成为上拉模块的输出端。
6.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉模块包括第四晶体管，所述第四晶体管的栅极形成为所述下拉模块的控制端，漏极与所述信号输出端相连，源极与所述低电平输入端相连。
7.根据权利要求6所述的移位寄存单元，其特征在于，所述下拉模块还包括第七晶体管，所述第七晶体管的栅极与所述第四晶体管的栅极相连，源极与所述低电平输入端相连，漏极与所述上拉模块的控制端相连。
8.根据权利要求1所述的移位寄存单元，其特征在于，所述下拉控制模块包括第五晶体管和第六晶体管，所述第五晶体管的栅极和源极相连，以形成为所述下拉控制模块的输入端，所述第五晶体管的漏极与所述第六晶体管的漏极相连，并且，所述第五晶体管的漏极形成为所述下拉控制模块的输出端，所述第六晶体管的栅极与所述信号输出端相连，所述第六晶体管的源极与所述低电平输入端相连，所述第五晶体管的宽长比小于所述第六晶体管的宽长比。
9.根据权利要求8所述的移位寄存单元，其特征在于，所述第五晶体管的宽长比与所述第六晶体管的宽长比之比为1：3至1：5。
10.根据权利要求4所述的移位寄存单元，其特征在于，当所述第一电压输入端输入高电平电压时，所述第二电压输入端输入低电平电压；当所述第一电压输入端输入低电平电压时，所述第二电压输入端输入高电平电压。
11.根据权利要求1所述的移位寄存单元，其特征在于，所述存储模块为存储电容，所述存储电容的第一端与所述上拉模块的控制端相连，所述存储电容的第二端与所述低电平输入端相连。
12.一种移位寄存器，所述移位寄存器包括级联的多级移位寄存单元，其特征在于，所述移位寄存单元为权利要求1至11中任意一项所述的移位寄存单元。
13.一种栅极驱动电路，所述栅极驱动电路包括移位寄存器，其特征在于，所述移位寄存器为权利要求12所述的移位寄存器。
14.一种显示装置，所述显示装置包括栅极驱动电路，其特征在于，所述栅极驱动电路为权利要求13所述的栅极驱动电路。
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