CN101556832A - 移位寄存器及液晶显示器栅极驱动装置 - Google Patents
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Abstract
本发明涉及一种移位寄存器及液晶显示器栅极驱动装置，该移位寄存器包括：第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管、第四薄膜晶体管，还包括：下拉薄膜晶体管，其漏极分别与信号输出端以及第一薄膜晶体管的源极连接，源极连接低电压信号输入端；以及下拉薄膜晶体管驱动单元，用于当所述信号输出端输出信号为低电平且第一时钟信号输入端输入信号为高电平时，控制所述下拉薄膜晶体管打开。本发明提供的移位寄存器及液晶显示器栅极驱动装置，能够有效抑制输出噪声，并能保证移位寄存器和栅极驱动装置中的各薄膜晶体管不会产生大的阈值电压偏移，从而保证移位寄存器以及栅极驱动装置的正常工作寿命。
Description
技术领域
本发明涉及液晶显示领域，尤其涉及一种移位寄存器及液晶显示器栅极驱动装置。
背景技术
现有的移位寄存器中，典型的结构为Thomson公司的四晶体管二电容结构，图1所示为该移位寄存器结构示意图，图2所示为图1所示移位寄存器的输入输出时序图。工作原理为：选择图2所示时序图中的一部分并将其划分为五个阶段，在第一阶段，信号输入端(INPUT)输入信号为高电平，复位信号输入端(RESETIN)输入信号为低电平，晶体管T103导通，晶体管T104截止，所以结点PU处通过晶体管T103充电也为高电平；在第二阶段，信号输入端(INPUT)输入信号为低电平，复位信号输入端(RESETIN)输入信号为低电平，在第一阶段中，PU结点被拉至高电平，并在第二阶段中继续升高，晶体管T101导通，第一时钟信号输入端(CLKIN)输入信号为高电平，所以信号输出端(OUTPUT)为高电平；由于晶体管T103、T104截止，则PU结点此时浮空，信号输出端(OUTPUT)为高电平，通过电容C102向结点PU耦合，所以PU结点处电平在第一阶段基础上继续升高；在第三阶段，信号输入端(INPUT)输入信号为低电平，复位信号输入端(RESETIN)输入信号为高电平，晶体管T102和T104导通，由于T102的源极连接低电压信号输入端(VSSIN)，所以信号输出端(OUTPUT)为低电平；在第四阶段，信号输入端(INPUT)输入信号为低电平，复位信号输入端(RESETIN)输入信号为低电平，PU结点为低电平，所以T101、T102、T103、T104均截止，信号输出端(OUTPUT)保持为低电平；在第五阶段，信号输入端(INPUT)输入信号为低电平，复位信号输入端(RESET)输入信号为低电平，各晶体管保持第四阶段的状态，所以信号输出端(OUTPUT)仍为低电平。在这五个阶段中，第一阶段信号输入端(INPUT)端输入高电平，第二阶段信号输出端(OUTPUT)为高电平，完成一次移位，第三阶段复位信号输入端(RESETIN)端输入高电平，完成复位的操作，所以可以将第一、二、三阶段定义为移位寄存器的工作时间，第四、五阶段，信号输入端(INPUT)、复位信号输入端(RESETIN)端均为低电平，所以可以将第四、五阶段定义为移位寄存器的非工作时间。
可以看出，在非工作时间内，信号输入端(INPUT)、复位信号输入端(RESETIN)、信号输出端(OUTPUT)均为低电平，当第一时钟信号(CLKIN)升高时，通过晶体管T101的寄生电容Cgd1耦合到PU结点，使得晶体管T101的漏电流增大，从而信号输出端(OUTPUT)电位升高，并且由于在非工作时间内T103、T104、T102均截止，所以当信号输出端(OUTPUT)受CLKIN端的影响电位升高时，没有下拉晶体管使信号输出端(OUTPUT)的电压降低，从而使信号输出端(OUTPUT)输出信号产生较大噪声。
针对该问题，Thomson公司提出了六晶体管结构的移位寄存器，如图3所示为该移位寄存器结构示意图，图4所示为图3所示移位寄存器的输入输出时序图。从图3和图4中可以看出，在移位寄存器的非工作时间内PD结点保持高电平，T202保持导通，由于T202的源极连接低电压信号输入端(VSSIN)，所以信号输出端(OUTPUT)可以保持低电平，这样就不容易受到第一时钟信号输入端(CLKIN)输入信号的影响。但是，将如图3所示的移位寄存器应用到液晶显示器的栅极驱动装置中时，对于扫描方式为逐行扫描的液晶显示器来说，每一个移位寄存器负责一行用于控制液晶像素开关薄膜晶体管的打开和关闭，当移位寄存器处于工作时间时，控制薄膜晶体管打开，当移位寄存器处于非工作时间时，控制薄膜晶体管关闭。如果总共有1000行液晶像素，一个移位寄存器控制一行薄膜晶体管，则每个移位寄存器在液晶显示器显示一帧图像的时间T内，只有T/1000的时间处于工作状态，其余绝大多数时间处于非工作状态，这样晶体管T202、T204受到了近乎直流的偏置作用，这样会造成T202、T204产生较大的阈值电压偏移，降低了移位寄存器的可靠性，最终会影响移位寄存器的寿命。
发明内容
本发明的目的在于针对现有技术存在的问题，提供一种移位寄存器及液晶显示器栅极驱动装置，可以抑制移位寄存器输出噪声，并能保证移位寄存器中各晶体管不产生大的阈值电压偏移，从而保证移位寄存器工作的可靠性。
为了实现上述目的，本发明提供了一种移位寄存器，包括：
第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接第一电容，源极还连接信号输出端；
第二薄膜晶体管，其漏极与信号输出端连接，栅极连接复位信号输入端，源极与低电压信号输入端连接；
第三薄膜晶体管，其栅极和漏极与信号输入端连接；
第四薄膜晶体管，其栅极与所述复位信号输入端连接，漏极与所述第三薄膜晶体管的源极连接，源极与低电压信号输入端连接；
下拉薄膜晶体管，其漏极分别与信号输出端以及第一薄膜晶体管的源极连接，源极连接低电压信号输入端；以及
下拉薄膜晶体管驱动单元，分别与信号输入端、第一时钟信号输入端、第三薄膜晶体管的源极和漏极、低电压信号输入端、第一薄膜晶体管的栅极以及所述下拉薄膜晶体管的栅极连接，用于当所述信号输出端输出信号为低电平且第一时钟信号输入端输入信号为高电平时，控制所述下拉薄膜晶体管打开。
本发明还提供了一种液晶显示器栅极驱动装置，包括：沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第二时钟信号输入端输入系统第二时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
本发明还提供了一种液晶显示器栅极驱动装置，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号，最后一个移位寄存器的复位信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第二时钟信号输入端输入系统第二时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
本发明还提供了一种液晶显示器栅极驱动装置，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
本发明还提供了一种液晶显示器栅极驱动装置，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号，最后一个移位寄存器的复位信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
本发明提供的移位寄存器及液晶显示器栅极驱动装置，能够有效抑制输出噪声，并能保证移位寄存器和栅极驱动装置中的各薄膜晶体管不会产生大的阈值电压偏移，从而保证移位寄存器以及栅极驱动装置的正常工作寿命。
下面通过具体实施例并结合附图对本发明做进一步的详细描述。
附图说明
图1所示为Thomson公司四晶体管二电容移位寄存器结构示意图；
图2所示为图1所示移位寄存器的输入输出时序图；
图3所示为Thomson公司六晶体管移位寄存器结构示意图；
图4所示为图3所示移位寄存器的输入输出时序图；
图5所示为本发明移位寄存器实施例一结构示意图；
图6所示为本发明移位寄存器实施例二结构示意图；
图7所示为图6所示以移位寄存器的输入输出时序图；
图8所示为本发明移位寄存器实施例三结构示意图；
图9所示为本发明移位寄存器实施例四结构示意图；
图10所示为如图9所示移位寄存器的输入输出时序图；
图11所示为本发明液晶显示器栅极驱动装置实施例一结构示意图；
图12所示为图16所示液晶显示器栅极驱动装置的输入输出时序图；
图13所示为本发明液晶显示器栅极驱动装置实施例二结构示意图；
图14所示为本发明液晶显示器栅极驱动装置实施例三结构示意图；
图15所示为本发明液晶显示器栅极驱动装置实施例四结构示意图。
具体实施方式
如图5所示为本发明移位寄存器实施例一结构示意图，该移位寄存器包括：薄膜晶体管T301、T302、T303、T304、T111以及下拉薄膜晶体管驱动单元1，T301的漏极与第一时钟信号输入端(CLKIN)连接，栅极与所述下拉薄膜晶体管驱动单元1以及电容C301的一端连接，源极与C301的另一端以及信号输出端(OUTPUT)连接；T302的漏极与T301的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电压信号输入端(VSSIN)连接；T303的漏极和栅极均与信号输入端(INPUT)连接；T304的漏极与T303的源极连接，栅极与复位信号输入端(RESETIN)连接，源极与低电压信号输入端(VSSIN)连接；下拉薄膜晶体管驱动单元1分别与第一时钟输入端、T301的栅极、T111的栅极、T303的源极和漏极以及低电压信号输入端(VSSIN)连接，下拉薄膜晶体管驱动单元1的作用在于：在移位寄存器的非工作时间内，当信号输出端(OUTPUT)输出低电平且第一时钟信号输入端(CLKIN)输入高电平时，下拉薄膜晶体管驱动单元输出高电平，控制下拉晶体管T111打开，由于T111的源极与低电压信号输入端(VSSIN)连接，漏极与信号输出端(OUTPUT)连接，从而可以保证信号输出端(OUTPUT)输出为低电平，输出信号不会受到第一时钟信号输入端(CLKIN)的影响产生噪声。其中T111即为用于降低信号输出端(OUTPUT)输出信号噪声的下拉薄膜晶体管。
需要说明的是，对于液晶显示领域的薄膜晶体管来说，漏极和源极没有明确的区别，所以本发明中所提到的薄膜晶体管的源极可以为薄膜晶体管的漏极，薄膜晶体管的漏极也可以为薄膜晶体管的源极。
本发明实施例一通过下拉薄膜晶体管驱动单元以及下拉薄膜晶体管，使得移位寄存器在非工作时间内可以保持低电平输出，而不会由于受到第一时钟信号输入端输入信号或其他信号干扰产生噪声，并且下拉薄膜晶体管驱动单元仅在信号输出端(OUTPUT)输出低电平且第一时钟信号输入端输入为高电平时，才会给下拉薄膜晶体管的栅极施加高电压，这样就不会使下拉薄膜晶体管长时间受到偏置作用，可以有效减少薄膜晶体管阈值电压偏移，从而保证下拉薄膜晶体管的正常工作。
如图6所示为本发明移位寄存器实施例二结构示意图，如图7所示为图6所示以移位寄存器的输入输出时序图，图6所示移位寄存器为图5的具体化，图6中，通过薄膜晶体管T305、T306、T307、T308、T309、T310来实现下拉薄膜晶体管驱动单元的功能。
本实施例二的原理具体如下：
选择图7所示时序图的一部分并将其划分为五个阶段，在第一阶段，信号输入端(INPUT)为高电平，复位信号输入端(RESETIN)为低电平，T303导通，T303的漏极连接高电压信号输入端(VDDIN)，结点Q处输出高电平，T301和T308导通；第一时钟信号输入端(CLKIN)为低电平，T307截止；第二时钟信号输入端(CLKBIN)为高电平，T305、T309、T310导通，由于T309的源极与低电压信号输入端(VSSIN)连接，所以结点LN处输出低电平，T306和T311截止；复位信号输入端(RESETIN)为低电平，T302和T304截止，信号输出端(OUTPUT)输出低电平。
在第二阶段，信号输入端(INPUT)为低电平，复位信号输入端(RESETIN)为低电平，T303截止，由于此时源极与结点Q相连的晶体管T303、漏极与结点Q相连的晶体管T304、晶体管T308都处于截止状态，所以Q结点处于浮空状态，在第二阶段第一时钟信号输入端(CLKIN)为高电平，通过晶体管T301的寄生电容向Q结点处耦合，使其输出电压继续升高；同时，信号输出端(OUTPUT)电压也升高，通过电容C301向Q结点处耦合，也使得Q结点处电压继续升高；所以，第二阶段结点Q处输出电平为在第一阶段基础上叠加之后的高电平；结点Q为高电平，所以T301和T308导通，由于T308的源极与低电压信号输入端(VSSIN)连接，所以结点LN处仍为低电平；第一时钟信号输入端(CLKIN)为高电平，T307导通，第二时钟信号输入端(CLKBIN)为低电平，T305、T309、T310截止；复位信号输入端(RESETIN)为低电平，T302和T304截止，由于第一时钟信号输入端(CLKIN)为高电平，T301导通，所以信号输出端(OUTPUT)为高电平。
在第三阶段，信号输入端(INPUT)为低电平，复位信号输入端(RESETIN)为高电平，T303截止，T302和T304导通，由于T304的源极与低电压信号输入端(VSSIN)连接，所以结点Q处为低电平，T301和T308截止；第一时钟信号输入端(CLKIN)为低电平，T307截止；第二时钟信号输入端(CLKBIN)为高电平，T305、T309、T310导通，由于T309的源极与低电压信号输入端(VSSIN)连接，所以结点LN处为低电平，T306和T111截止；由于T302导通，T302的源极连接低电压信号输入端(VSSIN)，所以信号输出端(OUTPUT)输出低电平。
在第四阶段，信号输入端(INPUT)为低电平，复位信号输入端(RESETIN)为低电平，T303、T304和T302截止，所以结点Q处仍保持低电平，T301和T308截止；第一时钟信号输入端(CLKIN)为高电平，T307导通，第二时钟信号输入端(CLKBIN)为低电平，T305、T309、T310截止，由于T307的漏极连接高电压信号输入端(VDDIN)，所以结点LN处为高电平，T111导通，由于下拉薄膜晶体管T111的源极与低电压信号输入端(VSSIN)连接，所以信号输出端(OUTPUT)保持为低电平。
在第五阶段，信号输入端(INPUT)为低电平，复位信号输入端(RESETIN)为低电平，T303、T304和T302截止，所以结点Q处仍保持低电平，T301和T308截止；第一时钟信号输入端(CLKIN)为低电平，T307截止，第二时钟信号输入端(CLKBIN)为高电平，T305、T309和T310导通，由于T309的源极与低电压信号输入端(VSSIN)连接，所以结点LN处为低电平，T306和T111截止；由于T301、T302和T111截止，信号输出端(OUTPUT)保持低电平输出。
以上五个阶段中，第一阶段中信号输入端(INPUT)输入高电平，第二阶段中信号输出端(OUTPUT)输出高电平，完成了一次移位，第三阶段中复位信号输入端(RESETIN)为高电平，进行了复位操作，使信号输出端(OUTPUT)输出低电平，第四和第五阶段为信号输出端(OUTPUT)低电平保持阶段。将该移位寄存器应用到液晶显示器栅极驱动装置中，第一、二、三阶段可以看作是该移位寄存器的工作时间，图7中仅画出了移位寄存器的部分时序图，液晶显示器每显示一帧图像，控制某一行液晶像素的移位寄存器都会输出一个高电平，信号输入端(INPUT)、复位信号输入端(RESETIN)和第一时钟信号输入端(CLKIN)都会重复一次第一、二、三阶段的输入时序，在液晶显示器显示一帧图像的时间中，除第一、二、三阶段之外的其余时间，信号输入端(INPUT)、复位信号输入端(RESETIN)和第一时钟信号输入端(CLKIN)都会重复与第四和第五阶段相同的输入时序。从以上对五个阶段的详细描述中可以看出，第四阶段中当第一时钟信号输入端(CLKIN)输入信号为高电平时，结点LN处为高电平，控制下拉薄膜晶体管T111导通，从而保持信号输出端(OUTPUT)输出低电平，第五阶段中当第一时钟信号输入端(CLKIN)为低电平时，结点LN处为低电平，下拉薄膜晶体管T111截止，信号输出端(OUTPUT)输出保持低电平，后续输入时序重复第四、第五阶段的时序，信号输出端(OUTPUT)仍然保持低电平。与现有技术中Thomson公司的六晶体管移位寄存器相比，本发明实施例二中下拉晶体管只有当信号输出端(OUTPUT)输出低电平且第一时钟输入端(CLKIN)输入高电平时，才会受到结点LN处输出的高电平的偏置作用，并不像Thomson公司的六晶体管移位寄存器那样绝大多数时间某一晶体管都受到偏置电压的作用，这样可以保证本发明实施例二中每一薄膜晶体管都能正常工作，可以保证移位寄存器的正常工作寿命，并且，由于加入了下拉薄膜晶体管，可以有效得使移位寄存器在非工作时间保持低电平输出，抑制了噪声。
如图8所示为本发明移位寄存器实施例三结构示意图，图8与图6所示移位寄存器的区别在于：图8中薄膜晶体管T307的栅极和漏极均连接在第一时钟信号输入端(CLKBIN)，图6中T307的栅极连接第一时钟信号输入端(CLKIN)，漏极连接高电压信号输入端(VDDIN)。通常，高电压信号输入端(VDDIN)输入的高电压信号电压会低于第一时钟信号输入端(CLKIN)输入信号的电压，采用如图8所示的移位寄存器结构，就可以提高结点Q处输出的电压，增大晶体管T301的栅极电流，从而缩短信号输出端(OUTPUT)输出的高电平信号的上升时间，并且可以减少一个高电压信号输入。
如图9所示为本发明移位寄存器实施例四结构示意图，如图10所示为如图9所示移位寄存器的输入输出时序图，图9与图6所示移位寄存器的区别在于：图9中晶体管T305的栅极、T309的栅极以及T310的栅极与结点CKB相连，图6中T305的栅极、T309的栅极以及T310的栅极与第二时钟信号输入端(CLKBIN)连接，从图10所示的时序图中可以看出，结点CKB输出的时序信号实质上也是第一时钟信号输入端(CLKIN)的反相信号，图9所示的移位寄存器与图6相比，增加了T311和T312，由移位寄存器内部产生用于产生第一时钟信号输入端(CLKIN)输入信号的反相信号，而图6则是通过外部信号来输入第一时钟信号输入端(CLKIN)的反相信号。图9所示移位寄存器的工作原理与图6所示的移位寄存器类同，此处不再赘述。
如图11所示为本发明液晶显示器栅极驱动装置实施例一结构示意图，如图12所示为图11所示液晶显示器栅极驱动装置的输入输出时序图，STV为帧起始信号，STV只输入到第一移位寄存器的信号输入端(INPUT)，高电压信号(VDD)输入到每个移位寄存器的高电压信号输入端(VDDIN)，低电压信号(VSS)输入到每个移位寄存器的低电压信号输入端(VSSIN)，系统第一时钟信号(CLK)输入到第奇数个移位寄存器的第一时钟信号输入端(CLKIN)，系统第二时钟信号(CLKB)输入到第偶数个移位寄存器的第二时钟信号输入端(CLKBIN)，除第一个移位寄存器和最后一个移位寄存器之外，每个移位寄存器的信号输出端(OUTPUT)均和与其相邻的上一移位寄存器的复位信号输入端(RETSETIN)以及与其相邻的下一移位寄存器的信号输入端(INPUT)连接，第一个移位寄存器的信号输出端(OUTPUT1)只与第二个移位寄存器的信号输入端(INPUT)连接，最后一个移位寄存器(如图16所示图中的第n+1移位寄存器)的输出端(OUTPUT n+1)分别和与其相邻的第n个移位寄存器的复位信号输入端(RETSETIN)以及自身的复位信号输入端(RETSETIN)连接。薄膜晶体管液晶显示器采用逐行扫描的方式，同一行中与液晶像素串联的薄膜晶体管的栅极均与同一移位寄存器相连，液晶显示器栅极驱动装置中的移位寄存器可以控制处于同行中的全部薄膜晶体管的导通和截止。图11中液晶显示器栅极驱动装置的具体原理为：假设液晶显示器面板中有n行液晶像素，参见图12所示时序图，在第一阶段帧起始信号输入到第一移位寄存器的信号输入端(INPUT)；第二阶段，第一移位寄存器信号输出端(OUTPUT)输出高电平，同时该高电平信号输入到第二移位寄存器的信号输入端(INPUT)；第三阶段，第二移位寄存器信号输出端(OUTPUT)输出高电平，此后每个移位寄存器依次输出高电平，用于控制与该移位寄存器相连的同行薄膜晶体管的导通，原理同第二、三阶段；到第四阶段，第n个移位寄存器输出高电平，同时第n移位寄存器输出的高电平作为第n+1移位寄存器的信号输入端(INPUT)的输入信号；第五阶段，第n+1移位寄存器输出高电平，该第n+1移位寄存器输出的高电平不用于驱动负载，即第n+1移位寄存器不负责驱动控制一行液晶像素的薄膜晶体管，其输出的高电平信号仅用于作为第n移位寄存器和其自身的复位信号。图11中所示液晶显示器栅极驱动装置中的移位寄存器为输入的时钟信号为两个的移位寄存器。
如图13所示为本发明液晶显示器栅极驱动装置实施例二结构示意图，图13与图11所示栅极驱动装置的区别在于：图13中省去了第n+1个移位寄存器，帧起始信号除与第一移位寄存器的信号输入端(INPUT)连接以外，还与第n移位寄存器的复位信号输入端(RESETIN)连接，则第n移位寄存器的复位信号由帧起始信号STV提供，而无需如图16所示移位寄存器那样需要增加一个移位寄存器来产生第n移位寄存器的复位信号。
如图14所示为本发明液晶显示器栅极驱动装置实施例三结构示意图，图14所示栅极驱动装置中的移位寄存器为输入时钟信号为一个的移位寄存器，该栅极驱动装置的工作原理与如图11所示的栅极驱动装置的工作原理类同，此处不再赘述。
如图15所示为本发明液晶显示器栅极驱动装置实施例四结构示意图，图15与图14所示栅极驱动装置的区别在于：图15中省去了第n+1个移位寄存器，帧起始信号除与第一移位寄存器的信号输入端(INPUT)连接以外，还与第n移位寄存器的复位信号输入端(RESETIN)连接，则第n移位寄存器的复位信号可以由帧起始信号STV提供，而无需如图19所示移位寄存器那样需要增加一个移位寄存器来产生第n移位寄存器的复位信号。
本发明实施例提供的移位寄存器及液晶显示器栅极驱动装置，能够有效抑制输出噪声，并能保证移位寄存器和栅极驱动装置中的各薄膜晶体管不会产生大的阈值电压偏移，从而保证移位寄存器以及栅极驱动装置的正常工作寿命。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (8)
1、一种移位寄存器，其特征在于，包括：
第一薄膜晶体管，其漏极连接第一时钟信号输入端，栅极和源极之间连接第一电容，源极还连接信号输出端；
第二薄膜晶体管，其漏极与信号输出端连接，栅极连接复位信号输入端，源极与低电压信号输入端连接；
第三薄膜晶体管，其栅极和漏极与信号输入端连接；
第四薄膜晶体管，其栅极与所述复位信号输入端连接，漏极与所述第三薄膜晶体管的源极连接，源极与低电压信号输入端连接；
下拉薄膜晶体管，其漏极分别与信号输出端以及第一薄膜晶体管的源极连接，源极连接低电压信号输入端；以及
下拉薄膜晶体管驱动单元，分别与信号输入端、第一时钟信号输入端、第三薄膜晶体管的源极和漏极、低电压信号输入端、第一薄膜晶体管的栅极以及所述下拉薄膜晶体管的栅极连接，用于当所述信号输出端输出信号为低电平且第一时钟信号输入端输入信号为高电平时，控制所述下拉薄膜晶体管打开。
2、根据权利要求1所述的移位寄存器，其特征在于，所述下拉薄膜晶体管驱动单元还与高电压信号输入端和第二时钟信号输入端连接；
所述下拉薄膜晶体管驱动单元具体包括：
第五薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述信号输入端以及第三薄膜晶体管的漏极连接，源极与所述第四薄膜晶体管的漏极连接；
第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，源极与所述第四薄膜晶体管的源极连接；
第七薄膜晶体管，其栅极与所述第一时钟信号输入端连接，漏极与所述高电压信号输入端连接，源极分别与所述下拉薄膜晶体管的栅极和第六薄膜晶体管的栅极连接；
第八薄膜晶体管，其栅极与所述第三薄膜晶体管的源极、第一薄膜晶体管的栅极及第五薄膜晶体管的源极连接，漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第九薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述第一薄膜晶体管的源极及信号输出端连接，源极与所述低电压信号输入端连接。
3、根据权利要求1所述的移位寄存器，其特征在于，所述下拉薄膜晶体管驱动单元还与第二时钟信号输入端连接；
所述下拉薄膜晶体管驱动单元具体包括：
第五薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述信号输入端以及第三薄膜晶体管的漏极连接，源极与所述第四薄膜晶体管的漏极连接；
第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，漏极与所述第四薄膜晶体管的源极连接；
第七薄膜晶体管，其栅极和漏极均与所述第一时钟信号输入端连接，源极分别与所述下拉薄膜晶体管的栅极和第六薄膜晶体管的栅极连接；
第八薄膜晶体管，其栅极与所述第三薄膜晶体管的源极、第一薄膜晶体管的栅极及第五薄膜晶体管的源极连接，漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第九薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其栅极与所述第二时钟信号输入端连接，漏极与所述第一薄膜晶体管的源极及信号输出端连接，源极与所述低电压信号输入端连接。
4、根据权利要求1所述的移位寄存器，其特征在于，所述下拉薄膜晶体管驱动单元还与高电压信号输入端连接；
所述下拉薄膜晶体管驱动单元具体包括：
第五薄膜晶体管，其漏极与所述信号输入端以及第三薄膜晶体管的漏极连接，源极与所述第四薄膜晶体管的漏极连接；
第六薄膜晶体管，其漏极与所述第三薄膜晶体管的源极连接，漏极与所述第四薄膜晶体管的源极连接；
第七薄膜晶体管，其栅极与所述第一时钟信号输入端连接，漏极与所述高电压信号输入端连接，源极分别与所述下拉薄膜晶体管的栅极和第六薄膜晶体管的栅极连接；
第八薄膜晶体管，其栅极与所述第三薄膜晶体管的源极、第一薄膜晶体管的栅极及第五薄膜晶体管的源极连接，漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第九薄膜晶体管，其漏极与所述第七薄膜晶体管的源极连接，源极与所述低电压信号输入端连接；
第十薄膜晶体管，其漏极与所述第一薄膜晶体管的源极及信号输出端连接，源极与所述低电压信号输入端连接；
第十一薄膜晶体管，其栅极和漏极均与所述高电压信号输入端连接，源极分别与所述第九薄膜晶体管的栅极、第十薄膜晶体管的栅极连接；
第十二薄膜晶体管，其栅极与所述第七薄膜晶体管的栅极以及第一时钟信号输入端连接，漏极与所述第十一薄膜晶体管的源极连接，源极与所述低电压信号输入端连接。
5、一种液晶显示器栅极驱动装置，其特征在于，包括：沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第二时钟信号输入端输入系统第二时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
6、一种液晶显示器栅极驱动装置，其特征在于，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端连接；
第一个移位寄存器的信号输入端及最后一个移位寄存器的复位信号输入端均输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第二时钟信号输入端输入系统第二时钟信号；第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号，第二时钟信号输入端输入系统第一时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
7、一种液晶显示器栅极驱动装置，其特征在于，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
8、一种液晶显示器栅极驱动装置，其特征在于，包括：多个沉积在液晶显示器阵列基板上的多个移位寄存器；
除第一个移位寄存器和最后一个移位寄存器外，其余每个移位寄存器的信号输出端均和与其相邻下一个移位寄存器的信号输入端以及与其相邻的上一个移位寄存器的复位信号输入端连接，第一个移位寄存器的信号输出端与第二个移位寄存器的信号输入端连接，最后一个移位寄存器的信号输出端和与其相邻的上一个移位寄存器的复位信号输入端以及自身的复位信号输入端连接；
第一个移位寄存器的信号输入端及最后一个移位寄存器的复位信号输入端均输入帧起始信号；
第奇数个移位寄存器的第一时钟信号输入端输入系统第一时钟信号，第偶数个移位寄存器的第一时钟信号输入端输入系统第二时钟信号；
每个移位寄存器的低电压信号输入端输入低电平信号；
每个移位寄存器的高电压信号输入端输入高电平信号。
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