KR101431302B1

KR101431302B1 - 자기 검출 회로

Info

Publication number: KR101431302B1
Application number: KR1020100015647A
Authority: KR
Inventors: 후미야스 우츠노미야
Original assignee: 세이코 인스트루 가부시키가이샤
Priority date: 2009-02-23
Filing date: 2010-02-22
Publication date: 2014-08-20
Also published as: US8390282B2; JP2010197079A; KR20100096026A; CN101813757A; US20100213932A1; TW201035579A; JP5350834B2; TWI481890B; CN101813757B

Abstract

과제
홀 소자와 그 자기 오프셋 캔슬 회로를 갖는 자기 검출 회로에 있어서, 저전압 동작이 가능한 자기 검출 회로를 제공한다.
해결 수단
홀 소자를 사용한 자기 검출 회로에 있어서, 홀 소자의 자기 오프셋을 캔슬하기 위하여 자기 오프셋 캔슬 회로 내의 앰프 회로의 입력과 홀 소자의 각 전극의 접속을 전환하기 위한 트랜스미션 게이트를 온으로 할 때에, 트랜스미션 게이트 내의 N 채널형 트랜지스터의 게이트를 구동 회로에서 전원 전압보다 높은 전압으로 한다.

Description

자기 검출 회로{MAGNETIC SENSOR CIRCUIT}

본 발명은 홀 소자와 그 자기 오프셋 캔슬 회로를 갖는 자기 검출 회로에 관한 것으로서, 특히 종래보다 낮은 전원 전압으로 동작하는 자기 검출 회로에 관한 것이다.

홀 소자를 사용한 자기 검출 회로는, 홀 소자의 네 귀퉁이에 형성한 전극의 대향 전극 사이에 전류를 흘리고 자석을 접근시키면, 전류를 흘리지 않은 나머지 대향 전극 사이에 전위차가 발생하는 현상을 이용하여 자기를 검출한다. 그러나, 대부분의 홀 소자에서는 제조 불균일에 의해, 자석을 접근시키지 않아도, 이 전류를 흘리지 않은 나머지 대향 전극 사이에 전위차가 발생하여, 마치 자석이 근처에 있는 것처럼 오검출되어 버린다. 이 자석을 접근시키지 않았음에도 불구하고 검출되는 자기량을 자기 오프셋이라고 하며, 이 자기 오프셋을 캔슬하는 것이 자기 오프셋 캔슬 회로이다.

도 4 는, 종래의 자기 검출 회로를 나타내는 블록도이다.

자기 검출 회로는 홀 소자 (100) 와, 홀 소자 (100) 에 전압을 전환하여 인가하기 위한 스위치 회로 (101, 102, 201, 202) 와, 홀 소자 (100) 의 신호를 전환하여 출력하는 트랜스미션 게이트 (103, 104, 203, 204) 와, 홀 소자 (100) 의 신호를 입력하는 앰프 회로 (110) 와, 스위치 (105) 및 용량 (C1) 과, 스위치 (205) 및 용량 (C2) 을 구비한다.

홀 소자 (100) 의 형상은, 자기 오프셋을 캔슬하기 위해서는, 정사각형과 같은 상하와 좌우가 대칭인 형상이다. 전원 단자는, 스위치 (101) 를 개재하여 홀 소자 (100) 의 전극 (a) 에, 스위치 (201) 를 개재하여 홀 소자 (100) 의 전극 (c) 에 접속된다. GND 단자는, 스위치 (202) 를 개재하여 홀 소자 (100) 의 전극 (d) 에, 스위치 (102) 를 개재하여 홀 소자 (100) 의 전극 (b) 에 접속된다. 앰프 회로 (110) 의 플러스 입력 단자는, 트랜스미션 게이트 (203) 를 개재하여 홀 소자 (100) 의 전극 (a) 에, 트랜스미션 게이트 (103) 를 개재하여 홀 소자 (100) 의 전극 (c) 에 접속된다. 앰프 회로 (110) 의 마이너스 입력 단자는, 트랜스미션 게이트 (104) 를 개재하여 홀 소자 (100) 의 전극 (d) 에, 트랜스미션 게이트 (204) 를 개재하여 홀 소자 (100) 의 전극 (b) 에 접속된다. 앰프 회로 (110) 의 출력 단자는, 스위치 (105) 를 개재하여 용량 (C1) 에, 스위치 (205) 를 개재하여 용량 (C2) 에 접속된다.

상기 구성으로 함으로써, 자기 검출 회로는 이하와 같이 동작하여 자기를 검출한다.

제 1 상태는, 스위치 (101, 102) 와 트랜스미션 게이트 (103, 104) 를 온으로 하고, 스위치 (201, 202) 와 트랜스미션 게이트 (203, 204) 를 오프로 하며, 스위치 (105) 를 온으로 하고, 스위치 (205) 를 오프로 한다. 제 1 상태에 있어서, 홀 소자 (100) 의 전극 (a) 에서 전극 (b) 으로 전류가 흘러, 홀 소자 (100) 의 전극 (c) 과 전극 (d) 사이에 발생하는 전위차에 비례한 전압이 용량 (C1) 에 축적된다.

제 2 상태는, 스위치 (101, 102) 와 트랜스미션 게이트 (103, 104) 를 오프로 하고, 스위치 (201, 202) 와 트랜스미션 게이트 (203, 204) 를 온으로 하며, 스위치 (105) 를 오프로 하고, 스위치 (205) 를 온으로 한다. 제 2 상태에 있어서, 홀 소자 (100) 의 전극 (c) 에서 전극 (d) 으로 전류가 흘러, 홀 소자 (100) 의 전극 (a) 과 전극 (b) 사이에 발생하는 전위차에 비례한 전압이 용량 (C2) 에 축적된다.

여기서, 용량 (C1) 에는 자기량에 비례한 전압이 축전되고, 용량 (C2) 에는 자기 오프셋에 비례한 전압이 축적된다. 용량 (C1) 에 축전되는 자기량에 비례한 전압은, 용량 (C2) 에 축전되는 자기량에 비례한 전압에 대하여 부호가 반대이다. 용량 (C1) 에 축전되는 자기 오프셋에 비례한 전압은, 용량 (C2) 에 축전되는 자기 오프셋에 비례한 전압에 대하여 부호가 동일하다. 따라서, 용량 (C1) 의 전압으로부터 용량 (C2) 의 전압을 빼면, 자기량에 비례한 전압만을 취출할 수 있다. 즉, 자기 오프셋을 캔슬할 수 있다.

다음으로, 트랜스미션 게이트의 구동 방법에 대하여 서술한다. 트랜스미션 게이트를 온으로 하기 위해서는, NMOS 트랜지스터의 게이트에, 전원 전압인 하이 레벨의 전압을 부여하고, PMOS 트랜지스터의 게이트에, GND 단자의 전압 레벨인 로우 레벨의 전압을 부여한다. 트랜스미션 게이트를 오프로 하기 위해서는, NMOS 트랜지스터의 게이트에 로우 레벨의 전압을 부여하고, 동일하게 트랜스미션 게이트 내의 PMOS 트랜지스터의 게이트에 하이 레벨의 전압을 부여한다 (예를 들어, 특허문헌 1 참조).

일본 공개특허공보 2005-260629호 (도 3)

상기 트랜스미션 게이트의 구동 방법에서는, 트랜스미션 게이트가 온이 되어 있을 때에 통과할 수 있는 전압은, PMOS 트랜지스터의 임계값 전압의 절대값보다 높은 전압이거나, 혹은 NMOS 트랜지스터의 임계값 전압을 전원 전압으로부터 뺀 값보다 낮은 전압이 된다. 예를 들어, 전원 전압을 1.2 V 로 하고, NMOS 트랜지스터의 임계값을 0.7 V 로 하며, PMOS 트랜지스터의 임계값을 ―0.7 V 로 한다. 종래의 트랜스미션 게이트의 구동 방법에서는, 전원 전압의 1.2 V 로부터 NMOS 트랜지스터의 임계값 0.7 V 를 뺀 값인 0.5 V 이상에서, PMOS 트랜지스터의 임계값의 절대값인 0.7 V 이하의 전압은 트랜스미션 게이트를 통과할 수 없다. 이 과제를 해결하는 방법으로서, NMOS 트랜지스터의 임계값이나, PMOS 트랜지스터의 임계값의 절대값을 낮추는 것을 생각할 수 있다. 그러나, 이 방법에서는 트랜스미션 게이트의 오프 리크 전류가 증가되어, 오프 리크 전류에 의해 자기 검출 정밀도가 악화되어 버린다는 새로운 과제가 발생한다.

한편, 자기 오프셋을 캔슬할 수 있는 홀 소자의 형상은, 정사각형과 같이 상하와 좌우가 대칭인 형상일 필요가 있다. 이 형상의 경우, 홀 소자로부터 출력되는 전압은, 전원 전압의 2 분의 1 부근이 된다. 따라서, 전원 전압이 1.2 V 인 경우, 홀 소자의 출력 전압은 0.6 V 가 되고, 상기한 종래의 트랜스미션 게이트의 구동 방법에서는, 온이 된 트랜스미션 게이트를 통과할 수 없다.

즉, 종래의 자기 검출 회로에 있어서의 트랜스미션 게이트의 구동 방법에서는, 전원 전압이 저하된 경우에, 홀 소자의 전압이 트랜스미션 게이트를 개재하여 앰프 회로에 올바르게 전해지지 않기 때문에, 올바른 자기량을 검출할 수 없게 된다는 과제가 있었다.

본 발명은 상기 과제를 감안하여 이루어진 것으로서, 전원 전압이 저하되어도 올바른 자기량을 검출할 수 있는 홀 소자와 그 자기 오프셋 캔슬 회로를 갖는 자기 검출 회로를 제공하는 것을 목적으로 한다.

상기 과제를 해결하기 위하여, 본 발명의 자기 검출 회로는, 트랜스미션 게이트를 온, 오프로 하는 구동 회로를 가지며, 구동 회로는 트랜스미션 게이트를 온으로 할 때에, 트랜스미션 게이트 내의 N 채널형 트랜지스터의 게이트를 전원 전압보다 높은 전압으로 구동하는 것을 특징으로 하는 자기 검출 회로를 제공한다.

본 발명의 자기 검출 회로에서는, 앰프 회로의 입력과 홀 소자의 각 전극의 접속을 전환하는 트랜스미션 게이트에 있어서, 트랜스미션 게이트를 온으로 할 때에, NMOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 인가하도록 하였으므로, 낮은 전원 전압으로도, 홀 소자의 전압을 앰프 회로에 정확하게 전할 수 있어, 종래보다, 낮은 전원 전압으로 정확한 자기량을 검출할 수 있게 된다.

도 1 은 본 발명의 자기 검출 회로를 나타내는 블록도.
도 2 는 트랜스미션 게이트의 구동 회로의 일례를 나타내는 블록도.
도 3 은 트랜스미션 게이트의 구동 회로의 동작을 설명하기 위한 타임 차트.
도 4 는 종래의 자기 검출 회로를 나타내는 블록도.

발명을 실시하기 위한 형태

이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.

도 1 은, 본 발명의 자기 검출 회로를 나타내는 블록도이다. 본 발명의 자기 검출 회로는 홀 소자 (100) 와, 홀 소자 (100) 에 전원 전압을 전환하여 인가하기 위한 스위치 회로 (101, 102, 201, 202) 와, 홀 소자 (100) 의 신호를 전환하여 출력하는 트랜스미션 게이트 (103, 104, 203, 204) 로 이루어지는 트랜스미션 게이트군 (120) 과, 트랜스미션 게이트군 (120) 을 구동하는 구동 회로 (130) 와, 홀 소자 (100) 의 신호를 입력하는 앰프 회로 (110) 와, 스위치 (105) 및 용량 (C1) 과, 스위치 (205) 및 용량 (C2) 을 구비한다.

상기 구성으로 함으로써, 본 발명의 자기 검출 회로는 이하와 같이 동작하여 자기를 검출한다.

다음으로, 트랜스미션 게이트군 (120) 의 구동 방법을 설명한다. 본 발명의 자기 검출 회로는, 트랜스미션 게이트군 (120) 을 구동하기 위한 구동 회로 (130) 를 구비한다. 구동 회로 (130) 는, 온으로 하는 트랜스미션 내의 NMOS 트랜지스터의 게이트에 전원 전압보다 높은 전압을 부여하고, PMOS 트랜지스터의 게이트에 GND 단자의 전압 레벨인 로우 레벨의 전압을 부여한다. 또, 오프로 하는 트랜스미션 게이트 내의 NMOS 트랜지스터의 게이트에 로우 레벨의 전압을 부여하고, PMOS 트랜지스터의 게이트에 하이 레벨의 전압을 부여한다.

도 2 는, 본 발명의 자기 검출 회로에 있어서의 구동 회로 (130) 의 일례를 나타내는 블록도이다.

구동 회로 (130) 는, 전원 전압보다 높은 전압을 발생시키는 구동 유닛 (220) 을 구비한다. 구동 유닛 (220) 은, 승압 스위칭을 위한 NMOS 트랜지스터 (210 및 211) 와, 승압을 실시하기 위한 용량 (C3) 과, 인버터 회로 (IV1) 를 구비한다. NMOS 트랜지스터 (210) 는, 드레인이 전원 단자에 접속되고, 소스가 NMOS 트랜지스터 (211) 의 드레인에 접속된다. NMOS 트랜지스터 (211) 는, 소스가 GND 단자에 접속된다. 용량 (C3) 의 제 1 전극은, NMOS 트랜지스터 (210) 와 NMOS 트랜지스터 (211) 의 접속점에 접속된다. 인버터 회로 (IV1) 는, 입력 단자가 용량 (C3) 의 제 2 전극에 접속된다. 제 1 출력 단자 (221) 는 용량 (C3) 의 제 1 전극에 접속되고, 제 2 출력 단자 (222) 는 인버터 회로 (IV1) 의 출력 단자에 접속된다. NMOS 트랜지스터 (210) 의 게이트에 스위치 신호 (Φ1) 가 입력되고, NMOS 트랜지스터 (211) 의 게이트에 스위치 신호 (Φ3) 가 입력되며, 용량 (C3) 의 제 2 전극과 인버터 회로 (IV1) 의 입력 단자에 스위치 신호 (Φ2) 가 입력된다. 제 1 출력 단자 (221) 는, 트랜스미션 게이트 내의 NMOS 트랜지스터의 게이트에 접속되고, 제 2 출력 단자 (222) 는, 트랜스미션 게이트 내의 PMOS 트랜지스터의 게이트에 접속된다.

도 3 은, 구동 회로의 동작을 설명하기 위한 타임 차트이다. 도 3 의 타임 차트를 기본으로, 구동 회로 (130) 의 동작을 설명한다.

기간 (t1) 은, 스위치 신호 (Φ1) 가 하이 레벨, 스위치 신호 (Φ2 와 Φ3) 가 로우 레벨이다. 이 기간 (t1) 에서는, NMOS 트랜지스터 (210) 가 온이 되고, 용량 (C3) 은 전원 전압으로부터 NMOS 트랜지스터의 임계값을 뺀 전압으로 충전된다. 제 1 출력 단자 (221) 에는 용량 (C3) 의 전압이 출력되고, 제 2 출력 단자 (222) 에는 하이 레벨이 출력된다. 따라서, 트랜스미션 게이트 내의 NMOS 트랜지스터는 약온이 되고, PMOS 트랜지스터는 풀오프가 된다.

기간 (t2) 은, 스위치 신호 (Φ1 과 Φ3) 가 로우 레벨이고, 스위치 신호 (Φ2) 가 하이 레벨이다. 이 기간 (t2) 에서는, NMOS 트랜지스터 (210) 와 NMOS 트랜지스터 (211) 는 오프가 되고, 용량 (C3) 의 제 2 전극이 하이 레벨이 된다. 제 1 출력 단자 (221) 에는, 용량 (C3) 의 용량 커플링에 의해, 기간 (t1) 의 전압으로부터 전원 전압만큼 승압된 전압이 출력되고, 제 2 출력 단자 (222) 에는 로우 레벨이 출력된다. 따라서, 트랜스미션 게이트 내의 NMOS 트랜지스터와 PMOS 트랜지스터는 함께 풀온이 된다.

기간 (t3) 은, 스위치 신호 (Φ1 과 Φ2) 가 로우 레벨이고, 스위치 신호 (Φ3) 가 하이 레벨이다. 이 기간 (t3) 에서는, NMOS 트랜지스터 (211) 가 온이 되고, 또 용량 (C3) 의 제 2 전극이 로우 레벨이 된다. 제 1 출력 단자 (221) 에는 로우 레벨이 출력되고, 제 2 출력 단자 (222) 에는 하이 레벨이 출력된다. 따라서, 트랜스미션 게이트 내의 NMOS 트랜지스터와 PMOS 트랜지스터는 모두 풀오프가 된다.

여기서, 도 2 에서 나타낸 구동 회로 (130) 는, 구동 유닛을 2 세트 (220 과 220b) 구비한다. 예를 들어, 구동 유닛 (220) 의 출력 단자 (221 과 222) 가 트랜스미션 게이트 (103 과 104) 에 접속되고, 구동 유닛 (220b) 의 출력 단자 (221b 와 222b) 가 트랜스미션 게이트 (203 과 204) 에 접속된다. 그리고, 구동 유닛 (220) 은, 스위치 (101 과 102) 에 연동하여 도 3 과 같이 동작하고, 트랜스미션 게이트가 온이 되는 전압을 출력한다. 또, 구동 유닛 (220b) 은, 스위치 (201 과 202) 에 연동하여 도 3 과 같이 동작하고, 트랜스미션 게이트가 온이 되는 전압을 출력한다.

이상 서술한 바와 같이, 본 발명의 자기 검출 회로는, 전원 전압보다 높은 트랜스미션의 구동 전압을 출력하는 구동 회로를 형성하였으므로, 홀 소자에 인가되는 전압이 낮아도, 트랜스미션 게이트를 개재하여 앰프 회로의 입력에 대하여 정확하게 전할 수 있다. 예를 들어, 전원 전압이 1.2 V 로 낮은 경우에, 트랜스미션 게이트 내의 NMOS 트랜지스터의 게이트 전압이, 전원 전압의 2 배인 2.4 V 로부터 NMOS 트랜지스터의 임계값 0.7 V 를 뺀 값인 1.7 V 가 된다. 따라서, 트랜스미션 게이트 내의 NMOS 트랜지스터가 통과시킬 수 있는 전압은, 이 1.7 V 로부터 NMOS 트랜지스터의 임계값 0.7 V 를 뺀 1.0 V 보다 낮은 전압이 된다. 즉, 트랜스미션 게이트는, 전원 전압 1.2 V 의 1/2 부근의 홀 소자의 출력 전압 (0.6 V) 을 정확하게 앰프 회로에 전할 수 있다.

또한, 도 2 에서 나타낸 구동 회로 (130) 는 일례로서, 구동 유닛 (220) 과, 각각의 트랜스미션 게이트에 온이 되는 전압과 오프가 되는 전압을 전환하여 출력하는 회로를 구비하는 구성이어도 된다.

또, 본 발명의 회로 구성은, 홀 소자의 자기 오프셋을 캔슬하기 위하여, 홀 소자의 각 전극과 앰프 회로의 입력의 접속을 트랜스미션 게이트에서 전환하는 구성이면, 어떠한 구성의 자기 검출 회로에도 유효함은 말할 필요도 없다.

또, 본 발명에 있어서의 트랜스미션 게이트의 구동 회로는, 상기한 바와 같이 트랜스미션 게이트를 온으로 할 때에만 승압 전압을 발생시키는 구성으로서, 자기 검출 회로의 자기 검출은 간헐동 동작이 되는 경우가 대부분이므로, 트랜스미션 게이트를 온으로 하고 있는 기간은 아주 잠시이다. 따라서, 승압 회로에서 상시 발생시킨 승압 전압을 이용하는 경우에 비해, 본 발명의 트랜스미션 게이트의 구동 회로는 매우 저소비 전류가 된다.

또, 본 발명의 설명에서는, 전원 전압이 낮은 경우의 동작에 대해서만 설명하였는데, 전원 전압이 높은 경우에는, 트랜스미션 게이트 내의 PMOS 트랜지스터에서만 홀 소자의 전압을 통과시킬 수 있으므로, 동일 트랜스미션 내의 NMOS 트랜지스터의 게이트 전압은, 이 NMOS 트랜지스터의 게이트 내압을 초과하지 않는 전압이면 어떠한 전압으로 설정해도 됨은 말할 필요도 없다.

또한, 구동 회로 (130) 의 NMOS 트랜지스터 (210) 의 임계값을 저하시키면 시킬수록, 온이 되는 트랜스미션 게이트 내의 NMOS 트랜지스터의 게이트 전압이 상승하여, 보다 낮은 전원 전압으로도 홀 소자의 전압을, 트랜스미션 게이트를 개재하여 앰프 회로에 정확하게 전할 수 있기 때문에, 더욱 낮은 전원 전압으로도 자기량을 정확하게 할 수 있는 자기 검출 회로를 실현할 수 있음은 말할 필요도 없다.

100 홀 소자
110 앰프 회로
120 트랜스미션 게이트군
130 구동 회로
220, 220b 구동 유닛
IV1 인버터 회로

Claims

삭제
홀 소자의 자기 오프셋을 캔슬하는 기능을 갖는 자기 검출 회로로서,
대각선 상에 배치된 1 쌍의 제 1 전극쌍과, 상기 제 1 전극쌍과는 별개의 대각선 상에 배치된 1 쌍의 제 2 전극쌍을 가지며, 관통하는 자속 (磁束) 에 따른 홀 전압을 발생시키는 홀 소자와,
상기 제 1 전극쌍에 접속되어, 트랜스미션 게이트로 구성된 제 1 스위치 회로쌍과,
상기 제 2 전극쌍에 접속되어, 트랜스미션 게이트로 구성된 제 2 스위치 회로쌍과,
상기 제 1 스위치 회로쌍과 상기 제 2 스위치 회로쌍이 입력 단자에 접속되며, 상기 제 1 전극쌍, 또는 상기 제 2 전극쌍이 출력하는 홀 전압이 전환하여 입력되는 앰프 회로와,
상기 트랜스미션 게이트를 구동하는 구동 회로를 구비하고
상기 구동 회로는,
전원 전압을 접지 전압 사이에 직렬로 접속한 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터와,
제 1 전극을 상기 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터의 접속점에 접속한 용량과,
상기 용량의 제 2 전극이 입력 단자에 접속된 인버터 회로로 이루어지는 구동 유닛을 구비하고,
상기 구동 유닛은, 상기 용량의 제 1 전극이 상기 구동 유닛의 제 1 출력 단자에 접속되고, 상기 용량의 제 2 전극이 상기 구동 유닛의 제 2 출력 단자에 접속되고,
상기 제 1 출력 단자는 상기 트랜스미션 게이트 내의 N 채널형 트랜지스터의 게이트에 접속되고, 상기 제 2 출력 단자는 상기 트랜스미션 게이트 내의 P 채널형 트랜지스터의 게이트에 접속되고,
상기 트랜스미션 게이트를 온으로 할 때에, 그 트랜스미션 게이트 내의 N 채널형 트랜지스터의 게이트에 전원 전압보다 높은 전압을 공급하는 것을 특징으로 하는 자기 검출 회로.
제 2 항에 있어서,
상기 구동 회로는,
상기 제 1 MOS 트랜지스터의 게이트에 제 1 신호가 입력되고,
상기 용량의 제 2 전극에 제 2 신호가 입력되고,
상기 제 2 MOS 트랜지스터의 게이트에 제 3 신호가 입력되고,
제 1 기간에서는 상기 제 1 신호가 하이 레벨, 상기 제 2 신호 및 제 3 신호가 로우 레벨이고, 상기 용량을 충전하고,
제 2 기간에서는 상기 제 1 신호 및 제 3 신호가 로우 레벨, 상기 제 2 신호가 하이 레벨이고, 상기 용량의 전압을 승압하여 상기 제 1 출력 단자에서 출력하는 것을 특징으로 하는 자기 검출 회로.
제 2 항 또는 제 3 항에 있어서,
상기 구동 회로는, 상기 구동 유닛을 2 개 구비한 것을 특징으로 하는 자기 검출 회로.