JP4179205B2 - 電圧測定装置 - Google Patents

Description

本発明は、電圧源の電圧を測定する電圧測定装置に関し、特に測定精度を向上させる技術に関する。

環境保護の立場より車両走行用の駆動源としてモータを備えた電気自動車、あるいはモータとエンジンを備えたハイブリッド車両が知られている。これらモータを駆動するための電源として、数百個の蓄電池や燃料電池（以下「電池」と総称する）を直列に接続して使用することが多い。走行中に時々刻々変化する電池の充電状況、放電状況、各電池の寿命、異常等をモニタするために、直列に接続され且つ数百ボルトの電圧が印加されている各電池セルの端子電圧を高精度に測定する必要性が高まってきている。

このような要求に応えるために、電池の端子電圧の測定は、電池を構成する電池セルを複数個まとめてモジュール化し、各モジュールの電圧を第１スイッチ群を介して蓄電素子に充電し、次に第１スイッチ群をオフにした後、第２スイッチ群を介して蓄電素子を電圧測定器に接続することにより行われている（例えば、特許文献１参照）。

この特許文献１に開示された技術では、スイッチ素子としてフォトＭＯＳＦＥＴあるいはこれに相当する素子を使用している。このため、スイッチ駆動信号系と測定電圧信号系の分離が容易で、スイッチ駆動信号も測定電圧による影響を受け難く、スイッチ駆動回路に特別な工夫を必要としないという利点がある。
特開２００１−１１６７７７号公報

しかしながら、上述した特許文献１に開示された技術では、以下のような問題がある。

（１）フォトＭＯＳＦＥＴは応答速度が遅く、応答速度のばらつきも大きいために、各スイッチの切り換えタイミングに余裕を確保する必要があり、蓄電素子を充放電するための切り換えを正確且つ素早く行うことが困難である。

（２）フォトＭＯＳＦＥＴは、その構造上、小型化、高集積化が困難であるので、測定装置が大型化して高価になる。

（３）フォトＭＯＳＦＥＴを駆動するための電源が必要であり、測定個所が増えると、大きな電流が必要になる。

（４）蓄電池に比べて運転温度が高くなる燃料電池の電圧を測定する場合には、その回路の動作温度を高温に耐え得るようにする必要があるが、フォトＭＯＳＦＥＴでは耐高温化が困難である。

（５）各スイッチは保護機能を備えていないため、スイッチの切り換え時間に余裕を十分確保することにより、短絡電流が流れない様に設計しても、モータやエンジンからの大きなノイズで駆動信号が誤動作すると、各スイッチが誤動作し、短絡電流が流れ、電圧測定回路が破損するといった致命的な問題がある。

本発明は、上述した諸問題を解消するためになされたものであり、特別の電源を必要とせずに電池セルの端子電圧を高速且つ高精度で測定でき、しかも耐ノイズ性に優れた小型且つ低価格な電圧測定装置を提供するものである。

上記課題を解決するため、請求項１記載の発明に係る電圧測定装置は、直列に接続された複数の電圧源を、少なくとも１つの電圧源からなる複数のブロックに分割し、ブロックの電圧を測定する電圧測定装置において、前記ブロックの一方の端子に接続される第１電圧入力端子に第１主電極が接続され且つ第１主電極に印加される電圧に基づき制御電極に印加される電圧に応じてオン／オフするＰ型の第１ＭＯＳＦＥＴと、前記ブロックの他方の端子に接続される第２電圧入力端子に第１主電極が接続され且つ第１主電極に印加される電圧に基づき制御電極に印加される電圧に応じてオン／オフするＰ型の第２ＭＯＳＦＥＴとを有する第１スイッチ群と、各ブロック毎に設けられ、前記Ｐ型の第１ＭＯＳＦＥＴの第２主電極と前記Ｐ型の第２ＭＯＳＦＥＴの第２主電極との間に接続された蓄電素子と、前記蓄電素子の一方の端子に第２主電極が接続され且つ第１主電極が第１電圧出力端子に接続され制御電極に入力された信号に応じてオン／オフする前記Ｐ型とは反対導電型となるＮ型の第１ＭＯＳＦＥＴと、前記蓄電素子の他方の端子に第２主電極が接続され且つ第１主電極が第２電圧出力端子に接続され制御電極に入力された信号に応じてオン／オフするＮ型の第２ＭＯＳＦＥＴとを有する第２スイッチ群と、前記Ｐ型の第１ＭＯＳＦＥＴの制御電極に第２主電極が接続され且つ制御電極に入力された信号に応じてオン／オフするＮ型の第３ＭＯＳＦＥＴと、前記Ｐ型の第２ＭＯＳＦＥＴの制御電極に第２主電極が接続され且つ制御電極に入力された信号に応じてオン／オフするＮ型の第４ＭＯＳＦＥＴとを有する第３スイッチ群と、前記第３スイッチ群をオンさせることにより前記第１スイッチ群をオンさせ、前記第３スイッチ群をオフさせることにより前記第１スイッチ群がオフしている期間に前記第２スイッチ群をオンさせる制御手段と、駆動電源端子と前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極との間に接続される第１の駆動スイッチと、前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極とその第１主電極との間に接続される第２の駆動スイッチとを有し、前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴをオンオフ駆動するオンオフ駆動信号形成手段とを備え、前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの第１主電極とそのバックゲート電極を接続したことを特徴とする。

請求項２記載の発明に係る電圧測定装置では、前記オンオフ駆動信号形成手段は、前記第１の駆動スイッチと前記第２の駆動スイッチとが相互にオンするタイミングが重なることの無いように前記第１の駆動スイッチ及び前記第２の駆動スイッチに与える制御信号に遅延をかける遅延手段をさらに有することを特徴とする。

請求項３記載の発明に係る電圧測定装置では、出力端子が前記オンオフ駆動信号形成手段の入力端子に接続される第１インバータと、前記第１インバータの入力端子に接続される制御信号入力端子とをさらに備え、前記第２スイッチ群のＮ型の第２ＭＯＳＦＥＴの制御電極は、前記制御信号入力端子に接続されることを特徴とする
請求項４記載の発明では、前記第１の駆動スイッチは、第１主電極が駆動電源端子に接続され、第２主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極に接続され、制御電極に入力された信号に応じてオン／オフするＰ型の第８ＭＯＳＦＥＴからなり、前記第２の駆動スイッチは、第１主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの第１主電極に接続され、第２主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極に接続され、制御電極に入力された信号に応じてオン／オフするＮ型の第５ＭＯＳＦＥＴからなることを特徴とする。

請求項５記載の発明では、前記遅延手段は、制御電極が前記第１インバータの出力端子に接続され、第１主電極が駆動電源端子に接続されるＰ型の第４ＭＯＳＦＥＴと、制御電極が前記第１インバータの出力端子に接続され、第１主電極がグランド端子に接続されるＮ型の第６ＭＯＳＦＥＴと、一方の端子が前記Ｐ型の第４ＭＯＳＦＥＴの第２主電極に接続され、他方の端子が前記Ｎ型の第６ＭＯＳＦＥＴの第２主電極に接続される第１抵抗素子と、一方の端子が前記Ｎ型の第６ＭＯＳＦＥＴの第２主電極及び前記抵抗素子の他方の端子に接続され且つ他方の端子が前記グランド端子に接続される第１容量素子と、入力端子が前記第１容量素子の一方の端子に接続され且つ出力端子が前記Ｐ型の第８ＭＯＳＦＥＴの制御端子に接続される第２インバータと、制御電極が前記第１インバータの出力端子に接続され且つ第１主電極が前記駆動電源端子に接続されるＰ型の第５ＭＯＳＦＥＴと、制御電極が前記第１インバータの出力端子に接続され且つ第１主電極が前記グランド端子に接続されるＮ型の第７ＭＯＳＦＥＴと、一方の端子が前記Ｐ型の第５ＭＯＳＦＥＴの第２主電極に接続され且つ他方の端子が前記Ｎ型の第７ＭＯＳＦＥＴの第２主電極に接続される第２抵抗素子と、一方の端子が前記Ｐ型の第５ＭＯＳＦＥＴの第２主電極及び前記抵抗素子の一方の端子に接続され且つ他方の端子が前記駆動電源端子に接続される第２容量素子と、入力端子が前記第２容量素子の一方の端子に接続され且つ出力端子が前記Ｎ型の第５ＭＯＳＦＥＴの制御端子に接続される第３インバータと、を備えることを特徴とする。

請求項６記載の発明に係る電圧測定装置では、前記遅延手段は、入力端子が前記第１インバータの出力端子に接続される第４インバータと、一方の端子が前記第４インバータの出力端子に接続される第１抵抗素子と、カソードが前記第４インバータの出力端子に接続される第１ダイオードと、一方の端子が前記第１抵抗素子の他方の端子及び前記第１ダイオードのアノードに接続され且つ他方の端子がグランド端子に接続される第１容量素子と、入力端子が前記第１容量素子の一方の端子に接続され、出力端子が前記Ｐ型の第８ＭＯＳＦＥＴの制御端子に接続される第２インバータと、入力端子が前記第１インバータの出力端子に接続される第５インバータと、一方の端子が前記第５インバータの出力端子に接続される第２抵抗素子と、アノードが前記第５インバータの出力端子に接続される第２ダイオードと、一方の端子が前記第１抵抗素子の他方の端子及び前記第２ダイオードのカソードに接続され且つ他方の端子が前記グランド端子に接続される第２容量素子と、入力端子が前記第２容量素子の一方の端子に接続され、出力端子が前記Ｎ型の第５ＭＯＳＦＥＴの制御端子に接続される第３インバータと、を備えることを特徴とする。

請求項１記載の発明によれば、第１〜第３スイッチ群を構成するスイッチとして、フォトＭＯＳＦＥＴではなく第１導電型のＭＯＳＦＥＴ及び第２導電型のＭＯＳＦＥＴを使用し且つ第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴのバックゲート電極をその第１主電極に接続しているので、応答速度が速く、蓄電素子を充放電するための切り換えを正確且つ素早く行うことができ、ブロック電圧が高くなっても基板バイアス効果を発生しないため、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴのゲート電圧は所定の閾値でオンオフでき、その結果、高いブロック電圧であっても高精度且つ高速で電圧を測定できる。

また、第１スイッチ群を構成する第１導電型のＭＯＳＦＥＴは電圧源からの電圧に基づき制御電極に印加される電圧に応じてオン／オフし、第２及び第３スイッチ群を構成する第２導電型のＭＯＳＦＥＴは外部からの信号に応じてオン／オフするので、特別の電源を必要とせず、安価且つ小型の電圧測定装置を実現できる。

請求項２記載の発明によれば、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴの第１主電極とそのバックゲート電極を接続したことにより、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴのバックゲート電極をその第１主電極に接続した場合に生じるグランド電極とバックゲート電極間の寄生第１導電型ＭＯＳの誤動作を、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴの制御電極とその第１主電極間をオン・オフ駆動信号形成手段により短絡することにより防止することができる。

請求項３記載の発明によれば、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴの制御電極を駆動する第１及び第２の駆動スイッチのオン・オフ時のタイミングの重なりをなくしたので、駆動電源と電圧出力端子間の短絡がなくなり、各ブロック間の短絡による電流の流れ込みがないため、測定精度の悪化を防止できる。

請求項４記載の発明によれば、１つの制御信号により第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを駆動することができ、回路構成をより簡素に構築できる。

請求項５乃至７記載の発明によれば、第２スイッチ群の第２導電型の第１ＭＯＳＦＥＴのオンオフ駆動信号生成手段をより具体的かつ簡素な回路構成で構築できる。

以下、本発明に係る電圧測定装置を実施するための最良の形態を添付図面を参照して説明する。

［実施例１］
図１は、本実施例の電圧測定装置の全体構成を説明する図である。図１の例は、電池１内の直列に接続された複数の被測定電圧源の一つ一つの電圧を第１のスイッチ群を介してコンデンサに充電し、次に第１のスイッチ群をオフにした後、第２のスイッチ群を介してコンデンサを電圧測定器に接続することにより電池１の端子電圧を測定する電圧測定方法を適用したものである。本実施例では、複数の電圧測定装置を１つのチップに集積化し、各ブロックの測定端子を共通化して電圧測定器を１つにしたものである。

図１に示す電圧測定装置は、電池１に接続される電圧測定部２と、この電圧測定部２の出力側に接続される電圧変換部３と、この電圧変換部３の出力に基づいて電圧測定部２の動作等を制御する制御部４とから構成されている。

電池１は、ｎ個（ｎは１以上の整数）のブロック（図中の例ではブロックＮ−１、Ｎ、Ｎ＋１のみ例示）が直列に接続されて構成されており、各ブロックは、複数の電池セルが直列に接続されてなり、それぞれ被測定電圧源（図中の例ではブロックＮ−１、Ｎ、Ｎ＋１に対応する被測定電圧源Ｖｎ−１、Ｖｎ、Ｖｎ＋１のみ例示）を構成する。この電池１は、例えば１００〜２００Ｖといった高い電圧を出力する。

電圧測定部２は、電池１の各ブロック毎に配置されるｎ個の電圧測定回路から構成されている。各電圧測定回路は、第１のスイッチ群（図中の例ではブロックＮに対応するＰ１、Ｐ２）、容量素子であるコンデンサ（図中の例ではブロックＮ−１、Ｎ、Ｎ＋１に対応するＣｎ−１、Ｃｎ、Ｃｎ＋１のみ例示）、及び第２のスイッチ群（図中の例ではブロックＮに対応するＮ３、Ｎ４）を含み、制御部４からの制御信号に応じて、電池１の各ブロックからの電圧を第１のスイッチ群を介してコンデンサに取り込んで保持し、制御部４からの制御信号に応じて、コンデンサに保持している電圧を第２のスイッチ群を介して電圧変換部３に送る。

電圧変換部３は、例えばＡ／Ｄ変換器から構成され、電圧測定部２からアナログ信号として供給される電圧をデジタル信号に変換して制御部４に送る。

制御部４は、電圧測定部２に制御信号を供給して、それらの動作を制御すると共に、電圧変換部３から送られてくるデジタル信号を加算し、電池１の全体の電圧やブロック毎の電圧を算出する。算出された電圧は、電池１の充電状況、放電状況、電池の寿命、異常等をモニタするために使用される。

図２は、上記電圧測定部２の構成を示す回路図である。図中の例ではブロックＮに対応する電圧測定部２の構成を説明するが、他のブロックに対応する電圧測定部２はこれと同一の構成である。

図２に示す電圧測定部２は、第１のスイッチ群を成すＰチャンネルＭＯＳ電界効果トランジスタ（以下、「Ｐｃｈ−ＭＯＳＦＥＴ」といい、第１導電型のＭＯＳＦＥＴに対応する。）Ｐ１及びＰ２と、この第１のスイッチ群に接続される容量素子を成すコンデンサＣｎと、このコンデンサＣｎを介し第１のスイッチ群に接続される第２のスイッチ群を成すＮチャンネルＭＯＳ電界効果トランジスタ（以下、「Ｎｃｈ−ＭＯＳＦＥＴ」といい、第２導電型のＭＯＳＦＥＴに対応する。）Ｎ３及びＮ４と、第１のスイッチ群の第１導電型のＭＯＳＦＥＴのゲート（制御電極）に接続される第３のスイッチ群を成すＮｃｈ−ＭＯＳＦＥＴ Ｎ１及びＮ２とを備える。これらＭＯＳＦＥＴ（Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１〜Ｎ４）には、電池１の電圧によって異なるが、例えば５００Ｖに耐え得る高耐圧の素子が使用される。

（第１のスイッチ群）
電池１内のブロックＮに対応する被測定電圧源Ｖｎの両端に接続される第１のスイッチ群は、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２から構成される。Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１（第１導電型の第１ＭＯＳＦＥＴ）は、被測定電圧源Ｖｃｎの一方の電圧入力端子（第１電圧入力端子）Ａに、またＰｃｈ−ＭＯＳＦＥＴ Ｐ２（第１導電型の第２ＭＯＳＦＥＴ）は、被測定電圧源Ｖｃｎの他方の電圧入力端子（第２電圧入力端子）Ｂにそれぞれ接続される。

Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１においては、ソース（第１主電極）は抵抗Ｒ２を介して電圧入力端子Ａに、ドレイン（第２主電極）はコンデンサＣｎ（蓄電素子）の一方の端子に、ゲート（制御電極）はＮｃｈ−ＭＯＳＦＥＴ Ｎ１（第３のスイッチ群を成す第２導電型の第３ＭＯＳＦＥＴ）のドレイン（第２主電極）に、バックゲート（サブストレート）はＰｃｈ−ＭＯＳＦＥＴ Ｐ１のソースにそれぞれ接続される。Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１のバックゲートとゲートとの間には、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート電圧を確定させるために、ゲート電圧のリミッタとして機能するツェナーダイオードＺＤ１と抵抗Ｒ１とが互いに並列に接続される。即ち、ツェナーダイオードＺＤ１においては、カソードはＰｃｈ−ＭＯＳＦＥＴ Ｐ１のバックゲートに、アノードはＰｃｈ−ＭＯＳＦＥＴ Ｐ１のゲートにそれぞれ接続される。抵抗Ｒ２は、電流制限部を構成する抵抗素子に、ツェナーダイオードＺＤ２は、電流制限部を構成する電圧制限素子にそれぞれ対応し、これら抵抗Ｒ２及びツェナーダイオードＺＤ１からなる電流制限部により、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１に流れる電流を制限してその破壊を防止する。

Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２においては、ソース（第１主電極）は抵抗Ｒ５を介して電圧入力端子Ｂに、ドレイン（第２主電極）はコンデンサＣｎの他方の端子に、ゲート（制御電極）はＮｃｈ−ＭＯＳＦＥＴ Ｎ２（第３のスイッチ群を成す第２導電型の第４ＭＯＳＦＥＴ）のドレイン（第２主電極）に、バックゲート（サブストレート）はＰｃｈ−ＭＯＳＦＥＴ Ｐ２のソースにそれぞれ接続される。Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２のバックゲートとゲートとの間には、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２のゲート電圧を確定させるために、ゲート電圧のリミッタとして機能するツェナーダイオードＺＤ２と抵抗Ｒ４とが互いに並列に接続される。即ち、ツェナーダイオードＺＤ２においては、カソードはＰｃｈ−ＭＯＳＦＥＴ Ｐ２のバックゲートに、アノードはＰｃｈ−ＭＯＳＦＥＴ Ｐ２のゲートにそれぞれ接続される。抵抗Ｒ５は、電流制限部を構成する抵抗素子に、ツェナーダイオードＺＤ２は電流制限部を構成する電圧制限素子に対応し、これら抵抗Ｒ５及びツェナーダイオードＺＤ２からなる電流制限部により、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２に流れる電流を制限してその破壊を防止する。

（第３のスイッチ群）
Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１（第２導電型の第３ＭＯＳＦＥＴ）は、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１を駆動するために用いられる。Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１においては、ドレイン（第２主電極）は上述したようにＰｃｈ−ＭＯＳＦＥＴ Ｐ１のゲートに、ソース（第１主電極）は抵抗Ｒ３を介してグランド（ＧＮＤ）に、バックゲート（サブストレート）はグランドにそれぞれ接続される。抵抗Ｒ３は、電流制限部を構成する抵抗素子に対応し、これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１に流れる電流を制限してその破壊を防止する。

また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１のゲート（制御電極）は、制御信号入力端子Ｅに接続される。この制御信号入力端子Ｅに制御部４から高レベル（以下、「Ｈレベル」という）の電圧が印加されることにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１はオンになる。その結果、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１もオンになり、電圧入力端子Ａからの電圧がコンデンサＣｎの一方の端子に印加される。

Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２（第２導電型の第４ＭＯＳＦＥＴ）は、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２を駆動するために用いられる。Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２においては、ドレイン（第２主電極）は上述したようにＰｃｈ−ＭＯＳＦＥＴ Ｐ２のゲートに、ソース（第１主電極）は抵抗Ｒ６を介してグランド（ＧＮＤ）に、バックゲート（サブストレート）はグランドにそれぞれ接続されている。抵抗Ｒ６は、電流制限部を構成する抵抗素子に対応し、これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２に流れる電流を制限してその破壊を防止する。

また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２のゲート（制御電極）は、制御信号入力端子Ｆに接続される。この制御信号入力端子Ｆに制御部４からＨレベルの電圧が印加されることにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２はオンになる。その結果、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２もオンになり、電圧入力端子Ｂからの電圧がコンデンサＣｎの他方の端子に印加される。

（第２のスイッチ群）
Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３（第２導電型の第１ＭＯＳＦＥＴ）においては、ドレイン（第２主電極）はコンデンサＣｎの一方の端子に、ソース（第１主電極）は抵抗Ｒ７を介して一方の電圧出力端子Ｓ及びツェナーダイオードＺＤ３のカソードにそれぞれ接続される。ツェナーダイオードＺＤ３のアノードはグランド（ＧＮＤ）に接続される。ツェナーダイオードＺＤ３は、電圧変換部３内のＡ／Ｄ変換器の入力インピーダンスは非常に高いため、静電容量やリーク電流のために一方の電圧出力端子Ｓの電圧が上昇して第２スイッチ群のＭＯＳＦＥＴが破壊することがないよう保護のために、挿入される。

また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３において、バックゲート（サブストレート）はソースに接続され、ゲート（制御電極）は制御信号入力端子Ｃにそれぞれ接続される。これにより、制御信号入力端子Ｃに制御部４からＨレベルの電圧が印加されることにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３はオンになり、コンデンサＣｎの一方の端子の電位が電圧出力端子Ｓに出力される。

Ｎｃｈ−ＭＯＳＦＥＴ Ｎ４（第２導電型の第２ＭＯＳＦＥＴ）においては、ドレイン（第２主電極）はコンデンサＣｎの他方の端子に接続され、ソース（第１主電極）は抵抗Ｒ８を介してグランドに、バックゲート（サブストレート）はソースに、ゲートは制御信号入力端子Ｄにそれぞれ接続される。これにより、制御信号入力端子Ｄに制御部４からＨレベルの電圧が印加されることにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ４はオンになり、コンデンサＣｎの他方の端子の電位が、他方の電圧出力端子を兼ねるグランド（ＧＮＤ）に出力される。

上述したＰｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２は、高耐圧のトランジスタから構成されており、電圧入力端子Ａ、Ｂに接続された被測定電圧源ＶｃｎをそのままＰｃｈ−ＭＯＳＦＥＴ Ｐ１、Ｐ２のゲート駆動用電源として利用できる。

即ち、高耐圧のＰｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート−ソース間には、抵抗Ｒ２を介して、抵抗Ｒ１及びツェナーダイオードＺＤ１が並列に接続されており、高耐圧のＮｃｈ−ＭＯＳＦＥＴ Ｎ１がオン状態の期間は、ツェナーダイオードＺＤ１がツェナー降伏を起こし、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート−ソース間電圧を降伏電圧に保つことができる。また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１がオフ状態の期間は、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート−ソース間が抵抗Ｒ１によって短絡され、オン状態の期間に蓄積されたＰｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート電荷を放出すると共に、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１のゲート電位をソース電位に固定する。

同様に、高耐圧のＰｃｈ−ＭＯＳＦＥＴ Ｐ２のゲート−ソース間には、抵抗Ｒ５を介して、抵抗Ｒ４及びツェナーダイオードＺＤ２が並列に接続されており、高耐圧のＮｃｈ−ＭＯＳＦＥＴ Ｎ２がオン状態の期間は、ツェナーダイオードＺＤ２がツェナー降伏を起こし、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２のゲート−ソース間電圧を降伏電圧に保つことができる。また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ２がオフ状態の期間は、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２のゲート−ソース間が抵抗Ｒ４によって短絡され、オン状態の期間に蓄積されたＰｃｈ−ＭＯＳＦＥＴ Ｐ２のゲート電荷を放出すると共に、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ２のゲートの電位をソース電位に固定する。

従って、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２をオン及びオフさせるためにゲートに印加する電圧を特別の電源で生成する必要がなく、電圧測定装置を安価且つ小型に構成することができる。

なお、上述した第１のスイッチ群は、高耐圧のＮｃｈ−ＭＯＳＦＥＴで構成することもできる。しかしながら、高耐圧のＰｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２を用いることにより、高耐圧のＮｃｈ−ＭＯＳＦＥＴで同じ目的の回路を構成するよりも簡素な回路構成とすることができる。つまり、高耐圧のＰｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２の代わりに高耐圧のＮｃｈ−ＭＯＳＦＥＴを使用した場合、Ｎｃｈ−ＭＯＳＦＥＴがオンするためには、ゲート電位をソース電位より閾値電圧分だけ高くする必要がある。また、Ｎｃｈ−ＭＯＳＦＥＴがオンした場合には、ソース電位がドレイン側の被測定電圧源の電位の近くまで上昇するので、ゲート電位を被測定電圧源の電位より高い電位に上げないと、Ｎｃｈ−ＭＯＳＦＥＴはオン状態を続けることができない。従って、Ｐｃｈ−ＭＯＳＦＥＴを使用した場合のように、被測定電圧源をそのままゲート駆動用電源として利用することができず、電圧入力端子Ａ、Ｂの被測定電圧源の電位よりも閾値電圧分だけ高いゲート駆動用電圧を生成する回路が別途必要になる。このようなゲート駆動用電圧を生成するためには、フローティング電源駆動、ブートストラップ駆動、チャージポンプ駆動等を用いることができるが、回路構成が複雑になってしまう。

次に、上記電圧測定部２の動作を説明する。

まず、制御部４から制御信号入力端子Ｃ及びＤに低レベル（以下、「Ｌレベル」という）の制御信号が供給されると共に、制御信号入力端子Ｅ及びＦにＨレベルの制御信号が供給される。これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１及びＮ２がオンされ、その結果、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２がオンされる。また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３及びＮ４はオフされる。

この状態で、電池１の１つのブロックＶｃｎからの電流が流れてコンデンサＣｎを充電する。この充電は、コンデンサＣｎの両端子間の電圧がブロックＮの被測定電圧源Ｖｃｎの両端子間の電圧に等しくなるまで、制御信号入力端子Ｅ及びＦに供給される制御信号をＨレベルに保つことにより行われる。

次に、制御部４から制御信号入力端子Ｅ及びＦにＬレベルの制御信号が供給される。これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ１及びＮ２がオフされ、その結果、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ１及びＰ２がオフされる。また、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３及びＮ４はオフ状態を維持する。この状態では、コンデンサＣｎは先の充電に基づく電圧を保持している。

次に、制御部４から制御信号入力端子Ｃ及びＤにＨレベルの制御信号が供給される。これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３及びＮ４がオンされる。その結果、一方の電圧出力端子Ｓと、他方の電圧出力端子を兼ねたグランド（ＧＮＤ）との間にコンデンサＣｎの両端の電圧が出力される。以下、上述した測定サイクルが繰り返される。

（比較例）
図３は、比較例の電圧測定装置における電圧測定部２の回路構成を示す。

図３に示す比較例の電圧測定装置においては、電圧測定部２の構成のうち、第２のスイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３のバックゲートがグランド（ＧＮＤ）に接続されており、その他は前述の図２に示す構成と同様であるため、その説明を省略する。

この構成によれば、端子電圧の高い電池を測定する場合、基板バイアス効果により第２のスイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３の閾値が上昇するため、より高いゲート電圧が必要になる。

これに対し、前述した図２に示す本実施例の電圧測定装置は、第２のスイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３のバックゲートをグランド（ＧＮＤ）から分離し、ソースと共通化したため、図３の電圧測定装置のように基板バイアス効果の発生がなくなる。本実施例の回路構成により、高い端子電圧を持つ電池の電圧測定装置（図３）を複数個、１つのチップに集約しつつ、電圧測定端子Ｓを共通化できる。

以上説明したように、本実施例によれば、第１〜第３のスイッチ群を構成するスイッチとして、フォトＭＯＳＦＥＴではなくＰｃｈ−ＭＯＳＦＥＴ及びＮｃｈ−ＭＯＳＦＥＴを使用し且つ第２のスイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３のバックゲートをそのソースに接続しているので、応答速度が速く、コンデンサを充放電するための切り換えを正確且つ素早く行うことができ、ブロック電圧Ｖｃｎが高くなっても基板バイアス効果を発生しないため、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３のゲート電圧は所定の閾値でオンオフでき、その結果、高いブロック電圧であっても高精度且つ高速で電圧を測定できる。

また、第１のスイッチ群を構成するＰｃｈ−ＭＯＳＦＥＴは電圧源からの電圧に基づき制御電極に印加される電圧に応じてオン／オフし、第２及び第３のスイッチ群を構成するＮｃｈ−ＭＯＳＦＥＴは外部からの信号に応じてオン／オフするので、特別の電源を必要とせず、安価且つ小型の電圧測定装置を実現できる。

［実施例２］
前述した実施例１（図１及び図２参照）では、電圧１内の各ブロックの被測定電圧源に対応する複数の電圧測定部を１つのチップに集積化し、各ブロックの測定端子を共通化して電圧測定器を１つにしたシステム構成としている。この場合、電圧測定部２内の第２のスイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３は、横型ＭＯＳＦＥＴ構造のものが使用される。

図４は、この横型ＭＯＳＦＥＴ構造のＮｃｈ−ＭＯＳＦＥＴ Ｎ３の断面構造図を示す。これと比較のため、図３に示す比較例の電圧測定部２内のＮｃｈ−ＭＯＳＦＥＴ Ｎ３の断面構造図を図５に示す。

図４に示すＮｃｈ−ＭＯＳＦＥＴ Ｎ３は、前述のように基板バイアス効果を抑制するためにソースとバックゲートを接続したもので、Ｐ型Ｓｉ基板（Ｐ⁻Ｓｕｂ）上に形成されたＮ型Ｓｉエピタキシャル成長層（Ｎ⁻Ｅｐｉ）１０１内に、ドレインに接続されるＮ^＋領域１０２と、ソースに接続されるＮ^＋領域１０５及びバックゲートに接続されるＰ^＋領域１０６が形成されたＰウエル１０３と、グランドに接続されるＰ^＋領域１０７が形成されたウエル１０４とが設けられる。また、ソース側及びドレイン側の２つのＮ^＋領域１０２及び１０５間のＮ⁻Ｅｐｉ１０１上には、酸化物（図示しない）を介してポリシリコンゲート１０８が、さらにバックゲート側及びグランド側の２つのＰ^＋領域１０６及び１０７間のＮ⁻Ｅｐｉ１０１上には、酸化物（図示しない）を介してポリシリコンゲート１０９がそれぞれ形成されている。

この場合、前述したブロックＮの端子電圧Ｖｃｎを電圧変換部３に出力すると、電圧出力端子（測定端子）Ｓが共通であるため、ブロックＮ以外のブロックの電圧出力端子ＳにもＶｃｎが印加される。従って、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３のソース電位がＶｃｎとなり、このときのＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲート電圧は０Ｖなので、Ｖｃｎの電圧値によっては、図４中のＮ⁻Ｅｐｉ１０１内の２つのＰ^＋領域１０６及び１０７間（図中のＡ部）に内在する寄生Ｐｃｈ−ＭＯＳが動作し、電圧出力端子Ｓからグランド（ＧＮＤ）に電流が流れてしまう。この寄生Ｐｃｈ−ＭＯＳの閾値は、Ｐ⁻Ｓｕｂ１００上のＮ⁻Ｅｐｉ１０１の濃度とポリシリコンゲート１０９下にある酸化物（図示しない）の厚さによって決まる。従って、電池１の被測定電圧源の電圧値が高い場合は、電圧を正確に測定できなくなる。

これに対し、図５に示す比較例のＮｃｈ−ＭＯＳＦＥＴ Ｎ３は、Ｐ型Ｓｉ基板（Ｐ⁻Ｓｕｂ）２００上に形成されたＮ型Ｓｉエピタキシャル成長層（Ｎ⁻Ｅｐｉ）２０１内に、ドレインが接続されるＮ^＋領域２０２と、ソースに接続されるＮ^＋領域２０５が形成されるＰウエル２０３と、バックゲート及びグランドが接続されるＰ^＋領域２０６が形成されるＰウエル２０４とが設けられる。また、Ｎ^＋領域２０２及び２０５間のＮ⁻Ｅｐｉ１０１上には、酸化物（図示しない）を介してポリシリコンゲート２０７が形成されている。

従って、図３の比較例で使用されているＮｃｈ−ＭＯＳＦＥＴ Ｎ３には、図５に示すような構造となっているため、前述した寄生Ｐｃｈ-ＭＯＳは初めから存在しない。

そこで、本実施例では、図４中のＡ部に内在する寄生Ｐｃｈ−ＭＯＳの動作を止めるため、前述した実施例１（図１及び図２）の構成に加え、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３のオン・オフ駆動回路（寄生Ｐｃｈ−ＭＯＳ防止回路）を備えたものである。

図６は、本実施例に係る電圧測定装置の構成を示す回路図、図７はその電圧測定装置の各端子波形を示す。

図６に示す電圧測定装置は、その基本構成は前述した実施例１と同一であり、第２スイッチ群のＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートに入力される信号（オンオフ駆動信号）を形成するオン・オフ駆動信号形成手段としてのオン・オフ駆動回路２１を備えた点が相違する。

オン・オフ駆動回路２１には、ソース（第１主電極）が駆動電源Ｖｃｃに、ドレイン（第２主電極）がＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートに、またバックゲートがソースに接続される第１の駆動スイッチを成すＰｃｈ−ＭＯＳＦＥＴ Ｐ４（第１導電型の第８ＭＯＳＦＥＴ）と、ソース（第１主電極）がＮｃｈ−ＭＯＳＦＥＴ Ｎ３のソースに、ドレイン（第２主電極）がＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートに、またバックゲートがグランドに接続される第２の駆動スイッチを成すＮｃｈ−ＭＯＳＦＥＴ Ｎ７（第２導電型の第５ＭＯＳＦＥＴ）とが設けられる。すなわち、駆動電源ＶｃｃとＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートの間にＰｃｈ−ＭＯＳＦＥＴ Ｐ４が、またＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲート−ソース間にＮｃｈ−ＭＯＳＦＥＴ Ｎ７が、それぞれ接続される。

また、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４側には、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ３（第１導電型の第４ＭＯＳＦＥＴ）、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ５（第２導電型の第６ＭＯＳＦＥＴ）、抵抗９（第１抵抗素子）、容量素子Ｃ１（第１容量素子）、及びインバータＩＮＶ２（第２インバータ）が、さらにＮｃｈ−ＭＯＳＦＥＴ Ｎ７側には、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ５（第１導電型の第５ＭＯＳＦＥＴ）、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ６（第２導電型の第７ＭＯＳＦＥＴ）、抵抗１０（第２抵抗素子）、容量素子Ｃ２（第２容量素子）、及びインバータＩＮＶ３（第３インバータ）が図示のようにそれぞれ接続される。

すなわち、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ３は、ソース（第１主電極）が駆動電源Ｖｃｃに接続され、ドレイン（第２主電極）が抵抗９の一方の端子に接続される。Ｎｃｈ−ＭＯＳＦＥＴ Ｎ５は、ソース（第１主電極）がグランドに接続され、ドレイン（第２主電極）が抵抗Ｒ９の他方の端子及び容量素子Ｃ１の他方の端子に接続される。抵抗９は、一方の端子がＰｃｈ−ＭＯＳＦＥＴ Ｐ３のドレインに接続され、他方の端子がＮｃｈ−ＭＯＳＦＥＴ Ｎ５のドレインに接続される。容量素子Ｃ１は、一方の端子がＮｃｈ−ＭＯＳＦＥＴ Ｎ５のドレイン及び抵抗Ｒ９の他方の端子に接続され、他方の端子がグランドに接続される。インバータＩＮＶ２は、入力端子が容量素子Ｃ１の一方の端子に接続され、出力端子がＰｃｈ−ＭＯＳＦＥＴ Ｐ４のゲートに接続される。

また、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ５は、ソース（第１主電極）が駆動電源Ｖｃｃに接続され、ドレイン（第２主電極）が抵抗１０の一方の端子及び容量素子Ｃ２の一方の端子に接続される。Ｎｃｈ−ＭＯＳＦＥＴ Ｎ６は、ソース（第１主電極）がグランドに接続され、ドレイン（第２主電極）が抵抗Ｒ１０の他方の端子に接続される。抵抗１０は、一方の端子がＰｃｈ−ＭＯＳＦＥＴ Ｐ５のドレイン及び容量素子Ｃ２の一方の端子に接続され、他方の端子がＮｃｈ−ＭＯＳＦＥＴ Ｎ６のドレインに接続される。容量素子Ｃ２は、一方の端子がＰｃｈ−ＭＯＳＦＥＴ Ｐ５のドレイン及び抵抗Ｒ１０の一方の端子に接続され、他方の端子が駆動電源Ｖｃｃに接続される。インバータＩＮＶ３は、入力端子が容量素子Ｃ２の一方の端子に接続され、出力端子がＮｃｈ−ＭＯＳＦＥＴ Ｎ７のゲートに接続される。

上記４つのＭＯＳＦＥＴ Ｐ３、Ｎ５、Ｐ５、及びＮ６の各ゲート（制御電極）は、インバータＩＮＶ１を介して入力端子ＩＮに接続される。入力端子ＩＮには、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ４のゲートの制御信号入力端子Ｄも接続される。

上記構成により、２つの駆動スイッチを成すＰｃｈ−ＭＯＳＦＥＴ Ｐ４及びＮｃｈ−ＭＯＳＦＥＴ Ｎ７の各ゲートには、互いにオンするタイミングが重なることの無いよう遅延をかけた信号が入力可能となっている。

ここで、図６を参照して、オン・オフ駆動回路２１の動作を説明する。

まず、時刻ｔ１で、制御部４から入力端子ＩＮにＨレベルの信号が入力されると、インバータＩＮＶ１にてその出力波形（ＩＮＶ１後）がＬレベルに変化する。

このインバータＩＮＶ１からのＬレベルの信号により、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７側では、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ５がオン、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ６がオフとなり、駆動電源Ｖｃｃ側に引かれて、インバータＩＮＶ３では、入力波形（ＩＮＶ３前）がＨレベル、出力波形（ＩＮＶ３後）がＬレベルに変化する。これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７は、時刻ｔ１でオフとなる。

一方、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４側では、インバータＩＮＶ１からのＬレベルの信号により、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ５がオフ、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ３がオンとなり、駆動電源Ｖｃｃ側に引かれて、インバータＩＮＶ２の入力波形（ＩＮＶ２前）がＨレベルに変化する。この入力波形（ＩＮＶ２前）は、抵抗Ｒ９及び容量素子Ｃ１で決まる時定数に基づく遅延時間に従い緩やかに上昇するため、インバータＩＮＶ２からの出力波形（ＩＮＶ２後）は、時刻ｔ１から遅延時間分遅れた時刻ｔ２の時点で、Ｌレベルに立ち下がる。これにより、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４は、時刻ｔ１ではなく、時刻ｔ２でオンとなり、その時点で、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４がオンとなる。

次いで、時刻ｔ３で、制御部４から入力端子ＩＮにＬレベルの信号が入力されると、インバータＩＮＶ１の出力波形（ＩＮＶ１後）がＨレベルに変化する。

このインバータＩＮＶ１からのＨレベルの信号により、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４側では、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ５がオン、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ３がオフとなり、グランド側に引かれて、インバータＩＮＶ２では、入力波形（ＩＮＶ２前）がＬレベル、出力波形（ＩＮＶ２後）がＨレベルに変化する。これにより、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４は、時刻ｔ３でオフとなる。

一方、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７側では、インバータＩＮＶ１からのＨレベルの信号により、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ５がオフ、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ６がオンとなり、グランド側に引かれて、インバータＩＮＶ３の入力波形（ＩＮＶ３前）がＬレベルに変化する。この入力波形（ＩＮＶ３前）は、抵抗Ｒ１０及び容量素子Ｃ２で決まる時定数に基づく遅延時間に従い緩やかに低下するため、インバータＩＮＶ３の出力波形（ＩＮＶ３後）は、時刻ｔ３から遅延時間分遅れた時刻ｔ４の時点で、Ｈレベルに立ち上がる。これにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７は、時刻ｔ３ではなく、時刻ｔ４でオンとなり、その時点で、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートとそのバックゲート／ソースとが短絡する。

以下同様に、時刻ｔ５で、入力端子ＩＮにＨレベルの信号波形が入力されると、同時刻でＮｃｈ−ＭＯＳＦＥＴ Ｎ７がオフとなった後、それよりも遅れた時刻ｔ６でＰｃｈ−ＭＯＳＦＥＴ Ｐ４がオンとなる。

従って、上記オン・オフ駆動回路２１によれば、入力端子ＩＮにＨレベルの信号が印加されると、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７がオフした後、所定時間遅れてＰｃｈ−ＭＯＳＦＥＴ Ｐ４がオンしてＮｃｈ−ＭＯＳＦＥＴ Ｎ３がオンとなる一方、入力端子ＩＮにＬレベルの信号が印加されると、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４がオフしてＮｃｈ−ＭＯＳＦＥＴ Ｎ３がオフした後、所定時間遅れてＮｃｈ−ＭＯＳＦＥＴ Ｎ７がオンとなる。すなわち、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３がオフのときにＮｃｈ−ＭＯＳＦＥＴ Ｎ７がオンし、これによりＮｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートとそのバックゲート／ソースとが短絡して同電位となるため、前述した図４に示すポリシリコンゲート１０９下のＡ部に内在する寄生Ｐｃｈ−ＭＯＳの動作を止めることができる。

また、上記オン・オフ駆動回路２１によれば、抵抗Ｒ９、容量素子Ｃ１、及びインバータＩＮＶ２と、抵抗Ｒ１０、容量素子Ｃ２、及びインバータＩＮＶ３とにより、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ３のゲートを駆動するＰｃｈ−ＭＯＳＦＥＴ Ｐ４とＮｃｈ−ＭＯＳＦＥＴ Ｎ７のオンするタイミングをそれぞれ遅らせて両者Ｐ４、Ｎ７の同時オンを防止する機構を備えたため、電源Ｖｃｃと電圧出力端子Ｓとが短絡して電源Ｖｃｃから電圧出力端子Ｓに電流が流れ込み、測定精度を悪化させてしまう事態を回避できる。

さらに、入力端子ＩＮとオン・オフ駆動回路２１の入力端子間をインバータＩＮＶ１を介して接続することにより、１つの制御信号によりＮｃｈ−ＭＯＳＦＥＴ Ｎ４とＮｃｈ−ＭＯＳＦＥＴ Ｎ３をオン・オフさせることができる。

なお、上記実施例のオン・オフ駆動回路２１は、種々の変形実施が可能であり、例えば図８に示すオン・オフ駆動回路２２に置換しても上記と同様の効果を得ることが可能である。

図８に示すオン・オフ駆動回路２２は、前述したＰｃｈ−ＭＯＳＦＥＴ Ｐ３及びＮｃｈ−ＭＯＳＦＥＴ Ｎ５に代えて、インバータＩＮＶ４（第４インバータ）及びダイオードＤ１（第１ダイオード）を、また前述したＰｃｈ−ＭＯＳＦＥＴ Ｐ５及びＮｃｈ−ＭＯＳＦＥＴ Ｎ６に代えて、インバータＩＮＶ５（第５インバータ）及びダイオードＤ２（第２ダイオード）をそれぞれ設けたものである。

このうち、インバータＩＮＶ４は、入力端子がインバータＩＮＶ１に、また出力端子が抵抗９の一方の端子及びダイオードＤ１のカソードに接続される。抵抗９の他方の端子及びダイオードＤ１のアノードは容量素子Ｃ１の一方の端子に接続される。容量素子Ｃ１の一方の端子はインバータＩＮＶ２の入力端子にも接続される。容量素子Ｃ１の他方の端子はグランドに接続される。

これと同様に、インバータＩＮＶ５は、入力端子がインバータＩＮＶ１に、また出力端子が抵抗１０の一方の端子及びダイオードＤ２のアノードに並列に接続される。抵抗１０の他方の端子及びダイオードＤ２のカソードは容量素子Ｃ２の一方の端子に接続される。容量素子Ｃ２の一方の端子はインバータＩＮＶ３の入力端子にも接続される。容量素子Ｃ２の他方の端子はグランドに接続される。

上記構成によれば、入力端子ＩＮにＨレベルの信号が印加されると、Ｎｃｈ−ＭＯＳＦＥＴ Ｎ７がオフした後、ダイオードＤ１、抵抗９、容量素子Ｃ１、及びインバータＩＮＶ２の動作により、所定時間遅れてＰｃｈ−ＭＯＳＦＥＴ Ｐ４がオンし、この時点でＮｃｈ−ＭＯＳＦＥＴ Ｎ３がオンとなる一方、入力端子ＩＮにＬレベルの信号が印加されると、Ｐｃｈ−ＭＯＳＦＥＴ Ｐ４がオフしてＮｃｈ−ＭＯＳＦＥＴ Ｎ３がオフした後、ダイオードＤ２、抵抗１０、容量素子Ｃ２、及びインバータＩＮＶ３の動作により、所定時間遅れてＮｃｈ−ＭＯＳＦＥＴ Ｎ７がオンとなり、これにより前述した実施例２と同様の効果を得ることができる。

以上説明したように、本発明は、直列に接続され且つ数百ボルトの電圧が印加されている電気自動車やハイブリッド車両等に搭載される数百個の蓄電池や燃料電池等の各電池セルの端子電圧を高精度に測定する電圧測定装置にも適用できる。

実施例１の電圧測定装置のシステム構成図である。 実施例１の電圧測定装置における電圧測定部の回路構成図である。 比較例の電圧測定装置における電圧測定部の回路構成図である。 実施例１の電圧測定部におけるＮｃｈ−ＭＯＳＦＥＴ Ｎ３の素子構造断面図である。 比較例の電圧測定部におけるＮｃｈ−ＭＯＳＦＥＴ Ｎ３の素子構造断面図である。 実施例２の電圧測定装置におけるオン・オフ駆動回路を備えた電圧測定部の回路構成図である。 図６に示すオン・オフ駆動回路内の各端子波形を説明する波形図である。 実施例２の電圧測定装置における他のオン・オフ駆動回路を備えた電圧測定部の回路構成図である。

符号の説明

１ 電池
２ 電圧測定部
３ 電圧変換部
４ 制御部
２１、２２ オン・オフ駆動回路

Claims (6)

1. 直列に接続された複数の電圧源を、少なくとも１つの電圧源からなる複数のブロックに分割し、ブロックの電圧を測定する電圧測定装置において、
   前記ブロックの一方の端子に接続される第１電圧入力端子に第１主電極が接続され且つ第１主電極に印加される電圧に基づき制御電極に印加される電圧に応じてオン／オフするＰ型の第１ＭＯＳＦＥＴと、前記ブロックの他方の端子に接続される第２電圧入力端子に第１主電極が接続され且つ第１主電極に印加される電圧に基づき制御電極に印加される電圧に応じてオン／オフするＰ型の第２ＭＯＳＦＥＴとを有する第１スイッチ群と、
   各ブロック毎に設けられ、前記Ｐ型の第１ＭＯＳＦＥＴの第２主電極と前記Ｐ型の第２ＭＯＳＦＥＴの第２主電極との間に接続された蓄電素子と、
   前記蓄電素子の一方の端子に第２主電極が接続され且つ第１主電極が第１電圧出力端子に接続され制御電極に入力された信号に応じてオン／オフする前記Ｐ型とは反対導電型となるＮ型の第１ＭＯＳＦＥＴと、前記蓄電素子の他方の端子に第２主電極が接続され且つ第１主電極が第２電圧出力端子に接続され制御電極に入力された信号に応じてオン／オフするＮ型の第２ＭＯＳＦＥＴとを有する第２スイッチ群と、
   前記Ｐ型の第１ＭＯＳＦＥＴの制御電極に第２主電極が接続され且つ制御電極に入力された信号に応じてオン／オフするＮ型の第３ＭＯＳＦＥＴと、前記Ｐ型の第２ＭＯＳＦＥＴの制御電極に第２主電極が接続され且つ制御電極に入力された信号に応じてオン／オフするＮ型の第４ＭＯＳＦＥＴとを有する第３スイッチ群と、
   前記第３スイッチ群をオンさせることにより前記第１スイッチ群をオンさせ、前記第３スイッチ群をオフさせることにより前記第１スイッチ群がオフしている期間に前記第２スイッチ群をオンさせる制御手段と、
   駆動電源端子と前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極との間に接続される第１の駆動スイッチと、前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極とその第１主電極との間に接続される第２の駆動スイッチとを有し、前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴをオンオフ駆動するオンオフ駆動信号形成手段とを備え、
   前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの第１主電極とそのバックゲート電極を接続したことを特徴とする電圧測定装置。
2. 前記オンオフ駆動信号形成手段は、前記第１の駆動スイッチと前記第２の駆動スイッチとが相互にオンするタイミングが重なることの無いように前記第１の駆動スイッチ及び前記第２の駆動スイッチに与える制御信号に遅延をかける遅延手段をさらに有することを特徴とする請求項１に記載の電圧測定装置。
3. 出力端子が前記オンオフ駆動信号形成手段の入力端子に接続される第１インバータと、
   前記第１インバータの入力端子に接続される制御信号入力端子とをさらに備え、
   前記第２スイッチ群のＮ型の第２ＭＯＳＦＥＴの制御電極は、前記制御信号入力端子に接続されることを特徴とする請求項２に記載の電圧測定装置。
4. 前記第１の駆動スイッチは、第１主電極が駆動電源端子に接続され、第２主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極に接続され、制御電極に入力された信号に応じてオン／オフするＰ型の第８ＭＯＳＦＥＴからなり、
   前記第２の駆動スイッチは、第１主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの第１主電極に接続され、第２主電極が前記第２スイッチ群のＮ型の第１ＭＯＳＦＥＴの制御電極に接続され、制御電極に入力された信号に応じてオン／オフするＮ型の第５ＭＯＳＦＥＴからなることを特徴とする請求項３に記載の電圧測定装置。
5. 前記遅延手段は、
   制御電極が前記第１インバータの出力端子に接続され、第１主電極が駆動電源端子に接続されるＰ型の第４ＭＯＳＦＥＴと、
   制御電極が前記第１インバータの出力端子に接続され、第１主電極がグランド端子に接続されるＮ型の第６ＭＯＳＦＥＴと、
   一方の端子が前記Ｐ型の第４ＭＯＳＦＥＴの第２主電極に接続され、他方の端子が前記Ｎ型の第６ＭＯＳＦＥＴの第２主電極に接続される第１抵抗素子と、
   一方の端子が前記Ｎ型の第６ＭＯＳＦＥＴの第２主電極及び前記抵抗素子の他方の端子に接続され、他方の端子が前記グランド端子に接続される第１容量素子と、
   入力端子が前記第１容量素子の一方の端子に接続され、出力端子が前記Ｐ型の第８ＭＯＳＦＥＴの制御端子に接続される第２インバータと、
   制御電極が前記第１インバータの出力端子に接続され、第１主電極が前記駆動電源端子に接続されるＰ型の第５ＭＯＳＦＥＴと、
   制御電極が前記第１インバータの出力端子に接続され、第１主電極が前記グランド端子に接続されるＮ型の第７ＭＯＳＦＥＴと、
   一方の端子が前記Ｐ型の第５ＭＯＳＦＥＴの第２主電極に接続され、他方の端子が前記Ｎ型の第７ＭＯＳＦＥＴの第２主電極に接続される第２抵抗素子と、
   一方の端子が前記Ｐ型の第５ＭＯＳＦＥＴの第２主電極及び前記抵抗素子の一方の端子に接続され、他方の端子が前記駆動電源端子に接続される第２容量素子と、
   入力端子が前記第２容量素子の一方の端子に接続され、出力端子が前記Ｎ型の第５ＭＯＳＦＥＴの制御端子に接続される第３インバータと、
   を備えることを特徴とする請求項４記載の電圧測定装置。
6. 前記遅延手段は、
   入力端子が前記第１インバータの出力端子に接続される第４インバータと、
   一方の端子が前記第４インバータの出力端子に接続される第１抵抗素子と、
   カソードが前記第４インバータの出力端子に接続される第１ダイオードと、
   一方の端子が前記第１抵抗素子の他方の端子及び前記第１ダイオードのアノードに接続され、他方の端子がグランド端子に接続される第１容量素子と、
   入力端子が前記第１容量素子の一方の端子に接続され、出力端子が前記Ｐ型の第８ＭＯＳＦＥＴの制御端子に接続される第２インバータと、
   入力端子が前記第１インバータの出力端子に接続される第５インバータと、
   一方の端子が前記第５インバータの出力端子に接続される第２抵抗素子と、
   アノードが前記第５インバータの出力端子に接続される第２ダイオードと、
   一方の端子が前記第１抵抗素子の他方の端子及び前記第２ダイオードのカソードに接続され、他方の端子が前記グランド端子に接続される第２容量素子と、
   入力端子が前記第２容量素子の一方の端子に接続され、出力端子が前記Ｎ型の第５ＭＯＳＦＥＴの制御端子に接続される第３インバータと、
   を備えることを特徴とする請求項４記載の電圧測定装置。

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