JPS61183832A - リレ−駆動回路 - Google Patents
リレ−駆動回路Info
- Publication number
- JPS61183832A JPS61183832A JP2178285A JP2178285A JPS61183832A JP S61183832 A JPS61183832 A JP S61183832A JP 2178285 A JP2178285 A JP 2178285A JP 2178285 A JP2178285 A JP 2178285A JP S61183832 A JPS61183832 A JP S61183832A
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- Japan
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- mosfet
- voltage
- relay
- capacitor
- circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電源投入時に、リレーのコイルを通電させ、
その後は、コイルに流れる電流をＭＯＳＦＥＴなどのス
イッチング素子を使ってスイッチングさせるチョッパ回
路により、リレーの励磁電流を必要最少限に抑えること
のできるリレー駆動回路に関する。
その後は、コイルに流れる電流をＭＯＳＦＥＴなどのス
イッチング素子を使ってスイッチングさせるチョッパ回
路により、リレーの励磁電流を必要最少限に抑えること
のできるリレー駆動回路に関する。
従来、この種のリレー駆動回路としては、第４図に示す
ような回路が知られている。
ような回路が知られている。
この回路では、ＭＯＳＦＥＴ （絶縁ゲート形電界効果
トランジスタ）４は、パルス発生部１０からのパルス信
号Ｓｔによりスイッチング動作される。このＭＯＳＦＥ
Ｔ ４が導通（ＯＮ）すると、ＭＯＳＦＥＴ ３は、補
助電源１１からダイオード９、抵抗８およびダイオード
５を介して供給されるゲートの電圧変化により導通され
る。その後、ＭＯＳＦＥＴ ４が非導通（ＯＦＦ）にな
ると、ＭＯＳＦＥＴ ３のゲート・ソース間に蓄積され
た電荷をトランジスタ６および抵抗７により放電させて
、ＭＯＳＦＥＴ３を非導通とさせている。なお、図中の
２Ａは、リレーのコイル２に並列接続させてコイル２に
生ずる逆起電力を吸収させるダイオード、さらに２３は
電源投入用のスイッチである。
トランジスタ）４は、パルス発生部１０からのパルス信
号Ｓｔによりスイッチング動作される。このＭＯＳＦＥ
Ｔ ４が導通（ＯＮ）すると、ＭＯＳＦＥＴ ３は、補
助電源１１からダイオード９、抵抗８およびダイオード
５を介して供給されるゲートの電圧変化により導通され
る。その後、ＭＯＳＦＥＴ ４が非導通（ＯＦＦ）にな
ると、ＭＯＳＦＥＴ ３のゲート・ソース間に蓄積され
た電荷をトランジスタ６および抵抗７により放電させて
、ＭＯＳＦＥＴ３を非導通とさせている。なお、図中の
２Ａは、リレーのコイル２に並列接続させてコイル２に
生ずる逆起電力を吸収させるダイオード、さらに２３は
電源投入用のスイッチである。
ところが、このようなリレー駆動回路は、ＭＯＳＦＥＴ
４が導通した瞬間には、ＭＯＳＦＥＴ３のドレイン・ソ
ース間に供給される電圧が電源１の全電圧゛ Ｅポルト
になるとともに、さらにＭＯＳＦＥＴ ４が非導通した
瞬間には、ＭＯＳＦＥＴ ４のドレイン番ソース間に供
給される電圧が電源１の全電圧Ｅポルトになる。従って
、 ＭＯＳＦＥＴ３および４の耐電圧は、いずれも電源
ｌの全電圧Ｅポルト以上の耐電圧が必要になるという欠
点があった。
４が導通した瞬間には、ＭＯＳＦＥＴ３のドレイン・ソ
ース間に供給される電圧が電源１の全電圧゛ Ｅポルト
になるとともに、さらにＭＯＳＦＥＴ ４が非導通した
瞬間には、ＭＯＳＦＥＴ ４のドレイン番ソース間に供
給される電圧が電源１の全電圧Ｅポルトになる。従って
、 ＭＯＳＦＥＴ３および４の耐電圧は、いずれも電源
ｌの全電圧Ｅポルト以上の耐電圧が必要になるという欠
点があった。
そこで、本発明の目的は、上述の欠点を除去し、ＭＯＳ
ＦＥＴ等のスイッチング素子に供給する電圧をコンデン
サで分圧させた電圧に抑制するとともに、電源投入時に
そのコンデンサに流れる充電電流によりリレーの接点を
吸引させるようにし、スイッチング素子の耐電圧の低減
化を図ったリレー駆動回路を提供することにある。
ＦＥＴ等のスイッチング素子に供給する電圧をコンデン
サで分圧させた電圧に抑制するとともに、電源投入時に
そのコンデンサに流れる充電電流によりリレーの接点を
吸引させるようにし、スイッチング素子の耐電圧の低減
化を図ったリレー駆動回路を提供することにある。
かかる目的を達成するために１本発明では、直列に接続
された複数のスイッチング素子を有し。
された複数のスイッチング素子を有し。
該複数のスイッチング素子によってリレーを駆動するリ
レー駆動手段と、前記複数のスイッチング素子のうちの
ひとつのスイッチング素子を開閉動作させる第１開閉手
段と、前記複数のスイッチング素子のうちの残余のスイ
ッチング素子の開閉を、前記第１開閉手段の開閉動作に
関連させて行なう第２開閉手段とを有するリレー駆動回
路において、前記複数の各スイッチング素子と並列にコ
ンデンサを含むスナバ回路を接続させたことを特徴とす
る。
レー駆動手段と、前記複数のスイッチング素子のうちの
ひとつのスイッチング素子を開閉動作させる第１開閉手
段と、前記複数のスイッチング素子のうちの残余のスイ
ッチング素子の開閉を、前記第１開閉手段の開閉動作に
関連させて行なう第２開閉手段とを有するリレー駆動回
路において、前記複数の各スイッチング素子と並列にコ
ンデンサを含むスナバ回路を接続させたことを特徴とす
る。
従って、本発明は、ＭＯＳＦＥＴのような複数の各スイ
ッチング素子に対してダイオード、コンデンサおよび抵
抗から成るスナバ回路を並列接続することにより、各ス
イッチング素子に印加される電圧を、常にその各スナバ
回路により電源電圧を分圧させた電圧に抑制するように
したものである。さらに本発明は、そのスナバ回路のコ
ンデンサに流れる充電電流により、リレーのコイルを動
作させるようにしたものである。
ッチング素子に対してダイオード、コンデンサおよび抵
抗から成るスナバ回路を並列接続することにより、各ス
イッチング素子に印加される電圧を、常にその各スナバ
回路により電源電圧を分圧させた電圧に抑制するように
したものである。さらに本発明は、そのスナバ回路のコ
ンデンサに流れる充電電流により、リレーのコイルを動
作させるようにしたものである。
以下、図面を参照して本発明の詳細な説明する。
第１図は本発明の実施例を示し、ここで、第４図と同様
の部分については同一符号を付してその詳細な説明を省
略する。
の部分については同一符号を付してその詳細な説明を省
略する。
第１図では、リレーのコイル２を通電してリレーを駆動
させる第１のスイッチング素子であるＭＯＳＦＥＴ ４
および第２のスイッチング素子であるＭＯＳＦＥＴ ３
を有する。そして第１のスイッチング素子であるＭＯＳ
ＦＥＴ ４には、コンデンサ１５および抵抗１８を並列
接続するとともにこれとダイオード１７とを直列接続し
たいわゆる第１のスナバ回路を並列接続する。さらに、
ＭＯＳＦＥＴ３には、コンデンサ１３および抵抗１４
を並列接続するとともにこれとダイオード１２とを直列
接続したいわゆる第２のスナバ回路を並列接続する。
させる第１のスイッチング素子であるＭＯＳＦＥＴ ４
および第２のスイッチング素子であるＭＯＳＦＥＴ ３
を有する。そして第１のスイッチング素子であるＭＯＳ
ＦＥＴ ４には、コンデンサ１５および抵抗１８を並列
接続するとともにこれとダイオード１７とを直列接続し
たいわゆる第１のスナバ回路を並列接続する。さらに、
ＭＯＳＦＥＴ３には、コンデンサ１３および抵抗１４
を並列接続するとともにこれとダイオード１２とを直列
接続したいわゆる第２のスナバ回路を並列接続する。
さらに詳述すると、コンデンサ１５は、スイッチ２３を
閉じたときに、２個のＭＯＳＦＥＴ ３および４のドレ
イン・ソース間の各電圧をバランスさせるためのもので
ある。さらに抵抗１４および１Ｂは、２個のＭＯＳＦＥ
Ｔ ３および４が非導通のときにドレイン・ソース間の
電圧をバランスさせるとともに、スイッチ２３を開いた
ときのコンデンサ１３および１５の各電荷を放電させる
ためのものである。
閉じたときに、２個のＭＯＳＦＥＴ ３および４のドレ
イン・ソース間の各電圧をバランスさせるためのもので
ある。さらに抵抗１４および１Ｂは、２個のＭＯＳＦＥ
Ｔ ３および４が非導通のときにドレイン・ソース間の
電圧をバランスさせるとともに、スイッチ２３を開いた
ときのコンデンサ１３および１５の各電荷を放電させる
ためのものである。
次に第１図に示した回路の動作の一例を第２図を参照し
て説明する。
て説明する。
まず、スイッチ２３を投入すると、その瞬間にコンデン
サ１３およびコンデンサ１５とに電源１から供給される
充電電流によって、リレーのコイル２が導通するので、
そのリレー接点が吸引される。その後、ダイオード１２
と抵抗１４およびダイオード１７と抵抗１６によって、
コンデンサ１３およびコンデンサ１５に印加される電圧
が電源１の電圧Ｅの半分に分圧され、コンデンサ１３お
よびコンデンサ１５がそれぞれ充電される。
サ１３およびコンデンサ１５とに電源１から供給される
充電電流によって、リレーのコイル２が導通するので、
そのリレー接点が吸引される。その後、ダイオード１２
と抵抗１４およびダイオード１７と抵抗１６によって、
コンデンサ１３およびコンデンサ１５に印加される電圧
が電源１の電圧Ｅの半分に分圧され、コンデンサ１３お
よびコンデンサ１５がそれぞれ充電される。
ここで、パルス発生部ｌＯから）ＩＩＯｓＦＥＴ ４の
ゲートに、第２図の（Ａ）に示すようなパルス信号Ｓ１
が供給されると、ＭＯＳＦＥＴ ４が導通するので、ｌ
ｌｌ０９ＦＥＴ４のドレインの電位およびＭＯＳＦＥＴ
３のソースの電位は、零電位に下がろうとする（第２
図の（Ｂ）参照）、このとき、ＭＯＳＦＥＴ ３のドレ
イン・ソース間に印加される電圧は、コイル２およびＭ
ＯＳＦＥＴ ４を通してコンデンサ１３に充電される時
定数により、電源１の全電圧ＥがＭＯＳＦＥＴ ３のド
レイン・ソース間に印加されないように、コンデンサ１
３の容量があらかじめ定められている。また、ダイオー
ド９、抵抗８およびダイオード５を介して補助電源１１
の電圧ＶがＭＯＳＦＥＴ ３のゲートに印加されている
ので、 ＭＯＳＦＥＴ３のソースの電圧が零電位に近づ
いていき、ＭＯＳＦＥＴ ３のゲート・ソース間の電圧
がスレッショルド電圧ｖｔｈ以上になると、ＭＯＳＦＥ
Ｔ ３が導通する。
ゲートに、第２図の（Ａ）に示すようなパルス信号Ｓ１
が供給されると、ＭＯＳＦＥＴ ４が導通するので、ｌ
ｌｌ０９ＦＥＴ４のドレインの電位およびＭＯＳＦＥＴ
３のソースの電位は、零電位に下がろうとする（第２
図の（Ｂ）参照）、このとき、ＭＯＳＦＥＴ ３のドレ
イン・ソース間に印加される電圧は、コイル２およびＭ
ＯＳＦＥＴ ４を通してコンデンサ１３に充電される時
定数により、電源１の全電圧ＥがＭＯＳＦＥＴ ３のド
レイン・ソース間に印加されないように、コンデンサ１
３の容量があらかじめ定められている。また、ダイオー
ド９、抵抗８およびダイオード５を介して補助電源１１
の電圧ＶがＭＯＳＦＥＴ ３のゲートに印加されている
ので、 ＭＯＳＦＥＴ３のソースの電圧が零電位に近づ
いていき、ＭＯＳＦＥＴ ３のゲート・ソース間の電圧
がスレッショルド電圧ｖｔｈ以上になると、ＭＯＳＦＥ
Ｔ ３が導通する。
ここで、第２図の（Ｂ）において、（ＩＬｌｉＭＯＳＦ
ＥＴ ３のドレインの電位を示し、さらに（ＩＩ ）は
ＭＯＳＦＥＴ ４のドレインの電位を示すものとする。
ＥＴ ３のドレインの電位を示し、さらに（ＩＩ ）は
ＭＯＳＦＥＴ ４のドレインの電位を示すものとする。
次に、第２図の（Ａ）に示すようにＭＯＳＦＥＴ ４の
ゲートに供膣されているパルス信号Ｓｔが零レベルにな
ると、ＭＯＳＦＥＴ ４は非導通となるので、ＭＯＳＦ
ＥＴ ３のソースの電位が上昇してＭＯＳＦＥＴ ３の
ゲート回路のダイオード９が逆バイアスされることにな
る。その結果、ＭＯＳＦＥＴ ３のゲート参ソース間に
充電されていた電荷によってトランジスタ６が導通して
その電荷が放電されるので、ＭＯＳＦＥＴ ３は非導通
となる。
ゲートに供膣されているパルス信号Ｓｔが零レベルにな
ると、ＭＯＳＦＥＴ ４は非導通となるので、ＭＯＳＦ
ＥＴ ３のソースの電位が上昇してＭＯＳＦＥＴ ３の
ゲート回路のダイオード９が逆バイアスされることにな
る。その結果、ＭＯＳＦＥＴ ３のゲート参ソース間に
充電されていた電荷によってトランジスタ６が導通して
その電荷が放電されるので、ＭＯＳＦＥＴ ３は非導通
となる。
以上の各動作は、パルス発生部１０から供給されるパル
ス信号Ｓ１がＭＯＳＦＥＴ ４に供給されるたびに繰り
返えされる。
ス信号Ｓ１がＭＯＳＦＥＴ ４に供給されるたびに繰り
返えされる。
第３図は、本発明の他の実施例を示し、ここで、第２図
と同様の部分については同一符号を付してその詳細な説
明は省略する。
と同様の部分については同一符号を付してその詳細な説
明は省略する。
第３図の回路では、ＭＯＳＦＥＴ ３および４にそれぞ
れ印加される電圧を電源１の電圧Ｅの１／３にするため
に、さらにスイッチング素子としてＭＯＳＦＥＴ２ ＋
を追加するとともに、このＭＯＳＦＥＴ２１には、コン
デンサ１９および抵抗２０を並列接続するとともにこれ
とダイオード１８とを直列接続したいわゆるスナバ回路
を並列接続する。さらに、ＭＯＳＦＥＴ２１をスイッチ
ングするために、そのゲートに補助電源１１をダイオー
ド２８、抵抗２７およびダイオード２４を介してそのゲ
ートに接続するとともに、そのゲート・ソース間に抵抗
２６を接続したトランジスタ２５を接続する。このよう
な構成により、それぞれのＭＯＳＦＥＴ４ 、３および
２１に印加される電圧を電源電圧Ｅの１／３にすること
ができる。
れ印加される電圧を電源１の電圧Ｅの１／３にするため
に、さらにスイッチング素子としてＭＯＳＦＥＴ２ ＋
を追加するとともに、このＭＯＳＦＥＴ２１には、コン
デンサ１９および抵抗２０を並列接続するとともにこれ
とダイオード１８とを直列接続したいわゆるスナバ回路
を並列接続する。さらに、ＭＯＳＦＥＴ２１をスイッチ
ングするために、そのゲートに補助電源１１をダイオー
ド２８、抵抗２７およびダイオード２４を介してそのゲ
ートに接続するとともに、そのゲート・ソース間に抵抗
２６を接続したトランジスタ２５を接続する。このよう
な構成により、それぞれのＭＯＳＦＥＴ４ 、３および
２１に印加される電圧を電源電圧Ｅの１／３にすること
ができる。
以上説明したように、本発明によれば、ダイオード、コ
ンデンサおよび抵抗からなるいわゆるスナバ回路をＭＯ
ＳＦＥＴなどからなる複数のスイッチング素子の出力端
に挿入するようにしたので、各スイッチング素子に印加
される電圧をスナバ回路によって電源電圧を分圧させた
電圧に抑制でき。
ンデンサおよび抵抗からなるいわゆるスナバ回路をＭＯ
ＳＦＥＴなどからなる複数のスイッチング素子の出力端
に挿入するようにしたので、各スイッチング素子に印加
される電圧をスナバ回路によって電源電圧を分圧させた
電圧に抑制でき。
もって、各スイッチング素子の耐電圧の低減化を図るこ
とができる。
とができる。
さらに本発明では、コイルおよび各スナバ回路に含まれ
るコンデンサの充電時定数を充分大きく選定することに
より、電源投入時にその各コンデンサに流れる充電電流
によりリレーのコイルを通電させてそのコイルの接点を
吸引させることができるので、きわめて有効である。
るコンデンサの充電時定数を充分大きく選定することに
より、電源投入時にその各コンデンサに流れる充電電流
によりリレーのコイルを通電させてそのコイルの接点を
吸引させることができるので、きわめて有効である。
第１図は本発明の実施例の回路図、
第２図は第１図で示した回路の各部の波形の一例を示す
線図、 第３図は本発明の他の実施例の回路図。 第４図は従来回路の一例を示す回路図である。 １・・・電源、 ２・・・リレーのコイル、 ３、４．２１・・・ＭＯＳＦＥＴ、 ２Ａ、５，９，１２．１７．１８，２４．２８・・・ダ
イオード、８．２５・・・トランジスタ、 ？、８，１４．１Ｂ、２０．２８．２７・・・抵抗。 １０・・・パルス発生部、 １１・・・補助電源。 １３．１５．１９・・・コンデンサ。 第２図
線図、 第３図は本発明の他の実施例の回路図。 第４図は従来回路の一例を示す回路図である。 １・・・電源、 ２・・・リレーのコイル、 ３、４．２１・・・ＭＯＳＦＥＴ、 ２Ａ、５，９，１２．１７．１８，２４．２８・・・ダ
イオード、８．２５・・・トランジスタ、 ？、８，１４．１Ｂ、２０．２８．２７・・・抵抗。 １０・・・パルス発生部、 １１・・・補助電源。 １３．１５．１９・・・コンデンサ。 第２図
Claims (1)
- 【特許請求の範囲】 １）直列に接続された複数のスイッチング素子を有し、
該複数のスイッチング素子によってリレーを駆動するリ
レー駆動手段と、前記複数のスイッチング素子のうちの
ひとつのスイッチング素子を開閉動作させる第１開閉手
段と、前記複数のスイッチング素子のうちの残余のスイ
ッチング素子の開閉を、前記第１開閉手段の開閉動作に
関連させて行なう第２開閉手段とを有するリレー駆動回
路において、 前記複数の各スイッチング素子と並列にコンデンサを含
むスナバ回路を接続したことを特徴とするリレー駆動回
路。 ２）特許請求の範囲第１項記載のリレー駆動回路におい
て、前記スナバ回路は、前記コンデンサと並列に接続さ
れた抵抗を有し、その並列接続にダイオードを直列接続
したことを特徴とするリレー駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178285A JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178285A JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183832A true JPS61183832A (ja) | 1986-08-16 |
| JPH043618B2 JPH043618B2 (ja) | 1992-01-23 |
Family
ID=12064628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178285A Granted JPS61183832A (ja) | 1985-02-08 | 1985-02-08 | リレ−駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61183832A (ja) |
-
1985
- 1985-02-08 JP JP2178285A patent/JPS61183832A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043618B2 (ja) | 1992-01-23 |
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