JP2002111463A - Ｆｅｔの駆動回路およびスイッチング装置 - Google Patents
Ｆｅｔの駆動回路およびスイッチング装置Info
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- JP2002111463A JP2002111463A JP2000304808A JP2000304808A JP2002111463A JP 2002111463 A JP2002111463 A JP 2002111463A JP 2000304808 A JP2000304808 A JP 2000304808A JP 2000304808 A JP2000304808 A JP 2000304808A JP 2002111463 A JP2002111463 A JP 2002111463A
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Abstract
(57)【要約】
【課題】 ＡＣ特性を低下させずに、ＦＥＴの駆動電圧
を高めることができるＦＥＴの駆動回路を提供する。 【解決手段】ゲート電極Ｇおよびソース電極Ｓを接続す
るバイパス回路３として、第１の抵抗Ｒ１と、この第１
の抵抗Ｒ１に対してダイオードＤ１と第２の抵抗Ｒ３と
の直列体６を並列に接続した駆動回路２を提供する。バ
イパス回路３はトランジスタ７がオンのときはインピー
ダンスが大きく、オフのときはインピーダンスが小さ
い。したがって、オン時にはトランジスタ７に高電位の
駆動電圧を印加でき、トランジスタ７のオン抵抗を下げ
て損失を少なくできる。また、オフ時にはゲート−ソー
ス間に蓄積された電荷を短時間で放電でき、スイッチン
グ装置１のＡＣ特性を上げることができる。
を高めることができるＦＥＴの駆動回路を提供する。 【解決手段】ゲート電極Ｇおよびソース電極Ｓを接続す
るバイパス回路３として、第１の抵抗Ｒ１と、この第１
の抵抗Ｒ１に対してダイオードＤ１と第２の抵抗Ｒ３と
の直列体６を並列に接続した駆動回路２を提供する。バ
イパス回路３はトランジスタ７がオンのときはインピー
ダンスが大きく、オフのときはインピーダンスが小さ
い。したがって、オン時にはトランジスタ７に高電位の
駆動電圧を印加でき、トランジスタ７のオン抵抗を下げ
て損失を少なくできる。また、オフ時にはゲート−ソー
ス間に蓄積された電荷を短時間で放電でき、スイッチン
グ装置１のＡＣ特性を上げることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ）を駆動するための駆動回路に関するもの
である。
スタ（ＦＥＴ）を駆動するための駆動回路に関するもの
である。
【０００２】
【従来の技術】ＦＥＴを駆動するための駆動回路とし
て、パルストランスを用いて、ＦＥＴとこのＦＥＴを駆
動する側を電気的に絶縁したものが知られている。図４
にこのようなＦＥＴの駆動回路の概略を示してある。こ
の図に示すＦＥＴの駆動回路１０は、一次側に駆動パル
スが入力され、二次側がＦＥＴ７のゲート電極Ｇおよび
ソース電極Ｓにそれぞれ接続可能に構成されたパルスト
ランス４を有している。このパルストランス４は、一次
巻線の入力端Ｐ１およびＰ２の間にパルス状の駆動電圧
Ｖ１が入力されると、この駆動電圧Ｖ１に応じた所望の
電圧Ｖ２のパルス信号を二次巻線の出力端Ｐ３およびＰ
４の間に誘起させるものであり、出力端Ｐ３およびＰ４
をＦＥＴ７のゲート電極Ｇおよびソース電極Ｓに接続す
ることにより、ＦＥＴ７を所望の電圧Ｖｇｓで駆動でき
る。また、パルストランス４の入力側にはＤＣカット用
のコンデンサＣ２が接続され、電源電位Ｖｃｃを供給す
る駆動スイッチＳ１と、トランスＴ１の入力側を短絡す
る駆動スイッチＳ２とを接続することによりパルス信号
を入力できるようになっている。
て、パルストランスを用いて、ＦＥＴとこのＦＥＴを駆
動する側を電気的に絶縁したものが知られている。図４
にこのようなＦＥＴの駆動回路の概略を示してある。こ
の図に示すＦＥＴの駆動回路１０は、一次側に駆動パル
スが入力され、二次側がＦＥＴ７のゲート電極Ｇおよび
ソース電極Ｓにそれぞれ接続可能に構成されたパルスト
ランス４を有している。このパルストランス４は、一次
巻線の入力端Ｐ１およびＰ２の間にパルス状の駆動電圧
Ｖ１が入力されると、この駆動電圧Ｖ１に応じた所望の
電圧Ｖ２のパルス信号を二次巻線の出力端Ｐ３およびＰ
４の間に誘起させるものであり、出力端Ｐ３およびＰ４
をＦＥＴ７のゲート電極Ｇおよびソース電極Ｓに接続す
ることにより、ＦＥＴ７を所望の電圧Ｖｇｓで駆動でき
る。また、パルストランス４の入力側にはＤＣカット用
のコンデンサＣ２が接続され、電源電位Ｖｃｃを供給す
る駆動スイッチＳ１と、トランスＴ１の入力側を短絡す
る駆動スイッチＳ２とを接続することによりパルス信号
を入力できるようになっている。
【０００３】また、ＦＥＴの駆動回路１０は、パルスト
ランス４の出力側にＤＣカット用のコンデンサＣ１と抵
抗Ｒ２とを有し、さらに、ＦＥＴ７のゲート電極Ｇおよ
びソース電極Ｓとの間に所定のインピーダンスを付加す
る抵抗Ｒ１を有している。このようなＦＥＴの駆動回路
１０では、駆動スイッチＳ１、Ｓ２を交互にオンオフさ
せることにより、駆動トランスＴ１の二次巻線の出力端
Ｐ３、Ｐ４に正負のパルス状の電圧Ｖ２を誘起でき、Ｆ
ＥＴ７のゲート電極Ｇとソース電極Ｓとの間に駆動電圧
Ｖｇｓを印加できる。したがって、ＦＥＴ７がオンオフ
する。
ランス４の出力側にＤＣカット用のコンデンサＣ１と抵
抗Ｒ２とを有し、さらに、ＦＥＴ７のゲート電極Ｇおよ
びソース電極Ｓとの間に所定のインピーダンスを付加す
る抵抗Ｒ１を有している。このようなＦＥＴの駆動回路
１０では、駆動スイッチＳ１、Ｓ２を交互にオンオフさ
せることにより、駆動トランスＴ１の二次巻線の出力端
Ｐ３、Ｐ４に正負のパルス状の電圧Ｖ２を誘起でき、Ｆ
ＥＴ７のゲート電極Ｇとソース電極Ｓとの間に駆動電圧
Ｖｇｓを印加できる。したがって、ＦＥＴ７がオンオフ
する。
【０００４】このようなＦＥＴの駆動回路１０の特性を
向上するための技術は既にいくつか開示されている。た
とえば、ＦＥＴ７がオフからオンにターン（ターンオ
ン）する時間に対し、オンからオフにターンする（ター
ンオフ）時間が、ゲート電極Ｇとソース電極Ｓとの間の
寄生容量に蓄積された電荷を放電することに起因して長
くなる。このターンオフ時間を短くすることが特開平７
−２５０４６７号公報に開示されている。この公開公報
に開示されたパルストランスを用いたＦＥＴの駆動回路
では、ＦＥＴのゲート電極Ｇおよびソース電極Ｓを接続
する抵抗に対し、ダイオードとコイルを直列に接続した
回路が並列に接続されている。そして、この構成によっ
て、ターンオフ時の電流をコイルに引き込んで、ＦＥＴ
のスイッチング時間を速め、ＦＥＴのスイッチングロス
の低減を図っている。
向上するための技術は既にいくつか開示されている。た
とえば、ＦＥＴ７がオフからオンにターン（ターンオ
ン）する時間に対し、オンからオフにターンする（ター
ンオフ）時間が、ゲート電極Ｇとソース電極Ｓとの間の
寄生容量に蓄積された電荷を放電することに起因して長
くなる。このターンオフ時間を短くすることが特開平７
−２５０４６７号公報に開示されている。この公開公報
に開示されたパルストランスを用いたＦＥＴの駆動回路
では、ＦＥＴのゲート電極Ｇおよびソース電極Ｓを接続
する抵抗に対し、ダイオードとコイルを直列に接続した
回路が並列に接続されている。そして、この構成によっ
て、ターンオフ時の電流をコイルに引き込んで、ＦＥＴ
のスイッチング時間を速め、ＦＥＴのスイッチングロス
の低減を図っている。
【０００５】
【発明が解決しようとする課題】一方、図４に示したＦ
ＥＴの駆動回路１０において、ＦＥＴ７のオン時間が長
くなるように駆動スイッチＳ１およびＳ２を操作する
と、ＦＥＴで発生する損失が大きくなるという問題があ
る。すなわち、図５（Ａ）に示すように、ＦＥＴ７のオ
ン時間が短い場合は、ＦＥＴ７に印加される駆動電圧Ｖ
ｇｓが高いのに対し、図５（Ｂ）に示すように、オン時
間が長くなると、駆動電圧Ｖｇｓは低下してしまう。ゲ
ート電極Ｇにかかる駆動電圧Ｖｇｓが低下すると、ＦＥ
Ｔ７のオン抵抗は高くなる。したがって、オン時間が長
いと、オン時のＦＥＴ７における損失が増大することに
なる。
ＥＴの駆動回路１０において、ＦＥＴ７のオン時間が長
くなるように駆動スイッチＳ１およびＳ２を操作する
と、ＦＥＴで発生する損失が大きくなるという問題があ
る。すなわち、図５（Ａ）に示すように、ＦＥＴ７のオ
ン時間が短い場合は、ＦＥＴ７に印加される駆動電圧Ｖ
ｇｓが高いのに対し、図５（Ｂ）に示すように、オン時
間が長くなると、駆動電圧Ｖｇｓは低下してしまう。ゲ
ート電極Ｇにかかる駆動電圧Ｖｇｓが低下すると、ＦＥ
Ｔ７のオン抵抗は高くなる。したがって、オン時間が長
いと、オン時のＦＥＴ７における損失が増大することに
なる。
【０００６】この損失を少なくするには、ＦＥＴ７の駆
動電圧Ｖｇｓを高くすれば良く、ゲート電極Ｇおよびソ
ース電極Ｓを接続する抵抗Ｒ１を高抵抗のものに変更す
ることが考えられる。しかしながら、抵抗Ｒ１を高抵抗
にすると、インピーダンスが大きくなり、ゲート電極Ｇ
とソース電極Ｓの間の寄生容量に蓄積された電荷を放電
するのに必要な時間が長くなり、ＦＥＴ７と駆動回路１
０で動かすスイッチング装置のＡＣ特性が低下してしま
う。
動電圧Ｖｇｓを高くすれば良く、ゲート電極Ｇおよびソ
ース電極Ｓを接続する抵抗Ｒ１を高抵抗のものに変更す
ることが考えられる。しかしながら、抵抗Ｒ１を高抵抗
にすると、インピーダンスが大きくなり、ゲート電極Ｇ
とソース電極Ｓの間の寄生容量に蓄積された電荷を放電
するのに必要な時間が長くなり、ＦＥＴ７と駆動回路１
０で動かすスイッチング装置のＡＣ特性が低下してしま
う。
【０００７】そこで、本発明においては、スイッチング
装置のＡＣ特性を低下させずに、オン時間が長いときで
もＦＥＴの駆動電圧を高めることができ、ＦＥＴで発生
する損失を少なくできる駆動回路、およびこの駆動回路
とＦＥＴとを組み合わせたスイッチング装置を提供する
ことを目的としている。
装置のＡＣ特性を低下させずに、オン時間が長いときで
もＦＥＴの駆動電圧を高めることができ、ＦＥＴで発生
する損失を少なくできる駆動回路、およびこの駆動回路
とＦＥＴとを組み合わせたスイッチング装置を提供する
ことを目的としている。
【０００８】
【課題を解決するための手段】このため、本発明におい
ては、ＦＥＴがオンのときのインピーダンスが高く、オ
フのときはインピーダンスが低いバイパス回路により、
ＦＥＴのゲート電極およびソース電極を接続するように
している。
ては、ＦＥＴがオンのときのインピーダンスが高く、オ
フのときはインピーダンスが低いバイパス回路により、
ＦＥＴのゲート電極およびソース電極を接続するように
している。
【０００９】すなわち、本発明のＦＥＴの駆動回路は、
一次側に駆動パルスが入力され、二次側がＦＥＴのゲー
ト電極およびソース電極にそれぞれ接続可能に構成され
たパルストランスを備えたＦＥＴの駆動回路において、
ＦＥＴのゲート電極とＦＥＴのソース電極との間に、Ｆ
ＥＴがオンのときにインピーダンスが高く、オフのとき
にインピーダンスが低いバイパス回路を接続したことを
特徴としている。
一次側に駆動パルスが入力され、二次側がＦＥＴのゲー
ト電極およびソース電極にそれぞれ接続可能に構成され
たパルストランスを備えたＦＥＴの駆動回路において、
ＦＥＴのゲート電極とＦＥＴのソース電極との間に、Ｆ
ＥＴがオンのときにインピーダンスが高く、オフのとき
にインピーダンスが低いバイパス回路を接続したことを
特徴としている。
【００１０】本発明のＦＥＴの駆動回路では、ＦＥＴが
オンのときは、ゲート電極およびソース電極を接続する
バイパス回路のインピーダンスが高いので、ゲート電極
およびソース電極に高電位の駆動電圧を印加できる。し
たがって、ＦＥＴのオン抵抗を下げることができ、オン
時間が長くてもＦＥＴで発生する損失を少なくできる。
また、ＦＥＴがオフのときは、バイパス回路のインピー
ダンスが低いので、ゲート電極とソース電極の間の寄生
容量に蓄積された電荷を短時間で放電でき、ＦＥＴと駆
動回路を組み合わせたスイッチング装置のＡＣ特性が低
下してしまうことを防ぐことができる。
オンのときは、ゲート電極およびソース電極を接続する
バイパス回路のインピーダンスが高いので、ゲート電極
およびソース電極に高電位の駆動電圧を印加できる。し
たがって、ＦＥＴのオン抵抗を下げることができ、オン
時間が長くてもＦＥＴで発生する損失を少なくできる。
また、ＦＥＴがオフのときは、バイパス回路のインピー
ダンスが低いので、ゲート電極とソース電極の間の寄生
容量に蓄積された電荷を短時間で放電でき、ＦＥＴと駆
動回路を組み合わせたスイッチング装置のＡＣ特性が低
下してしまうことを防ぐことができる。
【００１１】バイパス回路としては、第１の抵抗と、Ｆ
ＥＴがオフのときに電流を流す一方向性素子と第２の抵
抗との直列体とが、ＦＥＴのゲート電極とＦＥＴのソー
ス電極との間に並列に接続されたものとすることが望ま
しい。このようなバイパス回路にすれば、ゲート電極お
よびソース電極は、ＦＥＴがオンのときには第１の抵抗
のみで接続されるのでインピーダンスを高くでき、オフ
のときには第１および第２の抵抗が並列に接続されるの
でインピーダンスを低くできる。そして、第２の抵抗と
一方向性素子との直列体により、ＦＥＴのオンオフ時の
バイパス回路のインピーダンスを電流の向きにより自動
的に変えることができる。
ＥＴがオフのときに電流を流す一方向性素子と第２の抵
抗との直列体とが、ＦＥＴのゲート電極とＦＥＴのソー
ス電極との間に並列に接続されたものとすることが望ま
しい。このようなバイパス回路にすれば、ゲート電極お
よびソース電極は、ＦＥＴがオンのときには第１の抵抗
のみで接続されるのでインピーダンスを高くでき、オフ
のときには第１および第２の抵抗が並列に接続されるの
でインピーダンスを低くできる。そして、第２の抵抗と
一方向性素子との直列体により、ＦＥＴのオンオフ時の
バイパス回路のインピーダンスを電流の向きにより自動
的に変えることができる。
【００１２】このようなバイパス回路の一方向性素子と
して、前後の電圧で制御されるＦＥＴなどを用いること
が可能であるが、最も簡単な素子はダイオードであり、
ＦＥＴがオンのときにインピーダンスが高く、オフのと
きにインピーダンスが低くなるバイパス回路をシンプル
で低コストのものにできる。
して、前後の電圧で制御されるＦＥＴなどを用いること
が可能であるが、最も簡単な素子はダイオードであり、
ＦＥＴがオンのときにインピーダンスが高く、オフのと
きにインピーダンスが低くなるバイパス回路をシンプル
で低コストのものにできる。
【００１３】本発明のＦＥＴの駆動回路は、ＦＥＴと組
み合わせたスイッチング装置として提供でき、フォワー
ドコンバータ方式、フライバック方式などのスイッチン
グ電源装置、インバータ、モータの駆動回路に組み込ん
で使用することが可能である。
み合わせたスイッチング装置として提供でき、フォワー
ドコンバータ方式、フライバック方式などのスイッチン
グ電源装置、インバータ、モータの駆動回路に組み込ん
で使用することが可能である。
【００１４】
【発明の実施の形態】以下に図面を参照して本発明の実
施の形態を説明する。図１には本発明のスイッチング装
置の概略構成を示してある。このスイッチング装置１
は、Ｎチャンネル型のＦＥＴ７と、このＦＥＴ７の駆動
回路２を有している。本例のＦＥＴの駆動回路２は、一
次側に駆動パルスが入力され、二次側がＦＥＴ７のゲー
ト電極Ｇおよびソース電極Ｓにそれぞれ接続可能に構成
されたパルストランス４を有している。このパルストラ
ンス４の構成など、先に図４に示したＦＥＴの駆動回路
１０と共通する部分については同一の符号を付してあ
る。
施の形態を説明する。図１には本発明のスイッチング装
置の概略構成を示してある。このスイッチング装置１
は、Ｎチャンネル型のＦＥＴ７と、このＦＥＴ７の駆動
回路２を有している。本例のＦＥＴの駆動回路２は、一
次側に駆動パルスが入力され、二次側がＦＥＴ７のゲー
ト電極Ｇおよびソース電極Ｓにそれぞれ接続可能に構成
されたパルストランス４を有している。このパルストラ
ンス４の構成など、先に図４に示したＦＥＴの駆動回路
１０と共通する部分については同一の符号を付してあ
る。
【００１５】本例のＦＥＴの駆動回路２は、さらに、Ｆ
ＥＴ７のゲート電極Ｇとソース電極Ｓとの間に接続され
たバイパス回路３を有している。バイパス回路３は、Ｆ
ＥＴ７のゲート電極Ｇおよびソース電極Ｓを接続する第
１の抵抗Ｒ１と、この第１の抵抗Ｒ１と並列に接続され
た直列体６を備えている。直列体６は一方向性素子であ
るダイオードＤ１と第２の抵抗Ｒ３とを備えている。ダ
イオードＤ１は、そのカソードがＦＥＴ７のゲート電極
Ｇに接続され、そのアノードが第２の抵抗Ｒ３に接続さ
れている。したがって、ゲート電極Ｇがソース電極Ｓよ
り高電位でＦＥＴ７がオンのときは第１の抵抗Ｒ１のみ
に電流が流れ、ゲート電極Ｇがソース電極Ｓより低電位
でＦＥＴ７がオフのときは第１の抵抗Ｒ１および第２の
抵抗Ｒ３に電流が流れる。
ＥＴ７のゲート電極Ｇとソース電極Ｓとの間に接続され
たバイパス回路３を有している。バイパス回路３は、Ｆ
ＥＴ７のゲート電極Ｇおよびソース電極Ｓを接続する第
１の抵抗Ｒ１と、この第１の抵抗Ｒ１と並列に接続され
た直列体６を備えている。直列体６は一方向性素子であ
るダイオードＤ１と第２の抵抗Ｒ３とを備えている。ダ
イオードＤ１は、そのカソードがＦＥＴ７のゲート電極
Ｇに接続され、そのアノードが第２の抵抗Ｒ３に接続さ
れている。したがって、ゲート電極Ｇがソース電極Ｓよ
り高電位でＦＥＴ７がオンのときは第１の抵抗Ｒ１のみ
に電流が流れ、ゲート電極Ｇがソース電極Ｓより低電位
でＦＥＴ７がオフのときは第１の抵抗Ｒ１および第２の
抵抗Ｒ３に電流が流れる。
【００１６】このようなバイパス回路３を備えた駆動回
路２では、駆動スイッチＳ１およびＳ２が操作され、出
力端Ｐ３の電位が出力端Ｐ４の電位より高い正の電圧Ｖ
２がパルストランス４の二次巻線に誘起すると、ゲート
電極Ｇの電位がソース電極Ｓの電位より高くなり、Ｎチ
ャンネル型のＦＥＴ７がオンになる。このとき、上述し
たように、ダイオードＤ１は逆方向にバイアスされるの
で、ＦＥＴ７のゲート電極Ｇおよびソース電極Ｓの間に
は第１の抵抗Ｒ１が並列に接続される。したがって、第
１の抵抗Ｒ１を大きくすることにより、二次巻線に誘起
した電圧Ｖ２によってゲート電極Ｇとソース電極Ｓの間
に印加される駆動電圧Ｖｇｓを高くでき、ＦＥＴ７のオ
ン抵抗を下げられる。
路２では、駆動スイッチＳ１およびＳ２が操作され、出
力端Ｐ３の電位が出力端Ｐ４の電位より高い正の電圧Ｖ
２がパルストランス４の二次巻線に誘起すると、ゲート
電極Ｇの電位がソース電極Ｓの電位より高くなり、Ｎチ
ャンネル型のＦＥＴ７がオンになる。このとき、上述し
たように、ダイオードＤ１は逆方向にバイアスされるの
で、ＦＥＴ７のゲート電極Ｇおよびソース電極Ｓの間に
は第１の抵抗Ｒ１が並列に接続される。したがって、第
１の抵抗Ｒ１を大きくすることにより、二次巻線に誘起
した電圧Ｖ２によってゲート電極Ｇとソース電極Ｓの間
に印加される駆動電圧Ｖｇｓを高くでき、ＦＥＴ７のオ
ン抵抗を下げられる。
【００１７】一方、駆動スイッチＳ１およびＳ２が操作
され、出力端Ｐ４の電位より出力端Ｐ３の電位が低い負
の電圧Ｖ２がパルストランス４の二次巻線に誘起する
と、ゲート電極Ｇの電位がソース電極Ｓの電位より低く
なり、Ｎチャンネル型のＦＥＴ７がオフになる。このと
き、ダイオードＤ１は順方向にバイアスされるので、ゲ
ート電極Ｇとソース電極Ｓの間に第１および第２の抵抗
Ｒ１およびＲ３が並列に接続される。したがって、バイ
パス回路３のインピーダンスは、ＦＥＴ７がオフのとき
には低くなる。このため、第１の抵抗Ｒ１として高抵抗
のものを使用したとしても、ＦＥＴ７のオフ時にはゲー
ト電極Ｇとソース電極Ｓとの間に並列に接続された抵抗
を低くすることができ、ゲート電極Ｇとソース電極Ｓの
間の寄生容量に蓄積された電荷を短時間で放電できる。
したがって、スイッチング装置１のＡＣ特性の低下を防
ぐことができる。すなわち、本例のＦＥＴの駆動回路２
では、ＦＥＴ７がオンのときはインピーダンスが高く、
オフのときはインピーダンスが低いバイパス回路３を採
用することにより、スイッチング装置１のＡＣ特性の低
下を引き起こすことなく、高抵抗の第１の抵抗Ｒ１を使
用できる。
され、出力端Ｐ４の電位より出力端Ｐ３の電位が低い負
の電圧Ｖ２がパルストランス４の二次巻線に誘起する
と、ゲート電極Ｇの電位がソース電極Ｓの電位より低く
なり、Ｎチャンネル型のＦＥＴ７がオフになる。このと
き、ダイオードＤ１は順方向にバイアスされるので、ゲ
ート電極Ｇとソース電極Ｓの間に第１および第２の抵抗
Ｒ１およびＲ３が並列に接続される。したがって、バイ
パス回路３のインピーダンスは、ＦＥＴ７がオフのとき
には低くなる。このため、第１の抵抗Ｒ１として高抵抗
のものを使用したとしても、ＦＥＴ７のオフ時にはゲー
ト電極Ｇとソース電極Ｓとの間に並列に接続された抵抗
を低くすることができ、ゲート電極Ｇとソース電極Ｓの
間の寄生容量に蓄積された電荷を短時間で放電できる。
したがって、スイッチング装置１のＡＣ特性の低下を防
ぐことができる。すなわち、本例のＦＥＴの駆動回路２
では、ＦＥＴ７がオンのときはインピーダンスが高く、
オフのときはインピーダンスが低いバイパス回路３を採
用することにより、スイッチング装置１のＡＣ特性の低
下を引き起こすことなく、高抵抗の第１の抵抗Ｒ１を使
用できる。
【００１８】先に説明したように、図４に示したＦＥＴ
の駆動回路１０では、スイッチング装置のＡＣ特性が低
下するために抵抗Ｒ１を高抵抗とすることができず、Ｆ
ＥＴ７のオン時間を長くすると、図２（Ａ）に示すよう
に、駆動電圧Ｖｇｓが低くなってしまった。これに対し
て、本例のＦＥＴの駆動回路２によれば、オフ時には第
２の抵抗Ｒ３を並列に接続してインピーダンスを下げる
ことができるので、第１の抵抗Ｒ１として高抵抗のもの
を採用できる。したがって、図２（Ｂ）に示すように、
ターンオンしたときのゲート電極Ｇとソース電極Ｓの間
のインピーダンスを高くできるので、オン時間が長くて
もＦＥＴ７に高電位の駆動電圧Ｖｇｓを印加できる。こ
のため、このときのＦＥＴ７のオン抵抗を下げることが
でき、ＦＥＴ７に発生する損失を少なくできる。その一
方で、上述したように、オフ時には第２の抵抗Ｒ３が第
１の抵抗Ｒ１に並列に接続されてインピーダンスが低く
なるので、スイッチング装置１のＡＣ特性を向上でき
る。
の駆動回路１０では、スイッチング装置のＡＣ特性が低
下するために抵抗Ｒ１を高抵抗とすることができず、Ｆ
ＥＴ７のオン時間を長くすると、図２（Ａ）に示すよう
に、駆動電圧Ｖｇｓが低くなってしまった。これに対し
て、本例のＦＥＴの駆動回路２によれば、オフ時には第
２の抵抗Ｒ３を並列に接続してインピーダンスを下げる
ことができるので、第１の抵抗Ｒ１として高抵抗のもの
を採用できる。したがって、図２（Ｂ）に示すように、
ターンオンしたときのゲート電極Ｇとソース電極Ｓの間
のインピーダンスを高くできるので、オン時間が長くて
もＦＥＴ７に高電位の駆動電圧Ｖｇｓを印加できる。こ
のため、このときのＦＥＴ７のオン抵抗を下げることが
でき、ＦＥＴ７に発生する損失を少なくできる。その一
方で、上述したように、オフ時には第２の抵抗Ｒ３が第
１の抵抗Ｒ１に並列に接続されてインピーダンスが低く
なるので、スイッチング装置１のＡＣ特性を向上でき
る。
【００１９】また、本例のＦＥＴの駆動回路２では、オ
ン時とオフ時でインピーダンスが変わるバイパス回路３
を第１の抵抗Ｒ１、第２の抵抗Ｒ３およびダイオードＤ
１といった非常に少ない回路要素によって形成してい
る。このため、バイパス回路３を含めたＦＥＴの駆動回
路２もシンプルで低コストに提供できる。また、本例の
ＦＥＴの駆動回路２では、パルストランス４や電源電位
Ｖｃｃなどの回路要素を変更することなく、バイパス回
路３を付加するだけの非常にシンプルな方法を採用して
いる。このため、パルストランス４などの回路部品の共
通化を図れるメリットもある。これにより、スイッチン
グ装置１のＡＣ特性を低下させずに、ＦＥＴ７での損失
を低減できるＦＥＴの駆動回路を非常に汎用性の優れた
ものにできる。
ン時とオフ時でインピーダンスが変わるバイパス回路３
を第１の抵抗Ｒ１、第２の抵抗Ｒ３およびダイオードＤ
１といった非常に少ない回路要素によって形成してい
る。このため、バイパス回路３を含めたＦＥＴの駆動回
路２もシンプルで低コストに提供できる。また、本例の
ＦＥＴの駆動回路２では、パルストランス４や電源電位
Ｖｃｃなどの回路要素を変更することなく、バイパス回
路３を付加するだけの非常にシンプルな方法を採用して
いる。このため、パルストランス４などの回路部品の共
通化を図れるメリットもある。これにより、スイッチン
グ装置１のＡＣ特性を低下させずに、ＦＥＴ７での損失
を低減できるＦＥＴの駆動回路を非常に汎用性の優れた
ものにできる。
【００２０】なお、上記では、Ｎチャンネル型のＦＥＴ
７を駆動するための駆動回路２を説明したが、Ｐチャン
ネル型のＦＥＴの駆動回路にも本発明を適用できる。図
３にその一例を示してある。Ｐチャンネル型のＦＥＴの
場合はパルストランス４の出力端Ｐ３およびＰ４が、Ｐ
チャンネル型のＦＥＴのソース電極Ｓおよびゲート電極
Ｇに接続され、ダイオードＤ１はゲート電極Ｇからソー
ス電極Ｓに電流を流すように接続される。
７を駆動するための駆動回路２を説明したが、Ｐチャン
ネル型のＦＥＴの駆動回路にも本発明を適用できる。図
３にその一例を示してある。Ｐチャンネル型のＦＥＴの
場合はパルストランス４の出力端Ｐ３およびＰ４が、Ｐ
チャンネル型のＦＥＴのソース電極Ｓおよびゲート電極
Ｇに接続され、ダイオードＤ１はゲート電極Ｇからソー
ス電極Ｓに電流を流すように接続される。
【００２１】また、一方向性素子としてダイオードＤ１
の代わりに、前後の電圧で制御されるＦＥＴを用いるこ
とも可能であるが、ダイオードＤ１であれば、一方向性
素子を稼動させるための特別な回路構成などが不要なの
で、ＦＥＴの駆動回路２を最もシンプルに構成できる。
の代わりに、前後の電圧で制御されるＦＥＴを用いるこ
とも可能であるが、ダイオードＤ１であれば、一方向性
素子を稼動させるための特別な回路構成などが不要なの
で、ＦＥＴの駆動回路２を最もシンプルに構成できる。
【００２２】このような本発明に係るスイッチング装置
１は、例えば、ＰＷＭコントロールされるスイッチング
電源装置、インバータ、モータの駆動回路に組み込んで
使用することができる。また、フォワードコンバータ方
式、フライバックコンバータ方式などあらゆる方式のス
イッチング電源装置に組み込んで使用することができ
る。
１は、例えば、ＰＷＭコントロールされるスイッチング
電源装置、インバータ、モータの駆動回路に組み込んで
使用することができる。また、フォワードコンバータ方
式、フライバックコンバータ方式などあらゆる方式のス
イッチング電源装置に組み込んで使用することができ
る。
【００２３】
【発明の効果】以上説明したように、本発明のＦＥＴの
駆動回路では、ＦＥＴがオンのときにインピーダンスが
高く、オフのときにインピーダンスが低いバイパス回路
で、ＦＥＴのゲート電極およびソース電極を接続してい
る。したがって、オン時間が長くなるようにＦＥＴをオ
ンオフさせるときでも、ＦＥＴに高電位の駆動電圧を印
加でき、ＦＥＴのオン抵抗を下げることができる。ま
た、ＦＥＴがオフのときには、バイパス回路のインピー
ダンスが下がるので、ＦＥＴのゲート−ソース間の寄生
容量に蓄積された電荷を短時間で放電できる。したがっ
て、本発明のＦＥＴの駆動回路とＦＥＴとを組み合わせ
ることにより、オン時間が長くされてもＦＥＴでの損失
が少なく、しかも、ＡＣ特性に優れたスイッチング装置
を実現できる。
駆動回路では、ＦＥＴがオンのときにインピーダンスが
高く、オフのときにインピーダンスが低いバイパス回路
で、ＦＥＴのゲート電極およびソース電極を接続してい
る。したがって、オン時間が長くなるようにＦＥＴをオ
ンオフさせるときでも、ＦＥＴに高電位の駆動電圧を印
加でき、ＦＥＴのオン抵抗を下げることができる。ま
た、ＦＥＴがオフのときには、バイパス回路のインピー
ダンスが下がるので、ＦＥＴのゲート−ソース間の寄生
容量に蓄積された電荷を短時間で放電できる。したがっ
て、本発明のＦＥＴの駆動回路とＦＥＴとを組み合わせ
ることにより、オン時間が長くされてもＦＥＴでの損失
が少なく、しかも、ＡＣ特性に優れたスイッチング装置
を実現できる。
【図１】本発明を適用したＦＥＴの駆動回路が組み込ま
れたスイッチング装置の概略を示す図である。
れたスイッチング装置の概略を示す図である。
【図２】本例のＦＥＴの駆動回路において、第１の抵抗
を高抵抗としたときにＦＥＴに印加される駆動電圧の変
化を説明するための図である。
を高抵抗としたときにＦＥＴに印加される駆動電圧の変
化を説明するための図である。
【図３】Ｐチャンネル型のＦＥＴ用の駆動回路の例を示
す図である。
す図である。
【図４】従来のＦＥＴの駆動回路の概略を示す図であ
る。
る。
【図５】図４に示すＦＥＴの駆動回路において、ＦＥＴ
のオン時間を長くしたときにＦＥＴに印加される駆動電
圧の変化を説明するための図である。
のオン時間を長くしたときにＦＥＴに印加される駆動電
圧の変化を説明するための図である。
１ スイッチング電源装置 ２ ＦＥＴの駆動回路 ３ バイパス回路 ４ パルストランス ６ 直列体 ７ ＦＥＴ Ｄ１ ダイオード（一方向性素子） Ｇ ゲート電極 Ｒ１ 第１の抵抗 Ｒ３ 第２の抵抗 Ｓ ソース電極
Claims (4)
- 【請求項１】 一次側に駆動パルスが入力され、二次側
がＦＥＴのゲート電極およびソース電極にそれぞれ接続
可能に構成されたパルストランスを備えたＦＥＴの駆動
回路において、 前記ＦＥＴのゲート電極と前記ＦＥＴのソース電極との
間に、前記ＦＥＴがオンのときはインピーダンスが高
く、オフのときはインピーダンスが低いバイパス回路を
接続したことを特徴とするＦＥＴの駆動回路。 - 【請求項２】 前記バイパス回路は、第１の抵抗と、前
記ＦＥＴがオフのときに電流を流す一方向性素子と第２
の抵抗との直列体とが、前記ＦＥＴのゲート電極と前記
ＦＥＴのソース電極との間に並列に接続されてなること
を特徴とする請求項１記載のＦＥＴの駆動回路。 - 【請求項３】 前記一方向性素子はダイオードであるこ
とを特徴とする請求項２記載のＦＥＴの駆動回路。 - 【請求項４】 請求項１ないし３のいずれかに記載のＦ
ＥＴの駆動回路と、この駆動回路により駆動されるＦＥ
Ｔとを有するスイッチング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304808A JP2002111463A (ja) | 2000-10-04 | 2000-10-04 | Ｆｅｔの駆動回路およびスイッチング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000304808A JP2002111463A (ja) | 2000-10-04 | 2000-10-04 | Ｆｅｔの駆動回路およびスイッチング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002111463A true JP2002111463A (ja) | 2002-04-12 |
Family
ID=18785787
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000304808A Pending JP2002111463A (ja) | 2000-10-04 | 2000-10-04 | Ｆｅｔの駆動回路およびスイッチング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002111463A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006296160A (ja) * | 2005-04-14 | 2006-10-26 | Densei Lambda Kk | ドライブ回路 |
| JP2009253699A (ja) * | 2008-04-07 | 2009-10-29 | Toyota Motor Corp | 半導体素子の駆動回路 |
| CN102315759A (zh) * | 2010-07-05 | 2012-01-11 | 通用电气公司 | 具有抗饱和电路的栅极驱动控制器电路及其加电电路 |
| CN103595386A (zh) * | 2013-11-27 | 2014-02-19 | 苏州铜威激光有限公司 | 氢闸流管控制栅极的驱动源 |
| CN111446947A (zh) * | 2019-01-16 | 2020-07-24 | 株式会社岛津制作所 | 色谱仪装置以及负载开关电路 |
-
2000
- 2000-10-04 JP JP2000304808A patent/JP2002111463A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006296160A (ja) * | 2005-04-14 | 2006-10-26 | Densei Lambda Kk | ドライブ回路 |
| JP4605538B2 (ja) * | 2005-04-14 | 2011-01-05 | Ｔｄｋラムダ株式会社 | ドライブ回路 |
| JP2009253699A (ja) * | 2008-04-07 | 2009-10-29 | Toyota Motor Corp | 半導体素子の駆動回路 |
| CN102315759A (zh) * | 2010-07-05 | 2012-01-11 | 通用电气公司 | 具有抗饱和电路的栅极驱动控制器电路及其加电电路 |
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| CN111446947A (zh) * | 2019-01-16 | 2020-07-24 | 株式会社岛津制作所 | 色谱仪装置以及负载开关电路 |
| CN111446947B (zh) * | 2019-01-16 | 2023-11-24 | 株式会社岛津制作所 | 色谱仪装置以及负载开关电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040623 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041021 |