KR900000644B1 - Fet게이트 구동회로 - Google Patents

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알렌 라이챠드 제프리
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제너럴 일렉트릭 캄파니
샘슨 헬프고트
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Abstract

내용 없음.

Description

FET게이트 구동회로
제1도는 본 발명에 따른 인버터 회로의 개요도.
제2도는 제1도의 인버터 회로의 동작을 나타내는 파형도.
제3도는 본 발명에 따른 인버터 회로의 대안실시예.
* 도면의 주요부분에 대한 부호의 설명
10 : 직류전원 12 : 변압기
14 : 중앙 탭 단자 22 : 펄스 변압기
32, 40, 44 : 저항
본 발명은 트랜지스터화된 인버터 회로에 관한 것이며, 특히, 전력 전계 효과 트랜지스터를 사용한 인버터회로에 관한 것이다.
많은 제품은 직류전력으로부터 교류전력으로의 변환을 요하며, 그와같은 변환에 유용한 회로중 한가지 형태는 스위치로서 동작하는 반도체 소자를 사용하는 인버터 이다. 그와같은 인버터 회로에 사용되는 스위칭 소자의 한가지 형태는 전력 전계 효과 트랜지스터 또는 FET이다. 전력 FET는 두 단자(소스 및 드레인)간에 가변 저항으로 작용하며, 제3단자(게이트)에 인가된 전압 신호에 의해 제어되는 반도체 소자이다. 게이트는 유전필름 또는 산화물에 의해 두 개의 전력 단자로부터 분리되어 고유 캐패시터가 형성되도록 한다. 소스 및 드레인 단자간의 저항은 FET의 게이트 단자에 인가된 전압에 의해 형성된 전계의 인가에 따라 변화된다. FET는 특히 FET가 고속 스위치로서 동작하기 때문에 인버터 회로에 유용하다. 또한, FET는 근본적으로 전류 응답 소자보다는 전압 응답 소자이기 때문에 지극히 높은 입력 임피던스를 갖는다.
인버터 회로내에 FET를 사용할 때, 제2FET가 도통 상태로 되기 전에 제1FET가 도통되지 않도록 보장하기 위해 두 개의 FET가 비-도통 상태로 존재하는 시간 주기를 갖는 것이 바람직하다. 동시 도통을 피하는 목적은 두 개의 FET가 도통될때의 슈트-스루우(shoot through)상태 즉, 두 개의 FET가 동시에 도통될 때 발생하는 전력 공급의 단락 회로화 상태에 기인하여 인버터의 오동작을 피하게 하기 위한 것이다. 이와같은 바람직한 결과를 얻기 위해, 인버터 구성에 접속될 수 있는 FET를 사용한 특정 집적회로가 개발되었다. 그러나, 상기한 FET는 상이한 스위칭 특성을 가지며, 한개의 특정한 FET에 따른 동작에 대해 설계된 집적회로는 상기한 FET가 내장될 때 적당한 사장 시간을 제공하지 못한다는 것이 알려져 왔다. 이와같은 문제점에 대한 한가지 공지된 해결방법은 높은 주파수에서 동작하는 임의의 FET에 대해, 제2FET가 게이트-온 되기 전에 컷-오프가 발생되도록 도통 시간의 퍼센트로서 사장 시간을 설정하는 것이었다. 그러나, 그와같은 실행은 인버터가 낮은 주파수에서 동작될 때 과잉의 사장 시간을 초래한다.
본 발명의 목적은 슈트-스루우 문제를 초래함이 없이 단일 펄스 소스를 사용한 인버터 구성으로 접속된 적어도 한쌍의 FET의 동작을 제어하는 고속 구동회로를 제공하는 것이다.
본 발명은 각 FET의 소스 전극이 DC전원중 한 단자에 공통으로 접속되며, 각 FET의 드레인 전극이 출력변압기의 중앙 탭1차 권선의 대응 단부 단자에 접속되는 푸쉬-풀 관계로 연결된 적어도 제1, 제2FET를 포함하는 한 형태의 인버터로 이루어져 있다. 1차 권선의 중앙 탭 단자는 DC전원의 제2단자에 접속된다. 각 FET는 단일 1차 권선 및 제1, 제2의 2차 권선을 갖는 펄스 변압기에 의해 구동된다. 2차 권선 각각의 제1단자는 제1, 제2FET의 대응게이트 전극에 접속된다. 2차 권선 각각의 제2단자는 공통 기준 단자에 접속된다. 펄스 변압기의 1차 권선의 제1단자는 또한 공통 기준단자에 접속되는 반면 1차 권선의 제2단자는 비-도전 저항을 통해 입력단자에 접속되어 펄스원으로부터 스위칭 명령신호를 수신한다. 공통신호는 구형파 형태를 하는데, 이는 제1FET를 도통 상태로 게이팅하기 위해 제1하이상태로, 제2FET를 도통상태로 게이팅하기 위해서 제2로우상태로 변한다.
제1하이상태를 갖는 공통신호가 입력단자에 인가될 때, 입력펄스 변압기의 1차 권선간에 전류가 흐르도록 되어 변압기 2차 권선 각각에 대응 전류가 유도된다. 2차 전류는 제1FET의 전극간 캐패시턴스가 충전되자마자 FET가 도통되도록 제1FET의 게이트전극상의 전압 극성을 형성한다. 그후, 제1FET는 도통이 되어 상기 FET를 통해 전원으로부터의 전류가 흐르도록 하므로써 출력 변압기의 1차 권선을 여기시킨다. 입력명령 신호가 제2로우 상태로 스위치될 때, 1차 권선을 통한 전류는 반전됨과 동시에 2차 권선내의 전류를 역방향으로 구동시킨다. 그러나, 도통상태에 있는 제1FET의 게이트에서의 전압은 전극간 캐패시턴스가 방전되고 나서야 감소되며, 따라서, 제1의 2차 권선상의 전압은 하이상태로 유지된다. 따라서, 제2의 2차 권선상의 전압은 제1FET의 도통상태가 멈출때까지 하이상태로 유지된다. 따라서, 제2FET는 제1FET가 턴오프된 후에야 도통된다. 그러므로, 슈트-스루우 문제는 피해진다. FET내의 전극간 캐패시턴스의 감소율이 입력펄스 변압기의 2차 권선내로 반향된 임피던스의 함수이기 때문에, 그리고 그와같이 반향된 임피던스가 펄스 변압기의 1차 권선에서의 임피던스의 함수이기 때문에, 스위칭 명령 신호에 직렬인 저항값은 급격한 턴-오프를 보장하는 반면 변압기가 구동되는 것을 방지하기에 충분한 값을 가지도록 선택되어 제2FET에 접속된 2차 권선이 제1차 권선내의 전류를 압도하지 못하도록 즉, 오차 권선이 독립적으로 되지 못하도록 한다.
이하 도면을 참조하여 본원을 더욱 상세히 설명할 것이다.
제1도에 대해, 제1도에는 부하를 구동시키기 위한 반-브리지 인버터가 도시되는데, 상기 인버터는 각각 제1, 제2N채널 증기형 전력 전계 효과 트랜지스터(FET)Q1및 Q2를 포함한다. 전력 FET Q1및 Q2각각은 게이트 전극 G, 소스전극 S 및 드레인전극 D를 갖는다. 도시된 바와같이 전력 FET Q1및 Q2는 전력 FET Q1의 소스전극 S 및 전력 FET Q2의 소스전극 S가 직류전원(10)의 부단자에 공통으로 접속되도록 푸시-풀 관계로 접속된다. 변압기(12)의 중앙 탭 단자(14)는 DC전원(10)의 정단자에 접속된다. 1차 권선(18)의 제2단자(16)는 FET Q2의 드레인단자 D에 접속된다. 변압기(12) 및 양단에 저항(RL)이 결합된 그의 관련 권선(20)은 인버터 회로 구성용 부하를 형성한다.
본 발명에 따라, FET Q1및 Q2는 펄스 변압기(22)로부터 구동된다. 펄스 변압기(22)는 제1, 제2의 2차 권선(24)(26)과 1차 권선(28)을 포함한다. 2차 권선(24)의 제1단부(30)는 저항(32)을 통해 FET Q1의 게이트 전극 G에 접속된다. 권선(24)의 제2단부 단자(34)는 FET Q1및 Q2의 소스전극 S의 접합점에 접속된다. 권선(26)의 제1단부 단자(36)는 또한 소스전극 S의 접합점에 접속된다. 권선(26)의 제2단부 단자(38)는 저항(40)을 통해 FET Q2의 게이트단자 G에 접속된다. 1차 권선(28)의 제1단부(42)는 저항(44)을 통해 입력단자(46)에 접속된다. 권선(28)의 제2단부(48)는 제2입력단자(50)에 접속된다. 52로 도시된 바와같은 구형파 펄스신호가 단자(46)(50)간에 인가되어 FET Q1및 Q2를 구동시켜 교대로 도통되게 한다.
제1도의 인버터 회로 동작에 대해서는 제2도에 도시된 타이밍 다이아그램을 기준으로 한다. VS신호는 인버터 입력단자(46)(50)에 인가된 구형파 구동신호(52)를 나타낸다. 설명을 위해, 인버터 회로는 동작중에 있으며, 시간 T1전에는 FET Q1이 도통 상태에 있으며, FET Q2가 비-도통상태에 있다고 가정한다. 시간 T1에서, VS신호는 제1하이상태로부터 제2로우상태로 진행한다. 이와같은 변화의 효과는 변압기(22)의 1차 권선(28)을 통해 역방향으로 전류를 구동시키게 한다. 전압 VP는 1차 권선(28) 양단에 나타나는 전압을 나타낸다. 도시된 바와같이, 이와같은 전압은 VS신호의 상태가 변화됨과 동시에 강하되기 시작한다.
동시에, FET Q1의 게이트전극에 인가된 전압 또는 강하되기 시작한다. 그러나, 이와같은 전압은 시간 T2까지 소스 전류 I1으로 드레인 영향을 줄 정도로 충분히 강하되지 않는다. 주기 T1으로부터 T2동안, FET의 전극간 캐패시턴스 또는 게이트-소스 캐패시턴스는 방전되기 시작한다. 이와같은 방전에 의해 발생되는 전류는 1차 권선(28) 및 입력 임피던스(44)로 다시 반향되어 1차 권선(28) 양단의 전압 VP가 감소되어 부레벨로 유지된다. 시간 T2및 T3사이에서, FET Q1은 턴오프되어 그의 드레인-소스 전류 I1은 급격히 감소된다. 그러나, 전극간 접합에서의 밀러 캐패시턴스는 게이트전압을 시간 T2및 T3동안에 정레벨로 유지시킨다. FET Q1상의 게이트 전압이 정으로 유지되기 때문에, 1차 권선(28) 양단의 전압 VP는 FET Q2가 순방향으로 바이어스 되지 않도록 정으로 유지된다. 시간 T3에서, FET Q1의 전극간 캐패시턴스는 방전되고 게이트전극에서의 전압 Vg1은 급격히 감소한다. 또한 시간 T3초기에, FET Q2의 밀러 또는 게이트전극 캐패시턴스는 FET Q2가 마지막으로 시간 T4에서 도통될때까지 충전되기 시작한다. FET Q2의 게이트에서의 전압 Vg2는 밀러 캐패시턴스가 완전히 충전되어 FET Q2내의 드레인으로부터 소스로의 전류 I2가 그의 최대치에 도달될 때까지 다운상태로 유지된다. 시간 T5에서 시작하여, FET Q2상의 게이트 전압 V2는 VS의 값 또는 변압기(22)를 통해 결합된 값까지 충전된다. 그러므로, 도시된 바와같이, 시간 T3및 T4사이에서 FET Q1및 Q2모두는 비-도통상태로 유지되며, 상기 시간은 동작 주파수에 무관하며 회로에서 사용된 소자의 특성에만 관계한다.
인지될 바와같이, 적당한 동작을 위해 저항(44)의 값은, 저항(32)(40)의 값에 비해, FET Q1의 게이트전극에서의 전압이 정이고 Q1게이트의 턴온 임계 전압과 동일하며, FET Q2에서의 게이트전압이 그의 임계 전압이하로 유지될 수 있도록 보장하기에 충분한 큰 값으로 선택되어져야만 한다. 테스트에 의해, 저항(32) 또는 저항(40)값에 약 10배인 저항(44)값이 크로스-오버 전류를 방지하기에 충분하다는 것이 밝혀졌다.
크로스 오버 전류는 전류가 FET Q1및 FET Q2에서 동시에 발생한다는 것을 의미한다. 동작을 위해 구성될 때, 저항(44)에 대하여는 120오옴이, 저항(32)(40)에 대해서는 15오옴이 만족한 결과치를 제공한다. 또한, 저항(44)에 대해서는 47오옴이 저항(32)(40)에 대해서는 47오옴이 크로스-오버 전류를 갖지 않는 회로를 발생하는 것으로 나타났다. 그러나, 저항(44)의 값이 0오옴으로 감소되는 반면 저항(32)(40)의 값이 15오옴으로 유지되는 회로에서는 심각한 크로스-오버 전류가 관측되었다. 입력 펄스 변압기(22)의 1차 권선내로 반향되는 임피던스는 저항(32)(40)값 뿐만아니라 변압기 자체내의 고유 임피던스를 포함한다. 따라서, 변압기(22)는 바람직하게 스위칭 변압기 또는 펄스 변압기일 수 있으며, 자기 코아상에 바이파일러식으로 권취된 형태의 단단하게 결합된 변압기로 이루어질 수 있다.
제3도에 대해, 제3도는 부하 RL을 직접 구동시키기 위해 결합된 반-브리지 인버터 회로로서 본 발명의 대안 실시예를 도시한다. 상기 실시예에 있어서, FET Q1의 드레인 단자 D는 전압원 V1의 정단자에 결합되며, 그의 소스단자 S는 부하 RL의 한 단자가 접속되는 단자(54)에 결합된다. FET Q1의 게이트단자 G는 저항(32)을 통해 권선(24)의 단부(30)에 결합된다. 권선(24)의 제2단부(34)는 FET Q1의 소스단자에 결합된다.
FET Q2는 FET Q1의 소스단자 S에 결합된 드레인단자 D를 가지며, 전압원 V2의 부단자에 결합된 소스단자 S를 갖는다. 게이트단자 G는 저항(40)을 통해 권선(26)의 단자(38)에 접속되는 반면 소스단자 S는 권선(26)의 단자(36)에 접속된다.
제3도의 실시예에서의 FET Q1및 Q2는 제1도에 대해 언급한 바와같이 동일한 방법으로 동작된다. 따라서, 제2도의 파형이 제3도에 적용될 수 있다. 변압기(22)의 1차측 임피던스와 관련된 저항(44)은 전극간 캐패시턴스의 방전을 제한하도록 작용하여 슈트-스루우를 방지한다.
저항(44)으로 나타낸 변압기(22)의 1차 회로의 임피던스는 슈트-스루우 문제를 방지하기 위한 제어용 임피던스이다. 저항(44)이 사실상 고정된 저항이기는 하지만 변압기(22)의 적당한 권선과 설계에 의해 적당한 회로가 얻어질 수 있다. 따라서, 저항(44)에 대한 기준은 1차 또는 입력회로 임피던스를 나타내는 것으로만 고려되어져야 한다. 또한, 반-브리지 구성만이 도시되었지만, 본 발명은 전 브리지 FET인버터에도 동일하게 적용된다.
본 발명의 양호한 실시예가 상세히 언급되었지만, 본 분야에 숙련된 본 발명의 고유한 특징을 벗어나지 않는 한계내에서 특정 변형 및 변화가 이루어질 수 있다는 것을 인지할 것이다. 따라서, 모든 그와같은 변화 및 변동은 첨부된 청구범위의 영역내에 포함되어진다.

Claims (20)

  1. 각각의 FET가 게이트전극, 단일 펄스 소스로부터 각 FET를 구동시키기 위한 소스전극 및 드레인전극을 갖는 적어도 제1, 제2FET를 포함하는 인버터에 있어서, 1차 권선과 제1, 제2의 2차 권선을 갖는 펄스변압기와, 펄스원으로부터 제1FET를 도통상태로 게이팅하기 위한 제1하이상태와 제2FET를 도통상태로 게이팅 하기 위한 제2로우상태를 갖는 스위치 명령신호를 수신하는 제1, 제2입력단자와, 상기 제1, 제2입력단자간의 상기 펄스변압기의 상기 1차 권선을 접속하여 선정된 입력 임피던스를 갖는 1차 입력회로를 형성하는 수단과, 상기 제1의 2차 권선의 제1단부를 제1FET의 게이트 전극에 결합시키는 제1수단과, 상기 제2의 2차 권선의 제1단부를 제2FET의 게이트 전극에 결합시키는 제2수단과, 상기 제1, 제2의 2차 권선의 제2단부를 각 FET의 공통 소스단자에 결합시키는 제3수단등으로 이루어진 것을 특징으로 하는 인버터.
  2. 제1항에 있어서, 상기 제1, 제2결합수단 각각이 비-도전성 레지스터로 이루어진 것을 특징으로 하는 인버터.
  3. 제2항에 있어서, 상기 입력 임피던스가 상기 제1결합수단의 저항값보다 더 큰 값을 갖는 것을 특징으로 하는 인버터
  4. 제3항에 있어서, 상기 접속수단이 레지스터인 것을 특징으로 하는 인버터.
  5. 제1항에 있어서, 상기 제1, 제2FET가 각 FET의 소스전극이 DC전원중 부전압 단자에 공통으로 접속되며, 각 FET의 드레인 전극이 DC전원중 정전압 단자에 접속되는 출력 변압기의 중앙 탭 1차 권선의 대응 단부 단자에 접속되는 푸쉬-풀 관계로 연결되는 것을 특징으로 하는 인버터.
  6. 제1항에 있어서, 상기 제1, 제2FET가, 상기 제1FET의 소스전극과 상기 제2FET의 드레인전극이 전기부하의 제1단자에 공통으로 접속되며, 상기 제1FET의 드레인전극이 중앙 탭 DC전원의 정전압 단자에 접속되며, 상기 제2FET의 소스전극이 상기 DC전원의 부전압 접속되며, 상기 부하의 제2단자가 상기 전원의 중앙 탭에 단자에 접속되는 반-브리지 관계로 접속되는 것을 특징으로 하는 인버터.
  7. 스위칭 명령신호에 응답하여 출력 부하 양단의 신호를 반전시키는 인버터 회로에 있어서, 각각 소스, 드레인 및 게이트전극을 가지며, 상호 반전 관계 및 공통 관계로 함께 결합된 제1, 제2전계 효과 트랜지스터를 포함하는 트랜지스터 네트워크와, 상기 스위칭 명령 신호를 상기 게이트전극 각각에 결합하기 위한 수단과, 제2전계 효과 트랜지스터에 대한 게이트전극의 전압이 정이고 그의 턴온 임계 전압 레벨과 동일하거나 그 이상일 때 상기 제1전계 효과 트랜지스터에 대한 게이트전극의 전압을 그의 임계 전압 아래로 유지시키기 위한 선정된 값의 임피던스를 포함하는 수단으로 이루어진 것을 특징으로 하는 인버터 회로.
  8. 제7항에 있어서, 상기 결합수단이 1차 신호 수신 권선과 제1, 제2의 2차 권선을 갖는 펄스 변압기로 이루어지며, 상기 2차 권선 각각이 상기 FET중의 대응하는 하나의 게이트 전극에 결합된 제1단자를 갖는 것을 특징으로 하는 인버터 회로.
  9. 제8항에 있어서, 선정된 임피던스가 상기 2차 권선의 상기 제1단자 각각을 상기 대응 FET에 결합시키는 것을 특징으로 하는 인버터 회로.
  10. 제9항에 있어서, 상기 1차 권선이 선정된 값을 갖는 직렬 접속 레지스터를 포함하는 것을 특징으로 하는 인버터 회로.
  11. 제10항에 있어서, 상기 레지스터를 포함하는 상기 1차 권선의 입력 임피던스가 상기 2차 권선 각각의 임피던스 및 결합 임피던스보다 더 큰 값을 갖는 것을 특징으로 하는 인버터 회로.
  12. 제11항에 있어서, 상기 선정된 임피던스가 비-도전성 레지스터로 이루어진 것을 특징으로 하는 인버터 회로.
  13. 제12항에 있어서, 상기 1차 권선 회로내의 레지스터가 상기 2차 권선 회로 각각내의 상기 레지스터의 값에 약 10배의 값을 갖는 것을 특징으로 하는 인버터 회로.
  14. 제13항에 있어서, 상기 전계 효과 트랜지스터가 푸쉬-풀 관계로 함께 결합되는 것을 특징으로 하는 인버터 회로.
  15. 제13항에 있어서, 상기 전계 효과 트랜지스터가 반-브리지 관계로 함께 결합되는 것을 특징으로 하는 인버터 회로.
  16. 제14항에 있어서, 상기 각 FET의 소스 전극이 상기 공통 접속부에서 함께 결합되며, 인버터 회로가 정 및 부단자를 갖는 DC전원과, 1차 및 2차 권선을 갖는 출력 변압기를 포함하며, 상기 공통 접속부가 상기 부단자에 결합되며, 상기 정단자는 상기 출력 변압기의 상기 1차 권선의 중앙 단자에 접속되며, 각 FET의 드레인전극이 상기 출력 변압기의 상기 1차 권선의 대응단부 단자에 결합되는 것을 특징으로 하는 인버터 회로.
  17. 제15항에 있어서, 제1FET의 소스 전극이 제2FET의 드레인전극에 접속되어 상기 공통 접속부를 형성하며, 상기 제1FET의 드레인전극이 DC전원의 전압단자에 접속되며, 상기 제2FET의 소스전극이 DC전원의 부전압 단자에 접속되며, 상기 공통 접속부와 상기 전원의 중심 전압 단자에 부하가 접속되는 것을 특징으로 하는 인버터 회로.
  18. 스위칭 명령 신호에 응답하여 출력 부하 양단의 신호를 반전시키기 위한 인버터 회로에 있어서, 1차 및 2차 권선을 갖는 출력 변압기와, 직류전원과, 각각 소스, 드레인 및 게이트 전극을 가지며, 적어도 한개의 공통 접속부에서 반전 관계로 함께 결합되는 제1, 제2전계 효과 트랜지스터를 포함하며, 상기 출력 변압기의 상기 1차 권선 양단에 결합된 트랜지스터 네트워크와, 1차 권선 및 제1, 제2의 2차 권선을 가지며, 2차 권선 각각은 상기 FET중의 대응하는 하나의 소스 전극에 결합하며, 2차 권선의 다른 단자는 상기 FET중의 대응하는 하나의 게이트 전극에 결합하는 입력 변압기와, 제2FET에 대한 게이트 전극에서의 전압이 정이고 그의 턴온 임계 전압 레벨과 동일하거나 그 이상일때, 제1FET의 게이트 전극에서의 전압을 그의 임계 전압 레벨 이하로 유지시키기 위한 선정된 값을 갖는 임피던스를 포함하는 수단등으로 이루어진 것을 특징으로 하는 인버터 회로.
  19. 제14항에 있어서, 상기 임피던스가 상기 입력 변압기의 1차 권선에 직렬 회로로 접속된 레지스터로 이루어진 것을 특징으로 하는 인버터 회로.
  20. 제15항에 있어서, 상기 인버터가 푸쉬-풀 구성으로 연결되며, 상기 FET 각각의 소스 전극이 상기 전원의 부전압 단자에서 상기 공통 접속부에 접속되며, 상기 드레인 전극이 상기 출력변압기의 상기 1차 권선의 대응 단부 단자에 접속되는 것을 특징으로 하는 인버터 회로.
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