JPS6243213A - Ｆｅｔゲ−ト駆動回路 - Google Patents

Ｆｅｔゲ−ト駆動回路

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JPS6243213A
JPS6243213A JP61140458A JP14045886A JPS6243213A JP S6243213 A JPS6243213 A JP S6243213A JP 61140458 A JP61140458 A JP 61140458A JP 14045886 A JP14045886 A JP 14045886A JP S6243213 A JPS6243213 A JP S6243213A
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terminal
primary winding
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JP61140458A
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ジェフレイ・アラン・レイチャード
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General Electric Co
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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    • H02M7/53806—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a push-pull configuration with automatic control of output voltage or current in a push-pull configuration of the parallel type
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    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H7/00—Emergency protective circuit arrangements specially adapted for specific types of electric machines or apparatus or for sectionalised protection of cable or line systems, and effecting automatic switching in the event of an undesired change from normal working conditions

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 本発明はトランジスタで構成したインバータ回路、詳し
くは電力用電界効果トランジスタを使用したインバータ
回路に関する。
多くの製品は直流（ＤＣ）ｍ力から交流（ＡＣ）電力へ
の逆変換を必要とし、このような変換を行なうための有
用な１つの形態の回路は、スイッチとして動作する半導
体素子を使用したインバータである。このようなインバ
ータ回路に使用される１つのスイッチング素子は電力用
電界効果トランジスタ（ＦＥＴ）である。電力用ＦＥＴ
は２つの端子（ソースおよびドレイン）の間で可変抵抗
として動作し、第３の端子（ゲート）に印加された電圧
信号によって制御される半導体素子である。
ゲートは２つの電力端子から絶縁膜または酸化物によっ
て隔離され、この酸化物により固有の容量が形成される
。ソースおよびドレイン端子間の抵抗はＦＥＴのゲート
端子に印加された電圧によって設定される電界に応じて
変化する。ＦＥＴは非常に高速なスイッチとして動作す
るのでインバータ回路に特に有益である。また、ＦＥＴ
は電流応答素子であると云うよりはむしろ基本的には電
圧応答素子であるので非常に高い入力インピーダンスを
有する。
ＦＥＴをインバータ回路に使用する場合第１のＦＥＴが
非導通になった後に第２のＦＥＴが導通状態になるよう
にするために両ＦＥＴが非導通状態になる期間を作るこ
とが好ましい。ｊ４＄ＥＴの導通状態が同時に発生する
ことを避ける目的は、両ＦＥＴが同時に導通するシュー
ト・スルー状態によって、すなわち両ＦＥＴが同時に導
通するときに生じ得る電源の短絡によってインバータが
故障することを避けることである。この好ましい動作を
達成するために、インバータを構成するように接続する
ことができるＦＥＴを使用した特殊な集積回路が開発さ
れている。しかしながら、ＦＥＴは相異なるスイッチン
グ特性を有し、このため１つの特定のＦＥＴで動作する
ように設計された集積Ｕ路は、異なるＦＥＴを接続した
場合には適切なデッド・タイムを形成しないことがわか
った。
この問題に対する従来の１つの解決方法は、ＦＥＴを高
い周波数で動作させる場合、第２のＦＥＴをオン状態に
ゲート駆動する前にカットオフが生じるように、導通時
間の一定の百分率をデッド・タイムとして設定すること
である。しかしながら、この“ような方法はインバータ
が低い周波数で動作する時に余分なデッド・タイムが生
じる。
したがって、本発明の目的は、シュート・スルーの問題
を発生することなく、単一のパルス源を使用して、イン
バータを構成するように接続された少なくとも一対のＦ
ＥＴの動作を制御する高速駆動回路を提供することにあ
る。
発明の概要 本発明は、一形態において、プッシュプル型に接続され
た少なくとも第１および第２のＦＥＴを含むインバータ
を提供する。各ＦＥＴのソース電極はＤＣ１！源の一方
の端子に共通に接続され、各ＦＥＴのドレイン電極はセ
ンタータップ付きの出力変成器の一次巻線の対応する端
部端子に接続される。一次巻線のセンタータップ端子は
ＤＣ電源の他方の端子に接続される。ＦＥＴの各々は、
単一の一次巻線と第１および第２の二次巻線とを有する
パルス変成器によって駆動される。第１および第２の二
次巻線の各々の一方の端子は第１および第２のＦＥＴの
一方の対応するゲート電極にそれぞれ接続され、二次巻
線の各々の他方の端子は共通基準端子に接続される。ま
た、パルス変成器の一次巻線の一方の端子は共通基準端
子に接続され、一次巻線の他方の端子は無誘導性抵抗を
介して入力端子に接続され、入力端子はパルス源からの
スイッチング指令信号を受信する。この指令信号は矩形
波信号であって、第１のＦＥＴを導通状態にゲート駆動
するための第１の高レベル状態と第２のＦＥＴを導通状
態にゲート駆動するための第２の低レベル状態との間で
変化する。
第１の高レベル状態を有する指令信号が入力端子に供給
されると、入力パルス変成器の一次巻線に電流が流れて
、変成器の二次巻線の各々に、対応する電流を誘起する
。この二次電流は、第１のＦＥＴの電極間容量を充電す
るとすぐに該ＦＥＴを導通させるような極性の電圧を該
ＦＥＴのゲート電極に設定する。このため、第１のＦＥ
Ｔは導通を開始し、該ＦＥＴを介して電源から電流が流
れ、これによって出力変成器の一次巻線を励磁する。入
力のスイッチング指令信号が第２の低レベル状態に切り
替わると、一次巻線を流れる電流は逆方向に流れて、同
時に二次巻線の電流を逆方向に駆動しようとする。しか
しながら、導通状態にある第１のＦＥＴのゲート電圧は
、電極間容量が放電するまで減衰せず、したがって、第
１の二次巻線の電圧は高レベル状態に維持される。この
ため、第２の二次巻線の電圧はまた第１のＦＥＴが導通
を停止するまで為レベル状態に維りされる。
従って、第２のＦＥＴは、第１のＦＥＴがターンオフす
るまで導通状態に入ることはできない。これによって、
シュート・スルーの問題が避けられる。ＦＥＴの電極間
容量の減衰速度は入力パルス変成器の二次巻線に反映さ
れたインピーダンス（反射インピーダンス）の関数であ
り、またこのような反射インピーダンスはパルス変成器
の一次巻線のインピーダンスの関数であるので、スイッ
チング指令信号と直列な抵抗の値は、急速なターンオフ
が確実に得られるようにするが、他方のＦＥＴに接続さ
れた第２の二次巻線が第１の二次巻線の電流を無効にす
る程、すなわちこれらの二次巻線が互いに独立になるほ
ど過度に変成器を駆動しないように選択される。
本発明が更に良く理解されるように添付図面について以
下に詳細に説明する。
発明の詳細な説明 第１図を参照すると、負荷を駆動する半ブリッジ形式の
インバータが示されており、このインバータは第１およ
び第２のＮチャンネル・エンハンスメント型電力用電界
効果トランジスタ（ＦＥＴ）ＱｌおよびＱｌを有する。
電力用ＦＥＴ　　ＱｌおよびＱｌの各々はゲート電極Ｇ
１ソース電極Ｓおよびドレイン電極りを有している。図
かられかるように、電力用ＦＥＴ　　ＱｌおよびＱｌは
プッシュプル型に接続され、電力用ＦＥＴ　　Ｑｌのソ
ース電極Ｓおよび電力用ＦＥＴ　　Ｑｌのソース電極Ｓ
は直流（ＤＣ）電源１０の負端子に共通に接続されてい
る。ＦＥＴ　　Ｑｌのドレイン電極りはセンタータップ
付きの出力変成器１２の一次巻線の第１の端部端子１５
に接続されている。この変成器１２のセンタータップ端
子１４はＤＣ電源１０の正端子に接続されている。一次
巻線１８の第２の端部端子１６はＦＥＴ　　Ｑｌのドレ
イン端子りに接続されている。変成器１２およびその二
次巻２０の両端間に接続された抵抗ＲＬはインバータ回
路の負荷を構成する。
本発明によれば、ＦＥＴ　　ＱｌおよびＱｌはパルス変
成器２２により駆動される。このパルス変成器２２は第
１および第２の二次巻線２４および２６および一次巻線
２８を有する二次巻線２４の第１の端部端子３０は抵抗
３２を介してＦＥＴＱｌのゲート電極゛Ｇに接続されて
いる。巻線２４の第２の端部端子３４はＦＥＴ　　Ｑｌ
およびＱｌのソース電極Ｓの接続点に接続されている。
また、巻線２６の第１の端部端子３６はソース電ＮｉＳ
の接続点に接続されている。巻線２６の第２の端部端子
３８は抵抗４０を介してＦＥＴ　　Ｑｌのゲート電極Ｇ
に接続されている。一次巻線２８の第１の端部端子４２
は抵抗４４を介して入力端子４６に接続されている。巻
線２８の第２の端部端子４８は第２の入力端子５０に接
続されている。５２で図示するような矩形波パルス信号
が端子４６および５０の間に供給され、ＦＥＴ　　Ｑｌ
およびＱｌを交互に導通状態に駆動する。
第１図のインバータ回路の動作を、第２図に示すタイミ
ング図を参照して説明する。Ｖｓ倍信号インバータの入
力端子４６および５０に供給される駆動信号すなわち矩
形波パルス信号５２を表わす。説明のために、インバー
タ回路は動作中にあり、時刻Ｔ１より前においてＦＥＴ
　　Ｑｌが導通状態にあり、ＦＥＴ　　Ｑｌが非導通状
態にあると仮定する。時刻Ｔ１において、ｖｓ倍信号第
１の高レベル状態から第２の低レベル状態に変わる。
この変化の結果、変成器２２の一次巻線２８は逆方向に
電流が流れるように駆動される。電圧ＶＰは一次巻線２
８の両端間に現われる電圧を表わす。
図かられかるように、この電圧はｖ６信号が状態を変え
るやいなや低下し始める。同時に、ＦＥＴＱｌのゲート
電極に供給されている電圧も低下し始める。しかしなが
ら、この電圧は時刻Ｔ２まではドレインからソースへの
電流１１に影響を与えるに十分なほどには低下しない。
時刻Ｔ１からＴ２までの期間の間、ＦＥＴの電極間容量
すなわちゲート・ソース間容量が放電し始める。この放
電によって発生する電流は一次巻線２８および入力イン
ピーダンス（４４）に反映されて、一次巻線２８の両端
間の電圧ＶＰが負レベルまで低下しないように作用する
。時刻Ｔ２とＴ３の間、ＦＥＴ　　Ｑｌはオフになり、
そのドレイン・ソース電流１１急速に低下する。しかし
ながら、電極間接合部のミラー（Ｍｉｌｌｅｒ）容量が
この時刻Ｔ２およびＴ３の間ゲート電圧ＶＧＩを正のレ
ベルに維持する。ＦＥＴ　　Ｑｌのゲート電圧ＶＧＩが
正に保持されているので、一次巻線２８の両端間の電圧
ＶＰはまた正レベルに留まりＦＥＴ　　Ｑｌは順方向に
バイアスされない。時刻Ｔ３において、ＦＥＴ　　Ｑｌ
の電極間容量が放電し終り、ゲート電圧ＶＧＩは急速に
低下する。また、時刻Ｔ３から、ＦＥＴ　　Ｑｌのミラ
ー容量すなわちゲート電極容量が充電し始めて、ＦＥＴ
　　Ｑｌが時刻Ｔ４に最終的に導通状態に駆動されるま
で充電される。ＦＥＴ　　Ｑｌのゲート電圧ＶＧ＝は、
ミラー容量が完全に充電され、かつＦＥＴ　　Ｑｌのド
レインからソースへの電流■２がその最大レベルに達す
るまで保持される。このとき、時刻Ｔ５から開始して、
ＦＥＴ　Ｑｌのゲート電圧Ｖｅ２はｉｉぼＶｓの値すな
わち変成器２２を介して結合されたその値まで充電され
る。以上のことかられかるように、時刻Ｔ３およびＴ４
の間、両ＦＥＴ　　ＱｌおよびＱ２は共に非導通状態に
維持されており、この時間は動作周波数に無関係であっ
て、回路に使用される素子の特性にのみ依有する。
適正な動作のためには、抵抗４４の値は、ＦＥＴ　　Ｑ
ｌのゲート電極の電圧が正であって、ＦＥＴ　　Ｑｌの
ターンオンしきい値電圧に等しい時に、ＦＥＴ　　Ｑ２
のゲート電圧が該ＦＥＴのしきい値レベルより低い電圧
に確実に維持されるように、抵抗３２および４０の値に
比較して十分大きい値に選択されなければならない。試
験の結果、抵抗３２または抵抗４０の値の約１０倍の値
の抵抗４４がクロスオーバー電流を防止するのに十分で
あることがわかった。抵抗３２および４０は同じ値を持
つように選択されることに注意されたい。クロスオーバ
ー電流は両ＦＥＴ　　ＱｌおよびＱ２に同時に電流が流
れることを意味している。具体例として、抵抗４４は１
２０オームの値にし、抵抗３２および４０は１５オーム
の値にすると良好な結果が得られることがわかった。ま
た、別の評価の結果、４．７オームの値の抵抗３２およ
び４０に対して抵抗４４の値を４７オームとするとクロ
スオーバー電流を発生しない回路が得られた。しかしな
がら、抵抗゛３２および４０の値を１５オームに維持し
ながら抵抗４４の値をゼロ・オームに下げた回路におい
ては、かなりのクロスオーバー電流が観察された。入力
パルス変成器２２の一次巻線に反映されるインピーダン
スは、抵抗３２および４０の値のみでなく、変成器それ
自身に固有のインピーダンスも含まれることが理解され
るであろう。従つて、変成器２２はスイッチング用変成
器またはパルス変成器であることが好ましく、磁気コア
上に二本巻きした形式の変成器のような密結合された変
成器で構成することが好ましい。
次に、第３図を参照すると、本発明の別の実施例が示さ
れており、この実施例は負荷ＲＬを直接駆動するように
接続された半ブリッジ形式のインバータ回路を示す。こ
の実施例においては、ＦＥＴ　　Ｑｌのドレイン端子り
は電圧ｖ１の正端子に接続され、そのソース端子Ｓは端
子５４に接続され、端子５４には負荷ＲＬの一端が接続
されている。ＦＥＴ　　Ｑｌのゲート端子Ｇは抵抗３２
を介して巻線２４の端部端子３０に接続されている。
巻！９１２４（７）第２の端部端子３４はＦＥＴ　　Ｑ
ｌ（７）ソース端子に接続されている。
ＦＥＴ　　Ｑ２はそのドレイン端子りがＦＥＴＱｌのソ
ース端子Ｓに接続され、ソース端子Ｓは電圧源Ｖ２の負
端子に接続されている。ゲート端子Ｇは抵抗４０を介し
て巻線２６の端子３６に接続され、ソース端子Ｓはまた
巻線２６の端子３８に接続されている。
第３図の実施例のＦＥＴ　　ＱｌおよびＱ２は第１図の
ものと同様に動作する。従って、第２図の波形第３図に
も適用できる。変成器２２の一次側のインピーダンスに
関連している抵抗４４は電極間容量の放電を制限するよ
うに作用し、これによってシュート・スルーを防止する
。
変成器２２の一次回路のインピーダンスは抵抗４４とし
て概略的に表わされているが、シュートφスルーの問題
を防止する制御インピーダンスであることに注意された
い。抵抗４４は実際には固定抵抗であってもよいが、変
成器２２を適切に巻線し設計することによって適切なイ
ンピーダンスを得ることもできる。従りて、抵抗４４に
ついては一次インピーダンスすなわち入力回路のインピ
ーダンスを単に表わすものと考えるべきである。
更に、半ブリッジ構成についてのみ例示したが、本発明
は全ブリッジ形式のＦＥＴインバータにも等しく適用で
きるものである。
本発明の好適実施例について詳細に説明したが、本技術
分野に専門知識を有するものにとっては本発明の新規な
特徴から実質的に逸脱することなく種々の変更および変
形を行なうことができることが理解されよう。従って、
このような全ての変更および変形は特許請求の範囲に含
まれるものである。
【図面の簡単な説明】
第１図は本発明によるインバータ回路の回路図である。 第２図は第１図のインバータ回路の動作を例示す一連の
波形図である。 第３図は本発明の他の実施例によるインバータ回路の回
路図である。 １０・・・直流電源、１２・・・出力変成器、２２・・
・パルス変成器、３２，４０．４４・・・抵抗、Ｑｌ、
　Ｑ２・・・電力用電界効果トランジスタ。

Claims (1)

  1. 【特許請求の範囲】 １、各々がゲート電極、ソース電極およびドレイン電極
    を有する少なくとも第１および第２のＦＥＴをするイン
    バータにおいて、各ＦＥＴを単一のパルス源から駆動す
    る駆動回路であって、一次巻線と第１および第２の二次
    巻線とを有するパルス変成器と、 第１のＦＥＴを導通状態にゲート駆動するための第１の
    高レベル状態と、第２のＦＥＴを導通状態にゲート駆動
    するための第２の低レベル状態とを有するスイッチング
    指令信号をパルス源から受信する第１および第２の入力
    端子と、 前記第１および第２の入力端子間に前記パルス変成器の
    一次巻線を接続して、所定の入力インピーダンスを有す
    る一次入力回路を形成する接続手段と、 前記第１の二次巻線の第１の端部を前記第１のＦＥＴの
    ゲート電極に結合する第１の手段と、前記第２の二次巻
    線の第１の端部を前記第２のＦＥＴのゲート電極に結合
    する第２の手段と、前記第１および第２の二次巻線の各
    々の第２の端部を各ＦＥＴの共通ソース端子に結合する
    第３の手段と、 を有する駆動回路。 ２、特許請求の範囲第１項記載の駆動回路において、前
    記第１および第２の手段の各々が無誘導性抵抗を有する
    駆動回路。 ３、特許請求の範囲第２項記載の駆動回路において、前
    記入力インピーダンスが前記第１の手段の抵抗より高い
    値を有する駆動回路。 ４、特許請求の範囲第３項記載の駆動回路において、前
    記接続手段が抵抗を有する駆動回路。 ５、特許請求の範囲第１項記載の駆動回路において、前
    記第１および第２のＦＥＴがプッシュプル型に接続され
    、各ＦＥＴのソース電極がＤＣ電源の負の電圧端子に共
    通に接続され、各ＦＥＴのドレイン電極が出力変成器の
    センタータップ付きの一次巻線の対応する各端部端子に
    それぞれ接続され、該一次巻線のセンタータップがＤＣ
    電源の正の電圧端子に接続されている駆動回路。 ６、特許請求の範囲第１記載の駆動回路において、前記
    第１および第２のＦＥＴが半ブリッジ形式に接続され、
    前記第１のＦＥＴのソース電極および前記第２のＦＥＴ
    のドレイン電極が負荷の一端に共通に接続され、前記第
    １のＦＥＴのドレイン電極がセンタータップ付きのＤＣ
    電源の正の電圧端子に接続されて、前記第２のＦＥＴの
    ソース電極が前記ＤＣ電源の負の電圧端子に接続され、
    前記負荷の他の端が前記電源のセンタータップ端子に接
    続されている駆動回路。 ７、スイッチング指令信号に応答して出力負荷の両端間
    の信号を逆変換するインバータ回路であって、 ａ）それぞれソース、ドレインおよびゲート電極を有す
    る第１および第２の電界効果トランジスタを含み、両電
    界効果トランジスタが互いにインバータを成す関係に結
    合され、かつ両者の間に共通接続部を有しているトラン
    ジスタ回路網と、ｂ）前記スイッチング指令信号を前記
    ゲート電極の各々に結合する結合手段と、 ｃ）所定の値のインピーダンスを含み、前記電界効果ト
    ランジスタの一方のゲート電極における電圧が正であっ
    て、該一方の電界効果トランジスタのターンオンしきい
    値電圧レベル以上であるときに、前記電界効果トランジ
    スタの他方のゲート電極における電圧を該他方の電界効
    果トランジスタのしきい値電圧レベルより低い電圧に維
    持する手段と、 を有するインバータ回路。 ８、特許請求の範囲第７項記載のインバータ回路におい
    て、前記結合手段が信号受信用の一次巻線と第１および
    第２の二次巻線とを持つパルス変成器を有し、前記二次
    巻線の各々の第１の端子が前記電界効果トランジスタの
    対応するもののゲート電極にそれぞれ結合されているイ
    ンバータ回路。 ９、特許請求の範囲第８項記載のインバータ回路におい
    て、所定の結合インピーダンスを介して前記二次巻線の
    前記第１の端子の各々が前記対応するＦＥＴに結合され
    ているインバータ回路。 １０、特許請求の範囲第９項記載のインバータ回路にお
    いて、前記一次巻線が所定の値を有する抵抗と直列に接
    続されているインバータ回路。 １１、特許請求の範囲第１０項記載のインバータ回路に
    おいて、前記抵抗を含めた前記一次巻線の入力インピー
    ダンスが前記二次巻線の各々のインピーダンスおよび結
    合インピーダンスより高い値を有するインバータ回路。 １２、特許請求の範囲第１１項記載のインバータ回路に
    おいて、前記所定のインピーダンスが無誘導性抵抗を有
    するインバータ回路。 １３、特許請求の範囲第１２項記載のインバータ回路に
    おいて、前記一次巻線回路の前記抵抗が前記二次巻線回
    路の各々の前記抵抗の値の約１０倍の値を有するインバ
    ータ回路。 １４、特許請求の範囲第１３項記載のインバータ回路に
    おいて、前記電界効果トランジスタが互いにプッシュプ
    ル型に結合されているインバータ回路。 １５、特許請求の範囲第１３項記載のインバータ回路に
    おいて、前記電界効果トランジスタが互いに半ブリッジ
    形式に接続されているインバータ回路。 １６、特許請求の範囲第１４項記載のインバータ回路に
    おいて、前記電界効果トランジスタの各々の前記ソース
    電極が互いに前記共通接点に結合されており、前記イン
    バータ回路が、ａ）正および負の端子を有するＤＣ電源
    と、ｂ）一次および二次巻線を有する出力変成器とを含
    み、前記共通接続点が前記負端子に結合され、前記正端
    子が前記出力変成器の前記一次巻線のセンタータップ端
    子に接続され、前記電界効果トランジスタの各々のドレ
    イン電極が前記出力変成器の一次巻線の対応する端部端
    子にそれぞれ結合されているインバータ回路。 １７、特許請求の範囲第１５項記載のインバータ回路に
    おいて、前記ＦＥＴ電界効果トランジスタの内の第１の
    電界効果トランジスタのソース電極が第２の電界効果ト
    ランジスタのドレイン電極に接続されて前記共通接続部
    を形成し、前記第１の電界効果トランジスタのドレイン
    電極がＤＣ電源の正の電圧端子に接続され、前記第２の
    電界効果トランジスタのソース電極が前記ＤＣ電源の負
    の電圧端子に接続され、負荷が前記共通接続部と前記電
    源の中性電圧端子との間に接続されているインバータ回
    路。 １８、スイッチング指令信号に応じて出力負荷の両端間
    の信号を逆変換するインバータ回路であって、 ａ）一次巻線および二次巻線を有する出力変成器と、 ｂ）直流電源と、 ｃ）前記出力変成器の一次巻線の両端間に結合されたト
    ランジスタ回路網であって、それぞれソース、ドレイン
    およびゲート電極を有する第１および第２の電界効果ト
    ランジスタを含み、両電界効果トランジスタは互いにイ
    ンバータを成す関係に結合されて、少なくとも１つの共
    通接続部を有している前記トランジスタ回路網と、 ｄ）一次巻線と第１および第２の二次巻線とを有し、該
    二次巻線の各々の一端が前記電界効果トランジスタの対
    応するもののソース電極にそれぞれ接続され、前記二次
    巻線の各々の他端が前記電界効果トランジスタの対応す
    るもののゲート電極にそれぞれ接続されている入力変成
    器と、 ｅ）予め選択された値のインピーダンスを有し、前記電
    界効果トランジスタの一方のゲート電極の電圧が正であ
    って、該一方の電界効果トランジスタのターンオンしき
    い値電圧レベル以上であるとき、前記電界効果トランジ
    スタの他方のゲート電極の電圧を該他方の電界効果トラ
    ンジスタのしきい値電圧レベルより低い電圧に維持する
    手段と、を有するインバータ回路。 １９、特許請求の範囲第１８項記載のインバータ回路に
    おいて、前記インピーダンスが前記入力変成器の一次巻
    線に直列に接続された抵抗を有するインバータ回路。 ２０、特許請求の範囲第１９項記載のインバータ回路に
    おいて、前記インバータがプッシュプル型に接続され、
    前記電界効果トランジスタの各々のソース電極が前記電
    源の負の電圧端子において前記共通接続部に接続され、
    前記ドレイン電極が前記出力変成器の一次巻線の対応す
    る端部端子にそれぞれ接続されているインバータ回路。
JP61140458A 1985-06-18 1986-06-18 Ｆｅｔゲ−ト駆動回路 Pending JPS6243213A (ja)

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JPS57186992A (en) * 1981-05-11 1982-11-17 Keiichi Sugiyama Driving circuit for switching power transistor

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