JPH07213056A - スイッチング電力変換装置 - Google Patents
スイッチング電力変換装置Info
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- JPH07213056A JPH07213056A JP2206894A JP2206894A JPH07213056A JP H07213056 A JPH07213056 A JP H07213056A JP 2206894 A JP2206894 A JP 2206894A JP 2206894 A JP2206894 A JP 2206894A JP H07213056 A JPH07213056 A JP H07213056A
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Abstract
(57)【要約】
【目的】 スイッチング動作の高速化及びスイッチング
周波数の高周波化をはかることのできるスイッチング電
力変換装置を得る。 【構成】 制御回路２ａからのＰＷＭ制御された駆動信
号３を、コア６にギャップ９を設けたパルストランスＴ
ｒを介してスイッチ素子としてのＦＥＴＱ2 のゲートに
加えると共に、ＦＥＴＱ2 のオフ時に、放電回路５を構
成するトランジスタＱ3 を短絡してＦＥＴＱ2 の入力容
量の蓄積電荷を放電させる。 【効果】 パルストランスのコアにギャップを設けるこ
とにより励磁インダクタンスが小さくなり、ゲート端子
電圧の立下り遅れ時間が短縮され、スイッチング動作の
高速化、スイッチング周波数の高周波化を実現できる。
周波数の高周波化をはかることのできるスイッチング電
力変換装置を得る。 【構成】 制御回路２ａからのＰＷＭ制御された駆動信
号３を、コア６にギャップ９を設けたパルストランスＴ
ｒを介してスイッチ素子としてのＦＥＴＱ2 のゲートに
加えると共に、ＦＥＴＱ2 のオフ時に、放電回路５を構
成するトランジスタＱ3 を短絡してＦＥＴＱ2 の入力容
量の蓄積電荷を放電させる。 【効果】 パルストランスのコアにギャップを設けるこ
とにより励磁インダクタンスが小さくなり、ゲート端子
電圧の立下り遅れ時間が短縮され、スイッチング動作の
高速化、スイッチング周波数の高周波化を実現できる。
Description
【０００１】
【産業上の利用分野】本発明は１次側入力電力をスイッ
チング素子によりスイッチングして２次側に電力変換さ
れた出力を得るようにしたスイッチング電力変換装置に
関するものである。
チング素子によりスイッチングして２次側に電力変換さ
れた出力を得るようにしたスイッチング電力変換装置に
関するものである。
【０００２】
【従来の技術】図１６は従来のスイッチング電力変換装
置を概念的に示すブロック図である。図において、入力
交流電圧は整流回路１で直流電圧に変換され、この直流
電圧はスイッチ素子駆動回路２から得られる駆動信号３
によりオンオフ制御されるスイッチ素子Ｑによりパルス
状の交流電力に変換され、トランス４を介して出力され
る。
置を概念的に示すブロック図である。図において、入力
交流電圧は整流回路１で直流電圧に変換され、この直流
電圧はスイッチ素子駆動回路２から得られる駆動信号３
によりオンオフ制御されるスイッチ素子Ｑによりパルス
状の交流電力に変換され、トランス４を介して出力され
る。
【０００３】スイッチ素子駆動回路２は例えばＰＷＭ制
御回路等を含んで構成され、目的に合わせたデューティ
比を持つ駆動信号３を出力するように成されている。
御回路等を含んで構成され、目的に合わせたデューティ
比を持つ駆動信号３を出力するように成されている。
【０００４】このようなスイッチング電力変換装置は小
型で効率も良いことから各種産業機器、民生機器におい
てスイッチングレギュレータ、モータ駆動用のインバー
タ等に広く用いられている。
型で効率も良いことから各種産業機器、民生機器におい
てスイッチングレギュレータ、モータ駆動用のインバー
タ等に広く用いられている。
【０００５】スイッチ素子Ｑとしては、例えばバイポー
ラトランジスタ、ＦＥＴ、ＩＧＢＴ、ＳＩＴ、各種サイ
リスタ等の素子が用いられている。
ラトランジスタ、ＦＥＴ、ＩＧＢＴ、ＳＩＴ、各種サイ
リスタ等の素子が用いられている。
【０００６】これらの素子が駆動信号３により導通と非
導通の二つの状態間を遷移することによりスイッチング
動作が行われるのであるが、遷移時間が長い場合は素子
のエネルギー損失が大きくなる。またスイッチング電力
変換装置は、一般にスイッチ素子Ｑのスイッチング周波
数が高いと小型化することができるとされている。
導通の二つの状態間を遷移することによりスイッチング
動作が行われるのであるが、遷移時間が長い場合は素子
のエネルギー損失が大きくなる。またスイッチング電力
変換装置は、一般にスイッチ素子Ｑのスイッチング周波
数が高いと小型化することができるとされている。
【０００７】このため、近年においてはスイッチング周
波数のさらなる高周波化が要求されている。現状では数
１０ＫHz以上のスイッチング周波数では、バイポーラト
ランジスタ、ＦＥＴ、ＩＧＢＴ、ＳＩＴ等のスイッチ素
子が用いられており、これらの素子の特性に応じたスイ
ッチ素子駆動回路２が設計されている。
波数のさらなる高周波化が要求されている。現状では数
１０ＫHz以上のスイッチング周波数では、バイポーラト
ランジスタ、ＦＥＴ、ＩＧＢＴ、ＳＩＴ等のスイッチ素
子が用いられており、これらの素子の特性に応じたスイ
ッチ素子駆動回路２が設計されている。
【０００８】図１７はスイッチ素子としてバイポーラト
ランジスタＱ1 を用いた場合の従来のスイッチ素子駆動
回路２を示し、図１８はスイッチ素子としてＦＥＴＱ2
を用いた場合の従来のスイッチ素子駆動回路２を示す。
ランジスタＱ1 を用いた場合の従来のスイッチ素子駆動
回路２を示し、図１８はスイッチ素子としてＦＥＴＱ2
を用いた場合の従来のスイッチ素子駆動回路２を示す。
【０００９】図１７、図１８において、ＰＷＭ回路を含
む制御回路２ａから得られる駆動信号３はスピードアッ
プ用のコンデンサＣ、抵抗Ｒ1 を介してバイポーラトラ
ンジスタＱ1 のベース端子あるいはＦＥＴＱ2 のゲート
端子に加えられる。駆動信号３が正電圧のときバイポー
ラトランジスタＱ1 ではベース端子より駆動電流が供給
され、ＦＥＴＱ2 ではゲート端子に駆動電圧が加えられ
てバイポーラトランジスタＱ1 、ＦＥＴＱ2 は導通状態
となる。
む制御回路２ａから得られる駆動信号３はスピードアッ
プ用のコンデンサＣ、抵抗Ｒ1 を介してバイポーラトラ
ンジスタＱ1 のベース端子あるいはＦＥＴＱ2 のゲート
端子に加えられる。駆動信号３が正電圧のときバイポー
ラトランジスタＱ1 ではベース端子より駆動電流が供給
され、ＦＥＴＱ2 ではゲート端子に駆動電圧が加えられ
てバイポーラトランジスタＱ1 、ＦＥＴＱ2 は導通状態
となる。
【００１０】駆動信号３がゼロになると、バイポーラト
ランジスタＱ1 の駆動電流及びＦＥＴＱ2 の駆動電圧が
ゼロとなってバイポーラトランジスタＱ1 、ＦＥＴＱ2
は非導通状態に遷移する。このときバイポーラトランジ
スタＱ1 、ＦＥＴＱ2 に寄生する入力容量に蓄積された
電荷が放電し、抵抗Ｒ2 を通じて放電電流が流れる。こ
のようにしてスイッチ素子としてのバイポーラトランジ
スタＱ1 、ＦＥＴＱ2のスイッチング動作が行われる。
ランジスタＱ1 の駆動電流及びＦＥＴＱ2 の駆動電圧が
ゼロとなってバイポーラトランジスタＱ1 、ＦＥＴＱ2
は非導通状態に遷移する。このときバイポーラトランジ
スタＱ1 、ＦＥＴＱ2 に寄生する入力容量に蓄積された
電荷が放電し、抵抗Ｒ2 を通じて放電電流が流れる。こ
のようにしてスイッチ素子としてのバイポーラトランジ
スタＱ1 、ＦＥＴＱ2のスイッチング動作が行われる。
【００１１】次に、上述のようなスイッチ素子駆動回路
２において、電源電圧Ｖが高電圧である場合や、バイポ
ーラトランジスタＱ1 のエミッタ電圧あるいはＦＥＴＱ
2 のドレイン電圧が変動するような場合は、スイッチ素
子をスイッチ素子駆動回路２の一部から絶縁して別々に
接地する必要があり、この絶縁を行うためにパルストラ
ンスを用いるようにしている。
２において、電源電圧Ｖが高電圧である場合や、バイポ
ーラトランジスタＱ1 のエミッタ電圧あるいはＦＥＴＱ
2 のドレイン電圧が変動するような場合は、スイッチ素
子をスイッチ素子駆動回路２の一部から絶縁して別々に
接地する必要があり、この絶縁を行うためにパルストラ
ンスを用いるようにしている。
【００１２】図１９はスイッチ素子としてＦＥＴＱ2 を
用いたスイッチ素子駆動回路２にパルストランスＴｒを
用いた場合の構成例を示す。図１９において、制御回路
２ａから得られる駆動信号３はパルストランスＴｒを介
してＦＥＴＱ2 を制御するように成されている。尚、ダ
イオードＤ1 はＦＥＴＱ2 のオフ時に入力容量の放電電
流がパルストランスＴｒ側に流れるのを防止するために
設けられている。このようにパルストランスＴｒを使用
することによって、簡単に制御回路２ａとスイッチ素子
との間を電気的に絶縁することができる。また、オフ時
には励磁エネルギーによる逆起電力がパルストランスＴ
ｒの２次側に発生し、これがスイッチ素子のベース端子
あるいはゲート端子を逆バイアスするため、スイッチン
グをより高速化することができる。
用いたスイッチ素子駆動回路２にパルストランスＴｒを
用いた場合の構成例を示す。図１９において、制御回路
２ａから得られる駆動信号３はパルストランスＴｒを介
してＦＥＴＱ2 を制御するように成されている。尚、ダ
イオードＤ1 はＦＥＴＱ2 のオフ時に入力容量の放電電
流がパルストランスＴｒ側に流れるのを防止するために
設けられている。このようにパルストランスＴｒを使用
することによって、簡単に制御回路２ａとスイッチ素子
との間を電気的に絶縁することができる。また、オフ時
には励磁エネルギーによる逆起電力がパルストランスＴ
ｒの２次側に発生し、これがスイッチ素子のベース端子
あるいはゲート端子を逆バイアスするため、スイッチン
グをより高速化することができる。
【００１３】図２０は従来のパルストランスＴｒの構成
を示す。図２０においてコア６はＥ型のコア６ａとＩ型
のコア６ｂで構成され、コア６ａの内部に１次巻線７と
２次巻線８とが同心的に巻装されている。この場合コア
６ａとコア６ｂとは密接されている。コア６は例えばフ
ェライト、アモルファス等の磁性体から成るものが用い
られる。
を示す。図２０においてコア６はＥ型のコア６ａとＩ型
のコア６ｂで構成され、コア６ａの内部に１次巻線７と
２次巻線８とが同心的に巻装されている。この場合コア
６ａとコア６ｂとは密接されている。コア６は例えばフ
ェライト、アモルファス等の磁性体から成るものが用い
られる。
【００１４】上述した図１９のパルストランスＴｒを用
いたスイッチ素子駆動回路２において、ＦＥＴＱ2 の入
力側に入力容量と呼ばれる容量成分が存在するため、図
１９の回路は等価的に図２１に示すように表わすことが
できる。図２１において、Ｃiss は入力容量を示してい
る。スイッチ素子がオフ状態からオン状態に遷移する時
は、最初にパルス状の大きな電流が流れ込み、入力端子
が入力電圧になるまで上昇してオン状態になる。
いたスイッチ素子駆動回路２において、ＦＥＴＱ2 の入
力側に入力容量と呼ばれる容量成分が存在するため、図
１９の回路は等価的に図２１に示すように表わすことが
できる。図２１において、Ｃiss は入力容量を示してい
る。スイッチ素子がオフ状態からオン状態に遷移する時
は、最初にパルス状の大きな電流が流れ込み、入力端子
が入力電圧になるまで上昇してオン状態になる。
【００１５】一般にスイッチング電力変換装置に使用さ
れるスイッチ素子の入力容量Ｃissは大きいので、スイ
ッチング速度を上げるためにスイッチ素子への供給電流
を大きくする必要がある。このためにはパルストランス
Ｔｒの１次側の電流供給能力を充分大きくすることと、
２次側からスイッチ素子の入力端子までの間のインピー
ダンスを小さくする必要がある。
れるスイッチ素子の入力容量Ｃissは大きいので、スイ
ッチング速度を上げるためにスイッチ素子への供給電流
を大きくする必要がある。このためにはパルストランス
Ｔｒの１次側の電流供給能力を充分大きくすることと、
２次側からスイッチ素子の入力端子までの間のインピー
ダンスを小さくする必要がある。
【００１６】一方、オン状態からオフ状態に遷移する時
は、入力容量Ｃiss に蓄積された電荷を抵抗Ｒ2 を通じ
て放電させ、入力端子電圧をゼロにすることにより、オ
フ状態となる。即ち、遷移時間は入力容量Ｃiss と抵抗
Ｒ2 とで決定され、蓄積電荷の放電電流を大きくするに
は抵抗Ｒ2 を小さくすることが望ましい。しかしながら
抵抗Ｒ2 が小さすぎるとオン時の入力電流が不足するこ
とになり限界がある。このため図２２に示すようにオフ
時の入力端子電圧（ゲート入力電圧）の立下りに遅れ時
間Ｔoff が生じることになる。
は、入力容量Ｃiss に蓄積された電荷を抵抗Ｒ2 を通じ
て放電させ、入力端子電圧をゼロにすることにより、オ
フ状態となる。即ち、遷移時間は入力容量Ｃiss と抵抗
Ｒ2 とで決定され、蓄積電荷の放電電流を大きくするに
は抵抗Ｒ2 を小さくすることが望ましい。しかしながら
抵抗Ｒ2 が小さすぎるとオン時の入力電流が不足するこ
とになり限界がある。このため図２２に示すようにオフ
時の入力端子電圧（ゲート入力電圧）の立下りに遅れ時
間Ｔoff が生じることになる。
【００１７】図２３は図１９の回路におけるオフ時の遷
移時間を改善するためのスイッチ素子駆動回路２の構成
例を示す。この回路においては、抵抗Ｒ3 とバイポーラ
トランジスタ（以下、単にトランジスタと言う）Ｑ3 と
から構成される放電回路５が設けられている。
移時間を改善するためのスイッチ素子駆動回路２の構成
例を示す。この回路においては、抵抗Ｒ3 とバイポーラ
トランジスタ（以下、単にトランジスタと言う）Ｑ3 と
から構成される放電回路５が設けられている。
【００１８】図２３において、オン時には正電圧の駆動
信号３がパルストランスＴｒ、ダイオードＤ1 を介して
ＦＥＴＱ2 を導通させる。このときトランジスタＱ3 は
高抵抗状態を保持している。オフ時には駆動信号３がゼ
ロになり、パルストランスＴｒの２次側に逆起電圧が生
じると、ＦＥＴＱ2 がオフ状態になると共に、トランジ
スタＱ3 が短絡状態となる。
信号３がパルストランスＴｒ、ダイオードＤ1 を介して
ＦＥＴＱ2 を導通させる。このときトランジスタＱ3 は
高抵抗状態を保持している。オフ時には駆動信号３がゼ
ロになり、パルストランスＴｒの２次側に逆起電圧が生
じると、ＦＥＴＱ2 がオフ状態になると共に、トランジ
スタＱ3 が短絡状態となる。
【００１９】これによりＦＥＴＱ2 の入力容量からの放
電電流がこのトランジスタＱ3 を通じて急速に流れる。
この結果、図２４に示すように、遅れ時間Ｔoff は図２
２に比べてかなり改善することができる。
電電流がこのトランジスタＱ3 を通じて急速に流れる。
この結果、図２４に示すように、遅れ時間Ｔoff は図２
２に比べてかなり改善することができる。
【００２０】
【発明が解決しようとする課題】図２３のような、パル
ストランスＴｒを用いかつオフ時にのみ放電電流を流す
放電回路５を設けたスイッチ素子駆動回路２において
は、図２４のように遅れ時間Ｔoff はかなり改善され、
スイッチング速度の高速化に対して効果が認められるも
ののパルストランスＴｒの逆起電圧の発生が駆動信号か
ら遅れるため高速化には限界が生じていた。
ストランスＴｒを用いかつオフ時にのみ放電電流を流す
放電回路５を設けたスイッチ素子駆動回路２において
は、図２４のように遅れ時間Ｔoff はかなり改善され、
スイッチング速度の高速化に対して効果が認められるも
ののパルストランスＴｒの逆起電圧の発生が駆動信号か
ら遅れるため高速化には限界が生じていた。
【００２１】本発明は上記のような問題を解決するため
になされたもので、パルストランスとスイッチ素子の入
力容量の蓄積電荷をオフ時に放電させる放電回路とから
成るスイッチ素子駆動回路を有するスイッチング電力変
換装置において、スイッチ素子のオフ時における遷移時
間の遅れを改善し、スイッチ速度の高速化及びスイッチ
ング周波数の高周波化を実現することのできるスイッチ
ング電力変換装置を提供することを目的としている。
になされたもので、パルストランスとスイッチ素子の入
力容量の蓄積電荷をオフ時に放電させる放電回路とから
成るスイッチ素子駆動回路を有するスイッチング電力変
換装置において、スイッチ素子のオフ時における遷移時
間の遅れを改善し、スイッチ速度の高速化及びスイッチ
ング周波数の高周波化を実現することのできるスイッチ
ング電力変換装置を提供することを目的としている。
【００２２】
【課題を解決するための手段】本発明においては、パル
ストランスとスイッチ素子の入力容量の蓄積電荷をオフ
時に放電させる放電回路とから成るスイッチ素子駆動回
路を有するスイッチング電力変換装置において、パルス
トランスとしてコアにギャップを設けたパルストランス
を用いるようにしている。
ストランスとスイッチ素子の入力容量の蓄積電荷をオフ
時に放電させる放電回路とから成るスイッチ素子駆動回
路を有するスイッチング電力変換装置において、パルス
トランスとしてコアにギャップを設けたパルストランス
を用いるようにしている。
【００２３】
【作用】パルストランスのコアにギャップを設けること
により、パルストランスの励磁インダクタンスが小さく
なり、これによってスイッチ素子の駆動信号からパルス
トランスの逆起電圧の発生までの遅れが改善され、この
結果、スイッチ素子の入力端子電圧の立下り遅れ時間Ｔ
off が短縮される。
により、パルストランスの励磁インダクタンスが小さく
なり、これによってスイッチ素子の駆動信号からパルス
トランスの逆起電圧の発生までの遅れが改善され、この
結果、スイッチ素子の入力端子電圧の立下り遅れ時間Ｔ
off が短縮される。
【００２４】
【実施例】図１（ａ）は本発明によるスイッチング電力
変換装置におけるスイッチ素子駆動回路２の実施例を示
すもので、図２３の回路構成と実質的に同一構成であ
る。
変換装置におけるスイッチ素子駆動回路２の実施例を示
すもので、図２３の回路構成と実質的に同一構成であ
る。
【００２５】図１（ｂ）はパルストランスＴｒのコア６
を示すもので、Ｅ型のコア６ａとＩ型のコア６ｂとの間
にギャップ９が設けられ、このギャップ９には、絶縁体
から成るスペーサ１０が設けられている。１１は磁路を
示す。
を示すもので、Ｅ型のコア６ａとＩ型のコア６ｂとの間
にギャップ９が設けられ、このギャップ９には、絶縁体
から成るスペーサ１０が設けられている。１１は磁路を
示す。
【００２６】図２はギャップ９を有するコア６を用いた
パルストランスＴｒの構成を示すもので、図２０と対応
する部分には同一符号を付して説明を省略する。
パルストランスＴｒの構成を示すもので、図２０と対応
する部分には同一符号を付して説明を省略する。
【００２７】次に、ギャップ９を有するコア６を用いた
パルストランスＴｒに関して説明する。
パルストランスＴｒに関して説明する。
【００２８】前述したように、図２３のスイッチ素子駆
動回路２では逆起電圧の発生が遅れるが、本発明者はそ
の原因を究明した結果、パルストランスＴｒの励磁イン
ダクタンスが大きく影響を及ぼすことが判明した。
動回路２では逆起電圧の発生が遅れるが、本発明者はそ
の原因を究明した結果、パルストランスＴｒの励磁イン
ダクタンスが大きく影響を及ぼすことが判明した。
【００２９】即ち、図２３のダイオードＤ1 は逆方向電
圧に対して容量成分Ｃｄを有し、パルストランスＴｒは
励磁インダクタンスＬｅｘを有することにより、オフ時
には図２３は図３に示すような等価回路となる。図３に
おいて、Ａ点の電位はＣissとＣd との合成容量Ｃmix
とＬexとによる部分共振により変化しながら減衰する。
その共振時間Ｔは、
圧に対して容量成分Ｃｄを有し、パルストランスＴｒは
励磁インダクタンスＬｅｘを有することにより、オフ時
には図２３は図３に示すような等価回路となる。図３に
おいて、Ａ点の電位はＣissとＣd との合成容量Ｃmix
とＬexとによる部分共振により変化しながら減衰する。
その共振時間Ｔは、
【００３０】
【数１】
【００３１】として表わされる。従って、Ａ点の電位の
減少速度を上げるためにはＣmix 又はＬexの何れかを小
さくすればよいことになる。Ｃmix を小さくするにはス
イッチ素子の制約があるためＬexを小さくする。このた
めに本発明においてはパルストランスＴｒのコア６にギ
ャップ９を設けてＬexを小さくするようにしている。
減少速度を上げるためにはＣmix 又はＬexの何れかを小
さくすればよいことになる。Ｃmix を小さくするにはス
イッチ素子の制約があるためＬexを小さくする。このた
めに本発明においてはパルストランスＴｒのコア６にギ
ャップ９を設けてＬexを小さくするようにしている。
【００３２】これによって、図４に示すようにスイッチ
素子の入力端子電圧（ＦＥＴＱ2 のゲート端子電圧）の
遅れ時間Ｔoff が大幅に短縮され、この結果、スイッチ
ングの高速化及びスイッチング周波数の高周波化を実現
することができる。
素子の入力端子電圧（ＦＥＴＱ2 のゲート端子電圧）の
遅れ時間Ｔoff が大幅に短縮され、この結果、スイッチ
ングの高速化及びスイッチング周波数の高周波化を実現
することができる。
【００３３】尚、本発明の効果はパルストランスＴｒの
コア６に設けたギャップ９が大きいほど顕著に現われる
が、これと共に大きな１次側電流の供給能力が必要とな
ることから、実際にはギャップ９の大きさは適正化が必
要となる。
コア６に設けたギャップ９が大きいほど顕著に現われる
が、これと共に大きな１次側電流の供給能力が必要とな
ることから、実際にはギャップ９の大きさは適正化が必
要となる。
【００３４】図５〜図８はスイッチ素子駆動回路２の他
の例を示すもので、何れも従来から知られている回路に
ギャップ９を設けたパルストランスＴｒを適用した場合
を示している。
の例を示すもので、何れも従来から知られている回路に
ギャップ９を設けたパルストランスＴｒを適用した場合
を示している。
【００３５】図１のようにギャップ９を有するパルスト
ランスＴｒを用いた場合、従来のギャップを設けないパ
ルストランスを用いた場合と比較して大きな励磁エネル
ギーをオフ時に逆起電力として放出することになる。こ
の大きな逆起電力により放電回路５のトランスジスタＱ
3 や制御回路２ａに含まれる電流供給用のトランジスタ
等が破壊するおそれがある。
ランスＴｒを用いた場合、従来のギャップを設けないパ
ルストランスを用いた場合と比較して大きな励磁エネル
ギーをオフ時に逆起電力として放出することになる。こ
の大きな逆起電力により放電回路５のトランスジスタＱ
3 や制御回路２ａに含まれる電流供給用のトランジスタ
等が破壊するおそれがある。
【００３６】このため図５〜図７の回路においては逆起
電力の電圧を一定にクランプするためのクランプ回路１
２を設けている。図５ではパルストランスＴｒの２次側
にダイオードＤ3 とツェナーダイオードＤｚから成るク
ランプ回路１２が設けられている。
電力の電圧を一定にクランプするためのクランプ回路１
２を設けている。図５ではパルストランスＴｒの２次側
にダイオードＤ3 とツェナーダイオードＤｚから成るク
ランプ回路１２が設けられている。
【００３７】図６ではパルストランスＴｒの１次側に抵
抗Ｒ4 、コンデンサＣ1 から成る時定数回路とダイオー
ドＤ4 とから成るクランプ回路１２が設けられている。
抗Ｒ4 、コンデンサＣ1 から成る時定数回路とダイオー
ドＤ4 とから成るクランプ回路１２が設けられている。
【００３８】図７では、パルストランスＴｒの１次側巻
線の一端にダイオードＤ5 を設けると共に、中点に電圧
Ｖｃが加えられて成るクランプ回路１２が設けられてい
る。１次側巻線の他端には制御回路２ａに含まれるトラ
ンジスタＱ4 が接続され、このトランジスタＱ4 は駆動
信号３によりスイッチングされるように成されている。
線の一端にダイオードＤ5 を設けると共に、中点に電圧
Ｖｃが加えられて成るクランプ回路１２が設けられてい
る。１次側巻線の他端には制御回路２ａに含まれるトラ
ンジスタＱ4 が接続され、このトランジスタＱ4 は駆動
信号３によりスイッチングされるように成されている。
【００３９】この図７の回路は、パルストランスＴｒに
蓄積された励磁エネルギーを１次側に回生させるように
している。即ち、ダイオードＤ5 のオフ時に発生する逆
起電力の一部が１次側に戻され、これによりスイッチ素
子の駆動電力を低減することができる。また、クランプ
回路１２は逆起電圧をＶｃにクランプする。
蓄積された励磁エネルギーを１次側に回生させるように
している。即ち、ダイオードＤ5 のオフ時に発生する逆
起電力の一部が１次側に戻され、これによりスイッチ素
子の駆動電力を低減することができる。また、クランプ
回路１２は逆起電圧をＶｃにクランプする。
【００４０】図８の回路は放電回路５のトランジスタＱ
3 をダイオードＤ2 及び抵抗Ｒ3 を介して駆動制御する
ようにしたものである。
3 をダイオードＤ2 及び抵抗Ｒ3 を介して駆動制御する
ようにしたものである。
【００４１】図９、図１０はパルストランスＴｒのギャ
ップ９を有するコア６の他の実施例を示したものであ
る。
ップ９を有するコア６の他の実施例を示したものであ
る。
【００４２】図９はＥ型のコア６ａの中央突部のみにギ
ャップ９を設けたものである。また図１０のコア６は２
つのＥ型のコア６ａ、６ｃから成り、それらの中央突部
にギャップ９を設けたものである。
ャップ９を設けたものである。また図１０のコア６は２
つのＥ型のコア６ａ、６ｃから成り、それらの中央突部
にギャップ９を設けたものである。
【００４３】図１１、図１２、図１３は、コア６のさら
に他の実施例を示したものである。図１１では、Ｅ型の
コア６ａの中央突部のみに断面が楔状の切り欠きから成
るギャップ９を設けることにより、コア６の磁路１１中
にギャップを設けるようにしている。
に他の実施例を示したものである。図１１では、Ｅ型の
コア６ａの中央突部のみに断面が楔状の切り欠きから成
るギャップ９を設けることにより、コア６の磁路１１中
にギャップを設けるようにしている。
【００４４】図１２では、Ｅ型のコア６ａの中央突部の
みに断面が階段状の切り欠きから成るギャップ９を設け
ている。
みに断面が階段状の切り欠きから成るギャップ９を設け
ている。
【００４５】図１３のコア６は２つのＥ型のコア６ａ、
６ｃから成り、それらの少なくとも一方の中央突部に楔
状のギャップ９を設けたものである。
６ｃから成り、それらの少なくとも一方の中央突部に楔
状のギャップ９を設けたものである。
【００４６】パルストランスの励磁インダクタンスＬex
を単純に小さくするとパルストランスの励磁電流が大き
くなり、スイッチ素子のオン時には先に説明したよう
に、パルストランスの１次側にスイッチ素子への駆動電
流とパルストランスの励磁電流とを同時にまかなうだけ
の電流供給能力が必要となることから、オン時には逆に
Ｌexが大きい方が望ましい。
を単純に小さくするとパルストランスの励磁電流が大き
くなり、スイッチ素子のオン時には先に説明したよう
に、パルストランスの１次側にスイッチ素子への駆動電
流とパルストランスの励磁電流とを同時にまかなうだけ
の電流供給能力が必要となることから、オン時には逆に
Ｌexが大きい方が望ましい。
【００４７】このために図１１〜１３においては、パル
ストランスＴｒのコア６に楔状または階段状のギャップ
９を設けることにより、図１４に示すようにＬexをオン
時には大きくオフ時には小さくするようにしている。
ストランスＴｒのコア６に楔状または階段状のギャップ
９を設けることにより、図１４に示すようにＬexをオン
時には大きくオフ時には小さくするようにしている。
【００４８】これによって、図１５に示すようにスイッ
チ素子のオフ時の入力端子電圧（ＦＥＴＱ2 のゲート端
子電圧）の遅れ時間Ｔoff が大幅に短縮され、しかもス
イッチ素子オン時のパルストランスの励磁電流が減少す
る。この結果、スイッチングの高速化及びスイッチング
周波数の高周波化を実現することができる。
チ素子のオフ時の入力端子電圧（ＦＥＴＱ2 のゲート端
子電圧）の遅れ時間Ｔoff が大幅に短縮され、しかもス
イッチ素子オン時のパルストランスの励磁電流が減少す
る。この結果、スイッチングの高速化及びスイッチング
周波数の高周波化を実現することができる。
【００４９】尚、本発明の効果はパルストランスＴｒの
コア６に設けたギャップ９を構成する楔状の切り欠きま
たは階段状の切り欠きの段差が大きいほど顕著に現れる
が、これと共にオフ時に１次側電流の供給能力が必要と
なることから、実際にはギャップ９の切り欠きの大きさ
は適正化が必要となる。
コア６に設けたギャップ９を構成する楔状の切り欠きま
たは階段状の切り欠きの段差が大きいほど顕著に現れる
が、これと共にオフ時に１次側電流の供給能力が必要と
なることから、実際にはギャップ９の切り欠きの大きさ
は適正化が必要となる。
【００５０】以上のように、パルストランスのコアに楔
状または階段状のギャップを設けることにより、スイッ
チ素子のオフ時にはパルストランスの励磁インダクタン
スが小さくなり、これによってスイッチ素子の駆動信号
からパルストランスの逆起電圧の発生までの遅れが改善
され、この結果、スイッチ素子の入力端子電圧の立下り
遅れ時間Ｔoff が短縮される。さらには、スイッチ素子
のオン時にはパルストランスの励磁インダクタンスが大
きくなり、これによってパルストランスの１次側の励磁
電流が小さくなることから、パルストランスの１次側の
電流供給能力が小さくて済むようになる。
状または階段状のギャップを設けることにより、スイッ
チ素子のオフ時にはパルストランスの励磁インダクタン
スが小さくなり、これによってスイッチ素子の駆動信号
からパルストランスの逆起電圧の発生までの遅れが改善
され、この結果、スイッチ素子の入力端子電圧の立下り
遅れ時間Ｔoff が短縮される。さらには、スイッチ素子
のオン時にはパルストランスの励磁インダクタンスが大
きくなり、これによってパルストランスの１次側の励磁
電流が小さくなることから、パルストランスの１次側の
電流供給能力が小さくて済むようになる。
【００５１】このように、スイッチ素子の駆動信号から
のスイッチ素子の入力端子電圧の立下り遅れ時間を従来
より大幅に短縮すると共にオン時に必要な駆動電流を減
少することができ、これによってスイッチング動作の高
速化及びスイッチング周波数の高周波化を効率よく実現
することができる。
のスイッチ素子の入力端子電圧の立下り遅れ時間を従来
より大幅に短縮すると共にオン時に必要な駆動電流を減
少することができ、これによってスイッチング動作の高
速化及びスイッチング周波数の高周波化を効率よく実現
することができる。
【００５２】上述した各実施例においては、スイッチ素
子としてＦＥＴＱ2 を用いた場合について説明したが、
本発明はスイッチ素子としてその他にバイポーラトラン
ジスタ、ＩＧＢＴ、ＳＩＴを用いても同様の効果が得ら
れる。
子としてＦＥＴＱ2 を用いた場合について説明したが、
本発明はスイッチ素子としてその他にバイポーラトラン
ジスタ、ＩＧＢＴ、ＳＩＴを用いても同様の効果が得ら
れる。
【００５３】
【発明の効果】以上説明したように本発明によれば、パ
ルストランスを用いると共に、スイッチ素子の入力容量
の蓄積電荷を放電させる放電回路を設けて成るスイッチ
素子駆動回路を有するスイッチング電力変換装置におい
て、上記パルストランスのコアにギャップを設けたこと
により、スイッチ素子の駆動信号からのスイッチ素子の
入力端子電圧の立下り遅れ時間を従来より大幅に短縮す
ることができ、これによってスイッチング動作の高速化
及びスイッチング周波数の高周波化を実現することがで
きる効果が得られる。また、スイッチング動作の高速化
により、スイッチ素子の発熱が軽減されるので、スイッ
チング電力変換装置を構成するトランス、フィルタ等を
小型化できる効果が得られる。
ルストランスを用いると共に、スイッチ素子の入力容量
の蓄積電荷を放電させる放電回路を設けて成るスイッチ
素子駆動回路を有するスイッチング電力変換装置におい
て、上記パルストランスのコアにギャップを設けたこと
により、スイッチ素子の駆動信号からのスイッチ素子の
入力端子電圧の立下り遅れ時間を従来より大幅に短縮す
ることができ、これによってスイッチング動作の高速化
及びスイッチング周波数の高周波化を実現することがで
きる効果が得られる。また、スイッチング動作の高速化
により、スイッチ素子の発熱が軽減されるので、スイッ
チング電力変換装置を構成するトランス、フィルタ等を
小型化できる効果が得られる。
【図１】本発明の一実施例を示す回路図及びパルストラ
ンスのコアの側面断面図である。
ンスのコアの側面断面図である。
【図２】パルストランスの実施例を示す斜視図及び側面
断面図である。
断面図である。
【図３】図１の等価回路を示す回路図である。
【図４】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図５】スイッチ素子駆動回路の他の実施例を示す回路
図である。
図である。
【図６】スイッチ素子駆動回路の他の実施例を示す回路
図である。
図である。
【図７】スイッチ素子駆動回路の他の実施例を示す回路
図である。
図である。
【図８】スイッチ素子駆動回路の他の実施例を示す回路
図である。
図である。
【図９】パルストランスの他の実施例を示す側面断面図
である。
である。
【図１０】パルストランスの他の実施例を示す側面断面
図である。
図である。
【図１１】パルストランスの他の実施例を示す側面断面
図である。
図である。
【図１２】パルストランスの他の実施例を示す側面断面
図である。
図である。
【図１３】パルストランスの他の実施例を示す側面断面
図である。
図である。
【図１４】図１１〜１３のパルストランスの特性を示す
グラフである。
グラフである。
【図１５】図１１〜１３のパルストランスを用いた場合
の動作を示すタイミングチャートである。
の動作を示すタイミングチャートである。
【図１６】スイッチング電力変換装置を概念的に示すブ
ロック図である。
ロック図である。
【図１７】従来のパルストランスを用いないスイッチ素
子駆動回路の一例を示す回路図である。
子駆動回路の一例を示す回路図である。
【図１８】従来のパルストランスを用いないスイッチ素
子駆動回路の他の例を示す回路図である。
子駆動回路の他の例を示す回路図である。
【図１９】従来のパルストランスを用いたスイッチ素子
駆動回路を示す回路図である。
駆動回路を示す回路図である。
【図２０】従来のパルストランスを示す斜視図及び側面
断面図である。
断面図である。
【図２１】図１９の回路の等価回路を示す回路図であ
る。
る。
【図２２】図１９の回路の動作を示すタイミングチャー
トである。
トである。
【図２３】従来の放電回路を有するスイッチ素子駆動回
路を示す回路図である。
路を示す回路図である。
【図２４】図２３の回路の動作を示すタイミングチャー
トである。
トである。
Ｑ スイッチ素子 Ｑ1 、Ｑ3 バイポーラトランジスタ Ｑ2 ＦＥＴ ２ スイッチ素子駆動回路 ３ 駆動信号 ５ 放電回路 ６ コア ９ ギャップ １２ クランプ回路
Claims (3)
- 【請求項１】 スイッチ素子駆動回路から得られる駆動
信号によりスイッチ素子をオンオフ制御することにより
直流入力電圧をスイッチングするようにしたスイッチン
グ電力変換装置において、上記スイッチ素子駆動回路
を、 上記駆動信号を上記スイッチ素子に加えるように成され
かつコアにギャップを有するパルストランスと、 上記スイッチ素子のオフ時に短絡状態となって上記スイ
ッチ素子の入力容量に蓄積された電荷を放電させる放電
回路とにより構成したことを特徴とするスイッチング電
力変換装置。 - 【請求項２】 スイッチ素子駆動回路から得られる駆動
信号によりスイッチ素子をオンオフ制御することにより
直流入力電圧をスイッチングするようにしたスイッチン
グ電力変換装置において、上記スイッチ素子駆動回路
を、 上記駆動信号を上記スイッチ素子に加えるように成され
かつコアにギャップを有するパルストランスと、 上記スイッチ素子のオフ時に短絡状態となって上記スイ
ッチ素子の入力容量に蓄積された電荷を放電させる放電
回路と、 上記パルストランスに発生する逆起電圧を所定の大きさ
にクランプするクランプ回路とにより構成したことを特
徴とするスイッチング電力変換装置。 - 【請求項３】 上記パルストランスのコアに設けられた
上記ギャップは断面が楔状または階段状を成すことを特
徴とする請求項１又は２記載のスイッチング電力変換装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206894A JPH07213056A (ja) | 1994-01-21 | 1994-01-21 | スイッチング電力変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2206894A JPH07213056A (ja) | 1994-01-21 | 1994-01-21 | スイッチング電力変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07213056A true JPH07213056A (ja) | 1995-08-11 |
Family
ID=12072582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2206894A Withdrawn JPH07213056A (ja) | 1994-01-21 | 1994-01-21 | スイッチング電力変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07213056A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456511B1 (en) | 2000-02-17 | 2002-09-24 | Tyco Electronics Corporation | Start-up circuit for flyback converter having secondary pulse width modulation |
| US6775164B2 (en) | 2002-03-14 | 2004-08-10 | Tyco Electronics Corporation | Three-terminal, low voltage pulse width modulation controller IC |
| US9654098B2 (en) | 2013-07-31 | 2017-05-16 | Panasonic Intellectual Property Management Co., Ltd. | Signal reception circuit and isolated signal transmission device |
-
1994
- 1994-01-21 JP JP2206894A patent/JPH07213056A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6456511B1 (en) | 2000-02-17 | 2002-09-24 | Tyco Electronics Corporation | Start-up circuit for flyback converter having secondary pulse width modulation |
| US6775164B2 (en) | 2002-03-14 | 2004-08-10 | Tyco Electronics Corporation | Three-terminal, low voltage pulse width modulation controller IC |
| US9654098B2 (en) | 2013-07-31 | 2017-05-16 | Panasonic Intellectual Property Management Co., Ltd. | Signal reception circuit and isolated signal transmission device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010403 |