JP3688163B2 - 制御回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、電力用半導体（power semiconductor）を制御する制御回路であって、制御入力、補助電圧入力および出力からなるゲート駆動回路を含む制御回路に関する。
【０００２】
【発明が解決しようとする課題】
ここしばらくの間、ＩＧＢＴやＦＥＴのように、最高で約１００アンペアの電力用半導体を制御するために使用できる、光学的に絶縁されたゲート駆動回路が市販されている。電力用半導体の定格が限定されている理由は、ゲート駆動回路の電流出力容量が限定されているためであり、このことが、大電流の電力用半導体を確実に制御することを不可能にしている。上記問題点のため、このようなゲート駆動回路を使用すると別の増幅器段階が必要になるが、別の増幅器段階を使用すると、より大電流の電力用半導体のニーズを満足させる電流給電容量にすることができる。
【０００３】
【課題を解決するための手段】
本発明の目的は、上述の不具合を回避するとともに、簡単な制御回路を使用して、大電流の電力用半導体を確実に制御する制御回路を提供することである。この目的は、本発明による下記の制御回路によって達成される。すなわち、本制御回路は、制御電極と、制御回路の正の入力端子を形成する第１の主電極と、制御回路の出力を形成する第２の主電極とを含む複数の主電極を持つ第１の半導体スイッチ；制御電極と、制御回路の負の入力端子を形成する第１の主電極と、制御回路の出力に接続される第２の主電極とを含む複数の主電極を持つ第２の半導体スイッチ；ゲート駆動回路の正の補助電圧入力に第１の端子が接続され、制御回路の正の入力端子に第２の端子が接続され、正の補助電圧入力が第１の半導体スイッチを制御するように構成されている第１の抵抗；ゲート駆動回路の負の補助電圧入力に第１の端子が接続され、制御回路の負の入力端子に第２の端子が接続され、負の補助電圧入力が第２の半導体スイッチを制御するように構成されている第２の抵抗；ゲート駆動回路の出力に陽極が接続され、制御回路の正の入力端子に陰極が接続されている第１のツェナーダイオード；及びゲート駆動回路の出力に陰極が接続され、制御回路の負の入力端子に陽極が接続されている第２のツェナーダイオードを含むことを特徴とする制御回路である。
【０００４】
本発明による制御回路は、簡単な回路を使用することによってゲート駆動回路の電流出力容量を増加するという考え方に基づいている。この制御回路は、出力を形成する半導体スイッチを含み、この出力はゲート駆動回路の出力と同相（cophasal）である。半導体スイッチを介して出力に得られる電流は、ゲート駆動回路の出力からだけの電流よりもかなり大きい。両出力が同相であるため、この制御回路は、それに接続されうる他の構成部品に認識されない（unnoticeable）ので、他の部品や、同じ機能をもつ実体（entity）に属する補助実体（sub-entity）を設計する場合に、この制御回路に属する補助構成部品の追加を考慮に入れることは不必要である。
【０００５】
【発明の実施の形態】
添付の図面を参照して、好適実施例とともに本発明をより詳細に説明する。
【０００６】
図１によれば、本発明による制御回路はゲート駆動回路Ａ１を含む。ゲート駆動回路Ａ１は光学的に絶縁されたゲート駆動回路であり、そのため制御入力Ctrlは、ゲート駆動回路の他の出力や入力と電気的に絶縁されている。したがって、制御入力を与える回路の電位は、制御回路の電位と相違していてもよい。ゲート駆動回路Ａ１は、正の補助電圧入力ＵＡ＋、負の補助電圧入力ＵＡ−および出力ＵＡＯをさらに含む。従来のように使用すると、ゲート駆動回路の出力は、制御される電力用半導体の制御電極に接続される。制御入力に依存して、正または負の補助電圧入力に接続される電圧は制御電極に導かれる。
【０００７】
本発明の制御回路は、ゲート駆動回路の正および負の補助電圧入力に接続されている第１および第２の抵抗Ｒ１、Ｒ２をさらに含む。第１の抵抗Ｒ１の第１の端子は、ゲート駆動回路Ａ１の正の端子ＵＡ＋に接続され、第２の端子は、制御回路の正の入力端子Ｕｄｃ＋を形成する。これと対応して、第２の抵抗Ｒ２の第１の端子は、ゲート駆動回路の負の入力ＵＡ−に接続され、第２の端子は、制御回路の負の入力端子を形成する。
【０００８】
本制御回路は、第１および第２のツェナーダイオードＺ１、Ｚ２をさらに含む。第１のツェナーダイオードＺ１は、ツェナーダイオードＺ１の陰極が正の入力端子Ｕｄｃ＋に接続されるように、ゲート駆動回路Ａ１の出力ＵＡＯと制御回路の正の入力端子Ｕｄｃ＋の間に接続される。これと対応して、第２のツェナーダイオードＺ２は、ゲート駆動回路Ａ１の出力ＵＡＯと制御回路の負の入力端子Ｕｄｃ−との間に接続される。第２のツェナーダイオードは、その陽極が負の入力端子Ｕｄｃ−に接続されるように接続される。したがって、これらのツェナーダイオードは正および負の入力端子の間で直列に接続され、これらのツェナーダイオードの中間点もゲート駆動回路の出力に接続される。
【０００９】
図１に示すように、本発明の好適実施例による制御回路は、ゲート駆動回路の正および負の補助電圧入力の間に接続されたコンデンサＣ１をさらに含む。
【００１０】
本発明の制御回路は、制御電極Ｇと主電極Ｓ、Ｄを含む第１および第２の半導体スイッチＳ１、Ｓ２を含む。制御電極とは、制御すべき半導体構成部品を制御する電極のことであり、主電極とは、制御電極の制御に応答して、制御コマンドを実行する構成部品の電極のことである。本発明の説明では、一例として、ＦＥＴトランジスタは半導体スイッチとして使用されているが、半導体スイッチは、目的に適していれば他のいかなる構成部品でもよい。半導体スイッチがＦＥＴトランジスタである場合、制御電極はゲートと呼ばれ、主電極はソースＳおよびドレインＤと呼ばれる。図１に示すように、第１の半導体スイッチの第１の主電極Ｓは、制御回路の正の入力端子Ｕｄｃ＋に接続され、第２の主電極Ｄは、制御回路の出力、Outputを形成する。これと対応して、第２の半導体Ｓ２の第１の主電極Ｓは、制御回路の負の入力端子Ｕｄｃ−に接続され、第２の電極Ｄは制御回路の出力、Outputに接続され、同時にOutputは第１の半導体スイッチの第２の電極Ｄである。
【００１１】
本発明の好適実施例によれば、制御回路は、第１および第２の半導体スイッチの制御電極Ｇ、すなわち、ゲートと、ゲート駆動回路の補助電圧入力ＵＡ＋、ＵＡ−との間に接続されたダイオードおよび抵抗との２つの並列接続１、２をさらに含む。ダイオードＤ１および抵抗Ｒ３の第１の並列接続１は、ダイオードＤ１の陽極が補助電圧入力ＵＡ＋に接続されるように、第１の半導体スイッチのゲートと、ゲート駆動回路の正の補助電圧入力ＵＡ＋との間に接続される。ダイオードＤ２および抵抗Ｒ４の第２の並列接続２は、ダイオードＤ２の陽極が半導体スイッチＳ２のゲートに接続されるように、第２の半導体スイッチのゲートと、ゲート駆動回路の負の補助電圧入力ＵＡ−との間に接続される。
【００１２】
本発明の制御回路は、制御回路に供給される制御信号と同相の出力電圧を発生する。この出力電圧は、正および負の入力端子Ｕｄｃ＋、Ｕｄｃ−に接続される入力電圧から得られる。普通、ゲート駆動回路は、それぞれが交互に導通するように方向付けされうる２つの電流経路を含む。そのためゲート駆動回路の出力は、正または負の補助電圧入力に接続される。ゲート駆動回路の上方の電圧経路が導通するように制御される場合、換言すると、ゲート駆動回路の出力と正の補助電圧入力とが、ゲート駆動回路内部のスイッチ部分によって電気的に接続される場合、ゲート駆動回路Ａ１を介して電流が流れ始める。電流の流れは、普通、ほぼ１５ボルトの正の入力電圧が接続される正の入力端子Ｕｄｃ＋から進み、さらに第１の抵抗Ｒ１、ゲート駆動回路Ａ１の上方の電流経路および第２のツェナーダイオードを通過して、普通、ほぼ−７ボルトの電圧が接続される負の入力端子Ｕｄｃ−に達する。電圧が上に説明したとおりの場合、正および負の端子の間の電位差は、ほぼ２２ボルトである。
【００１３】
電流が上に説明した経路を流れると、ある種の電圧損失が発生する。電流が流れるためには、ツェナーダイオードＺ２の閾値電圧が、そのツェナーダイオードに印加される電圧全体より低いことが必要である。ツェナーダイオードを介して電流が流れる場合、閾値に対応する電圧はその両端に残留する。代表的なケースでは、ツェナーダイオードＺ２の閾値電圧は１３ボルトである。したがって、ツェナーダイオードＺ２を介して電流が流れる場合は、その陰極の電圧は１３ボルトだけ、すなわち、＋６ボルトに上昇する。ゲート駆動回路を介して電流が流れる場合、ほぼ２ボルトの電圧損失が発生し、その結果、ゲート駆動回路の正の補助電圧入力ＵＡ＋の電圧は＋８ボルトである。
【００１４】
模範的設計では、ゲート駆動回路Ａ１の補助電圧入力に接続される抵抗Ｒ１、Ｒ２は、ほぼ４００オームであるため、回路の遊休電流（idle current）により、これらの抵抗でほぼ１ボルトの電圧損失が発生する。遊休電流とは、ゲート駆動回路の制御されない回路を介して流れる電流のことである。したがって、上に説明したケースでは、ゲート駆動回路の負の補助電圧入力の電位は、ほぼ−６ボルトである。
【００１５】
本発明による制御回路では、ゲート駆動回路Ａ１の正の補助電圧入力ＵＡ＋は、第１のダイオードＤ１と抵抗Ｒ３との並列接続を介して第１の半導体スイッチＳ１のゲートＧに接続されている。本発明の好適実施例によれば、第１の半導体スイッチＳ１はｐチャネルＦＥＴトランジスタであり、第２の半導体スイッチＳ２はｎチャネルＦＥＴトランジスタである。半導体スイッチＳ１がｐチャネルＦＥＴトランジスタである場合は、スイッチの主電極Ｓを基準としてスイッチのゲートＧを負の電位にすることにより、スイッチＳ１を導通状態に制御することができる。上に説明したケースでは、これが正しく発生することである。何故ならば、ゲートＧの電位はゲート駆動回路の正の補助電圧入力の電位に従い、主電極Ｓの電位は正の入力電圧に接続され、この入力電圧は模範的設計では１５ボルトであり、制御回路の正の入力端子に直接接続されるからである。したがって、半導体スイッチＳ１は導通状態である。
【００１６】
半導体スイッチＳ２はｎチャネルＦＥＴトランジスタであることが望ましく、このケースでスイッチＳ２を導通状態にすることは、主電極Ｓと比較してかなり正のゲート電圧を必要とする。上に説明したようにゲート駆動回路が制御されると、ゲート駆動回路の負の補助電圧入力ＵＡ−の電位は−６ボルトであり、スイッチＳ２のゲート電圧もこの電位に従う。スイッチＳ２の主電極Ｓは負の入力端子に接続される負の入力電圧に接続されるため、ゲートと主電極Ｓとの間の電圧はほぼ１ボルトであって、この電圧ではスイッチＳ２をオンに切り替えるためには不十分である。したがって、上方のスイッチＳ１が導通している間は、下方のスイッチＳ２が非導通状態でなければならないことは明白である。
【００１７】
半導体スイッチＳ１、Ｓ２のゲートに接続されたダイオードおよび抵抗の並列接続１、２の用途は、オフに切り替えられるスイッチが、確実に非導通状態（blocking state）に移行するために十分な時間を持つように、スイッチが適切に切り替えられることを遅延させることである。したがって、ダイオードＤ１、Ｄ２の極性により、半導体スイッチをオフに切り替えるために必要な方向の電流がダイオードを通過することができる。このように、オフに切り替えるために必要な電流はダイオードを介して流れるが、スイッチをオンに切り替えるために必要な電流は、抵抗Ｒ３、Ｒ４を介して流れる必要がある。コンデンサＣ１は、ゲート駆動回路Ａ１のフィルタリングコンデンサおよびエネルギ供給源として機能するために役立ち、このコンデンサによって半導体スイッチが迅速にオフに切り替えられる。
【００１８】
負の入力端子Ｕｄｃ−に接続される負の電圧が、ゲート駆動回路の出力と、同時に制御回路の出力、Outputとに接続される場合、ゲート駆動回路Ａ１の下方の電流経路、すなわち、負の補助電圧入力ＵＡ−からゲート駆動回路の出力ＵＡＯまでの電流経路は、制御入力、Ctrl を使用することによって導通するように方向づけされなければならない。正および負の補助電圧入力ＵＡ＋、ＵＡ−の間の電位差のために、下方の電流経路が導通している場合、第１のツェナーダイオードＺ１、ゲート駆動回路の下方の電流経路および第２の抵抗Ｒ２によって形成される経路を介して電流が流れ始める。模範的設計では、ツェナーダイオードＺ１の閾値電圧は１５ボルトであり、このケースで電流がツェナーダイオードを介して流れると、その陰極から陽極までの電圧は、閾値電圧に対応する電圧、すなわち、１５ボルトだけ降下する。この電圧降下のために、ゲート駆動回路の出力ＵＡＯの電位は０ボルトである。模範的設計におけるゲート駆動回路の下方の電流経路では、ゲート駆動回路の特性のために、重大な電流損失が生じることはなく、ゲート駆動回路の負の補助電圧入力ＵＡ−の電位もほぼ０ボルトである。前記補助電圧入力の電位も半導体スイッチＳ２のゲートＧに移されるのであり、また半導体スイッチの主電極Ｓの電圧は、制御回路の負の入力端子Ｕｄｃ−に接続される−７ボルトであるから、スイッチＳ２は導通状態に移行し、別の方向付けがなされるまで、この状態に残留する。スイッチＳ２が導通していると、負の入力端子Ｕｄｃ−に接続される、模範的設計で−７ボルトの負の入力電圧は、制御回路の出力、Outputに得られる。
【００１９】
下方のスイッチ構成部品Ｓ２が導通になるのと同時に、上方のスイッチ構成部品は非導通状態になる。非導通状態になるのは以下の理由による。すなわち、ゲート駆動回路の遊休電流によって発生する第１の抵抗Ｒ１の電圧降下はほぼ１ボルトであり、そのためスイッチＳ１のゲートと主電極Ｓとにほぼ１ボルトの電圧が印加され、この電圧がスイッチ構成部品を非導通状態にするからである。
【００２０】
本発明の制御回路は、たとえば、インバータや、大電流の半導体を含むその他の装置の電力用半導体を確実に制御するために使用されうる。本発明の回路は、ＩＧＢＴやＦＥＴなどの電力用半導体を制御するために必要な正および負の電圧を、確実に、かつ費用効率の高い方法で発生することを可能にする。
【００２１】
本発明の基本的考え方をいろいろな方法で実現できることは、当業者には明らかである。したがって、本発明および本発明の実施例は、上に説明した実施例に限定されるものではなく、添付の請求の範囲内で変更しうるものである。
【図面の簡単な説明】
【図１】本発明の好適実施例による制御回路を示す図。
【符号の説明】
１、２ 第１および第２の並列接続
Ｄ１、Ｄ２ 第１および第２のダイオード
Ｒ１、Ｒ２、Ｒ３、Ｒ４ 第１、第２、第３および第４の抵抗
Ｚ１、Ｚ２ 第１および第２のツェナーダイオード
Ｕｄｃ＋、Ｕｄｃ− ゲート駆動回路の正および負の入力端子
ＵＡ＋、ＵＡ− 正および負の補助電圧入力
ＵＡＯ ゲート駆動回路の出力
Ctrl ゲート駆動回路の制御入力
Output 制御回路の出力

Claims (3)

1. 電力用半導体を制御する制御回路であって、制御入力（Ctrl）、補助電圧入力（ＵＡ＋、ＵＡ−）および出力（ＵＡＯ）を備えたゲート駆動回路（Ａ１）を含む制御回路において、
   制御電極（Ｇ）および主電極（Ｓ、Ｄ）を含む第１の半導体スイッチ（Ｓ１）であって、第１の主電極（Ｓ）は前記制御回路の正の入力端子（Ｕｄｃ＋）を形成し、第２の主電極（Ｄ）は前記制御回路の出力（Output）を形成する第１の半導体スイッチ（Ｓ１）と、
   制御電極（Ｇ）および主電極（Ｓ、Ｄ）を含む第２の半導体スイッチ（Ｓ２）であって、第１の主電極（Ｓ）は前記制御回路の負の入力端子（Ｕｄｃ−）を形成し、第２の主電極（Ｄ）は前記制御回路の出力（Output）を形成する第２の半導体スイッチ（Ｓ２）と、
   第１の端子が前記ゲート駆動回路（Ａ１）の正の補助電圧入力（ＵＡ＋）に接続され、第２の端子が前記制御回路の正の入力端子（Ｕｄｃ＋）に接続されている第１の抵抗（Ｒ１）であって、前記正の補助電圧入力（ＵＡ＋）は、前記第１の半導体スイッチ（Ｓ１）を制御するように構成されている第１の抵抗（Ｒ１）と、
   第１の端子が前記ゲート駆動回路（Ａ１）の負の補助電圧入力（ＵＡ−）に接続され、第２の端子が前記制御回路の負の入力端子（Ｕｄｃ−）に接続されている第２の抵抗（Ｒ２）であって、前記負の補助電圧入力（ＵＡ−）は、前記第２の半導体スイッチを制御するように構成されている第２の抵抗（Ｒ２）と、
   前記ゲート駆動回路（Ａ１）の前記出力（ＵＡＯ）に陽極が接続され、前記制御回路の前記正の入力端子（Ｕｄｃ＋）に陰極が接続されている第１のツェナーダイオード（Ｚ１）と、
   前記ゲート駆動回路（Ａ１）の前記出力（ＵＡＯ）に陰極が接続され、前記制御回路の前記負の入力端子（Ｕｄｃ−）に陽極が接続されている第２のツェナーダイオード（Ｚ２）と
   をさらに含むことを特徴とする制御回路。
2. 請求項１記載の制御回路であって、
   前記ゲート駆動回路（Ａ１）の前記補助電圧入力（ＵＡ＋、ＵＡ−）の間に接続されているコンデンサ（Ｃ１）と、
   第３の抵抗（Ｒ３）と第１のダイオード（Ｄ１）との並列接続（１）であって、前記ダイオード（Ｄ１）の前記陰極が前記制御電極（Ｇ）に接続されるように、前記第１の半導体スイッチ（Ｓ１）の前記制御電極（Ｇ）と、前記ゲート駆動回路（Ａ１）の前記正の補助電圧入力（ＵＡ＋）との間に接続されている並列接続（１）と、
   第４の抵抗（Ｒ４）と第２のダイオード（Ｄ２）との並列接続（２）であって、前記ダイオード（Ｄ２）の前記陽極が前記制御電極（Ｇ）に接続されるように、前記第２の半導体スイッチ（Ｓ２）の前記制御電極（Ｇ）と、前記ゲート駆動回路（Ａ１）の前記負の補助電圧入力（ＵＡ−）との間に接続されている並列接続（２）と、
   をさらに含むことを特徴とする制御回路。
3. 請求項１又は２記載の制御回路であって、前記第１の半導体スイッチ（Ｓ１）はｐチャネルＦＥＴトランジスタであり、前記第２の半導体スイッチ（Ｓ２）はｎチャネルＦＥＴトランジスタであることを特徴とする制御回路。

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